JP2523489B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置における回路素子の電気的接合
に適用して有効な技術に関する。The present invention relates to a technique effectively applied to electrical connection of circuit elements in a semiconductor device.
半導体装置は、一般にシリコン（Si）からなる半導体
基板にリン（Ｐ）やヒ素（As）等の不純物イオンを拡散
させ、種々の回路素子を形成し、さらに該回路素子間等
の電気的接合を行ってその製造がなされる。この回路素
子の一つにバイポーラトランジスタがあり、その技術に
ついては昭和58年11月28日、サイエンスフォーラム社発
行「超LSIデバイスハンドブック」P61〜P75に詳細に説
明されている。A semiconductor device generally diffuses impurity ions such as phosphorus (P) and arsenic (As) into a semiconductor substrate made of silicon (Si) to form various circuit elements, and further electrically connects the circuit elements. The production is done by going. One of the circuit elements is a bipolar transistor, and its technology is described in detail in "VLSI Device Handbook", P61-P75, published on November 28, 1983 by Science Forum.
上記、バイポーラトランジスタは、ベース、エミッタ
およびコレクタにより構成される。そして、たとえばシ
リコン基板に形成された不純物拡散領域であるP+型領域
でベースを、該ベースに隣接するN+型領域でエミッタ
を、また同じくN+型領域でコレクタをそれぞれ形成する
ことができる。上記ベース、エミッタおよびコレクタに
は、それぞれ電極が形成され、これら電極はその上層に
設けられたアルミニウム（Al）からなる配線層と電気的
に接続されており、該配線層を介してバイポーラトラン
ジスタの動作が行われる。The bipolar transistor is composed of a base, an emitter and a collector. Then, for example, a base can be formed in a P + type region which is an impurity diffusion region formed in a silicon substrate, an emitter can be formed in an N + type region adjacent to the base, and a collector can be formed in the same N + type region. . Electrodes are formed on the base, the emitter, and the collector, respectively, and these electrodes are electrically connected to a wiring layer made of aluminum (Al) provided on the upper layer of the electrodes. The action is taken.
ところで、上記エミッタについては、そのN+型領域の
表面にポリシリコン（PolySi）を被着してエミッタ電極
を形成することができる。Incidentally, with respect to the emitter, the emitter electrode can be formed by depositing polysilicon (PolySi) on the surface of the N + type region.
上記のように、エミッタ電極をポリシリコンで形成す
ると、該電極に配線層を被着した後の製造工程等におい
て、たとえば450℃以上の高温に加熱処理を受ける場合
には、配線層の構成材料であるアルミニウムが、その下
のポリシリコンからなるエミッタ電極、その下のN+型領
域からなるエミッタ、さらにはその下に位置するP+型領
域のベースにまでピット状等に侵入していくことがあ
る。このようにベースにまでアルミニウムが侵入する場
合には、エミッタ・ベース間のジャンクションが破壊さ
れるため、バイポーラトランジスタとして正常に機能し
得なくなる問題がある。この問題は、エミッタ層が浅い
バイポーラトランジスタの場合には特に重大であること
が本発明者により見い出された。As described above, when the emitter electrode is formed of polysilicon, when the heat treatment is performed at a high temperature of, for example, 450 ° C. or higher in the manufacturing process after depositing the wiring layer on the electrode, the constituent material of the wiring layer. Aluminum, which is a pit, penetrates into the emitter electrode made of polysilicon below, the emitter made of the N + type region below it, and the base of the P + type region located below it. There is. When aluminum penetrates into the base as described above, the junction between the emitter and the base is destroyed, which causes a problem that the bipolar transistor cannot function normally. The present inventors have found that this problem is particularly serious in the case of a bipolar transistor having a shallow emitter layer.
本発明の目的は、上記エミッタ等の不純物イオン拡散
領域とアルミニウム配線層との電気的接合について、回
路素子の電気的特性の向上に適用して有効な技術を提供
することにある。It is an object of the present invention to provide a technique effective for improving the electrical characteristics of a circuit element in electrical connection between an impurity ion diffusion region such as the emitter and an aluminum wiring layer.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows.
すなわち、不純物イオン拡散領域とアルミニウムから
なる配線層との電気的接合を、上記拡散領域の表面に被
着されたポリシリコン層とその上に重ねて被着された白
金アルミニウム金属間化合物（PtAl2）層とを介して行
うものである。That is, an electrical junction between the impurity ion diffusion region and a wiring layer made of aluminum is formed by using a polysilicon layer deposited on the surface of the diffusion region and a platinum aluminum intermetallic compound (PtAl 2 ) deposited on the polysilicon layer. ) Through layers.
上記手段によれば、白金アルミニウム金属間化合物
が、耐熱性に優れていることにより、高温加熱処理を受
ける場合であっても、上記金属間化合物層がバリアとし
て機能するため、ポリシリコン層にアルミニウムが侵入
していくを防止でき、上記目的が達成される。According to the above means, since the platinum-aluminum intermetallic compound has excellent heat resistance, the intermetallic compound layer functions as a barrier even when it is subjected to high temperature heat treatment. Can be prevented from invading, and the above object can be achieved.
第１図は本発明による一実施例であるバイポーラトラ
ンジスタを示す概略部分断面図である。また、第２図
（ａ）〜（ｇ）は上記バイポーラトランジスタの製造工
程の概略を示す部分断面図である。FIG. 1 is a schematic partial sectional view showing a bipolar transistor according to an embodiment of the present invention. Further, FIGS. 2A to 2G are partial cross-sectional views showing the outline of the manufacturing process of the bipolar transistor.
本実施例のバイポーラトランジスタは、N+型領域の埋
込層１が形成されたＰ型シリコン基板２の上にエピタキ
シャル形成されたシリコン（Si）のエピタキシャル層３
に、その各構成要素が形成されている。すなわち、上記
エピタキシャル層３には、Ｎ型領域（エピタキシャル
層）４の上方にN+型領域からなるエミッタ（不純物イオ
ン拡散領域）５とそれに隣接するP+型領域からなるベー
ス６とが形成されている。また、このベース６のP+型領
域とは、分離酸化膜７により分離されたN+型領域からな
るコレクタ８が形成されている。そして、上記エミッタ
５、ベース６およびコレクタ８は、それぞれ二酸化ケイ
素（SiO2）からなる絶縁膜９の上にあるアルミニウムか
らなる配線層10,10aおよび10bと電気的に導通されてい
る。The bipolar transistor of this embodiment has a silicon (Si) epitaxial layer 3 epitaxially formed on a P-type silicon substrate 2 having an N + -type buried layer 1 formed therein.
The respective constituent elements are formed in the. That is, the above-described epitaxial layer 3, an emitter (impurity ion diffusion regions) 5 made of N + -type region above the N-type region (epitaxial layer) 4 and a base 6 formed of P + -type region adjacent thereto is formed ing. A collector 8 composed of an N + type region separated by an isolation oxide film 7 is formed from the P + type region of the base 6. The emitter 5, the base 6 and the collector 8 are electrically connected to the wiring layers 10, 10a and 10b made of aluminum on the insulating film 9 made of silicon dioxide (SiO 2 ).
本実施例においては、上記電気的導通が、エミッタ
５、ベース６およびコレクタ８は、それぞれPtAl2層
（白金アルミニウム金属間化合物）11,11aおよび11bを
介して行われている。特に、エミッタ５では、その上に
被着されているポリシリコン層12と上記配線層10との間
に形成されているPtAl2層11を介して行われている。In the present embodiment, the electrical conduction is performed in the emitter 5, the base 6 and the collector 8 via PtAl 2 layers (platinum-aluminum intermetallic compounds) 11, 11a and 11b, respectively. Particularly, in the emitter 5, this is performed through the PtAl 2 layer 11 formed between the polysilicon layer 12 deposited on the emitter 5 and the wiring layer 10.
上記のように配線層10,10a,10bをPtAl2層11,11a,11b
上に被着形成した構造にすることにより、該PtAl2層11
等が耐熱性に優れているため、水素アニール等の高温加
熱工程を経た場合でも、配線層10等の構成材料であるア
ルミニウムが上記PtAl2層11等を通り抜けて侵入してい
くことを防止できるものである。As described above, the wiring layers 10, 10a, 10b are connected to the PtAl 2 layers 11, 11a, 11b.
The PtAl 2 layer 11 is formed by the structure deposited on the PtAl 2 layer 11.
Since they have excellent heat resistance, it is possible to prevent aluminum, which is a constituent material of the wiring layer 10 and the like, from passing through the PtAl 2 layer 11 and the like and entering even when a high temperature heating process such as hydrogen annealing is performed. It is a thing.
次に、上記バイポーラトランジスタの製造工程の概略
を、エピタキシャル層について説明する。Next, an outline of the manufacturing process of the bipolar transistor will be described for the epitaxial layer.
まず、常法に基づいて、エピタキシャル層３に、第２
図（ａ）に示す分離酸化膜７を間に介して互いに離在さ
れている、Ｎ型領域４上のベース６を構成するP+型領域
とコレクタ８を構成するN+型領域とを形成する。次に、
上記P+型領域上の絶縁膜13に開口部13aを形成し、該開
口部13aからＮ型不純物イオンを拡散させてエミッタ５
を構成するN+型領域を形成し、また該エミッタ５との電
気的接続を行うためのポリシリコン層12を、上記開口部
を中心に所定形状で形成する。このエミッタ５は、ポリ
シリコン層12を形成する前に、不純物イオンの打ち込み
および拡散を行ってもよく、また逆にポリシリコン層12
を形成した後に該層12に不純物イオンを打ち込み、拡散
することによっても形成できる。First, according to the conventional method, the second
Forming a P + -type region forming the base 6 and an N + -type region forming the collector 8 on the N-type region 4, which are separated from each other with the isolation oxide film 7 shown in FIG. To do. next,
An opening 13a is formed in the insulating film 13 on the P + -type region, and N-type impurity ions are diffused through the opening 13a to form the emitter 5
Forming a N + -type region, and forming a polysilicon layer 12 for electrical connection with the emitter 5 in a predetermined shape centering on the opening. This emitter 5 may be subjected to impurity ion implantation and diffusion before the polysilicon layer 12 is formed, and vice versa.
Alternatively, it can be formed by implanting impurity ions into the layer 12 and then diffusing it.
上記工程の後、全体に絶縁膜９を、いわゆるCVDで形
成し、次いでエミッタ５上のポリシリコン層12、ベース
６およびコレクタ８との導通をとるために、絶縁膜９に
第２図（ｃ）に示すような開口部9a,9bおよび9cをそれ
ぞれエッチング形成する。After the above steps, an insulating film 9 is formed on the entire surface by so-called CVD, and then, in order to establish electrical connection with the polysilicon layer 12, the base 6 and the collector 8 on the emitter 5, the insulating film 9 is formed as shown in FIG. ) The openings 9a, 9b and 9c as shown in FIG.
上記開口部9a等を形成した後、第２図（ｄ）に示すよ
うに全体に白金（Pt）層14を蒸着し、次いで500℃以上
でシンタリングを行うと、白金とシリコンとが反応し、
同図（ｅ）に示すように各々の開口部において白金シリ
サイド（PtSi）層14a,14bおよび14cが形成される。上記
シンタリングの後、いわゆる王水でエッチングすると、
上記白金シリサイド層14a等を残し、第２図（ｆ）に示
すように白金層14は全て除去される。After forming the openings 9a and the like, a platinum (Pt) layer 14 is vapor-deposited on the entire surface as shown in FIG. 2 (d), and then sintering is performed at 500 ° C. or higher, whereby platinum and silicon react with each other. ,
Platinum silicide (PtSi) layers 14a, 14b and 14c are formed in the respective openings as shown in FIG. After the sintering, if you etch with so-called aqua regia,
Except for the platinum silicide layer 14a and the like, the platinum layer 14 is entirely removed as shown in FIG. 2 (f).
次に、アルミニウムを全体にスパッタ蒸着した後、所
定形状にエッチングして第２図（ｇ）のように配線層1
0,10a,10bを形成する。続いて、たとえば450℃でアニー
ル処理を行うことにより、上記白金シリサイド14a等の
白金とその上の配線層10等のアルミニウムとが反応し、
PtAl2が生成する。したがって、第１図に示すようなPtA
l2層11等の上に配線10等が被着された構造の電気的接合
部を有するバイポーラトランジスタの製造が達成され
る。Next, after aluminum is sputter-deposited on the entire surface, it is etched into a predetermined shape to form the wiring layer 1 as shown in FIG.
0,10a, 10b are formed. Subsequently, for example, by performing an annealing treatment at 450 ° C., platinum such as the platinum silicide 14a reacts with aluminum such as the wiring layer 10 thereon,
Generated by PtAl 2 . Therefore, PtA as shown in Fig. 1
Manufacturing of a bipolar transistor having an electrical junction having a structure in which the wiring 10 and the like are deposited on the l 2 layer 11 and the like is achieved.
このように、本実施例によれば以下の効果を得ること
ができる。As described above, according to this embodiment, the following effects can be obtained.
（１）．エミッタ５、ベース６およびコレクタ８と電気
的導通をとるための配線層10,10aおよび10bを、それぞ
れPtAl2層11,11aおよび11bの上に被着形成することによ
り、該PtAl2層11等が耐熱性に優れているため、高温処
理時に上記配線層10等を構成するアルミニウムが上記Pt
Al2層11等を通り抜けることを防止する。(1). Emitter 5, the wiring layers 10,10a and 10b for electrically connecting the base 6 and the collector 8, by depositing formed on the PtAl 2 layer 11,11a and 11b respectively, the PtAl 2 layer 11 or the like Is excellent in heat resistance, the aluminum constituting the wiring layer 10 and the like during high temperature treatment is Pt
Prevents the Al 2 layer 11 from passing through.
（２）．上記（１）により、不純物イオン拡散層等にア
ルミニウムが侵入していくことを防止できるので、該侵
入アルミニウムに起因する電気的特性の劣化を防止でき
る。(2). According to the above (1), it is possible to prevent aluminum from invading the impurity ion diffusion layer and the like, so that it is possible to prevent deterioration of electrical characteristics due to the invading aluminum.
（３）．エミッタ５に被着されたポリシリコン層12上に
形成されたPtAl2層11上に配線10を被着形成することに
より、ポリシリコン層12、エミッタ５のN+型領域を通っ
てさらにベース６のP+型領域へアルミニウムが侵入する
ことを防止できるため、該アルミニウムに起因するエミ
ッタ・ベース間のジャンクション破壊等の電気的特性劣
化を防止できる。(3). By depositing the wiring 10 on the PtAl 2 layer 11 formed on the polysilicon layer 12 deposited on the emitter 5, the base 6 is further passed through the polysilicon layer 12 and the N + type region of the emitter 5. Since it is possible to prevent aluminum from penetrating into the P + type region, it is possible to prevent deterioration of electrical characteristics such as junction breakdown between the emitter and the base due to the aluminum.
（４）．上記（３）により、エミッタ５のN+型領域の深
さを浅くしても、電気的特性を向上できるので、浅いN+
型領域からなるエミッタ５を有する高信頼性のバイポー
ラトランジスタを提供できる。(4). By the above (3), even if the depth of the N + type region of the emitter 5 is made shallow, the electrical characteristics can be improved, so that the shallow N +
A highly reliable bipolar transistor having the emitter 5 formed of the mold region can be provided.
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Nor.
たとえば、ポリシリコン層上にPtAl2層を介して配線
が被着形成された構造からなる電気的接合をエミッタ５
について適用した例についてのみ説明したが、これに限
るものでない。エミッタは一般にその深さが浅いため上
記電気的接合の適用は極めて有効であるが、ベース６や
コレクタ８についても適用することができることはいう
までもない。また、本実施例のバイポーラトランジスタ
の製造方法は、前記第２図（ａ）〜（ｆ）に示したもの
に限るものでなく、所期の目的が達成できる方法であれ
ば如何なるものであってもよい。For example, an electrical junction having a structure in which wiring is formed on a polysilicon layer via a PtAl 2 layer is used as an emitter 5
However, the present invention is not limited to this. Since the emitter is generally shallow in depth, the application of the electric junction is extremely effective, but it goes without saying that it can also be applied to the base 6 and the collector 8. The method of manufacturing the bipolar transistor of this embodiment is not limited to the method shown in FIGS. 2 (a) to 2 (f), but may be any method as long as the intended purpose can be achieved. Good.
以上の説明では主として本発明者によってなされた発
明をその利用分野であるバイポーラトランジスタに適用
した場合について説明したが、それに限定されるもので
はなく、たとえば、シリコン半導体層に形成された不純
物イオン拡散領域との電気的接合であればショットキ・
バリア・ダイオードまたはMISFET（Metal Insulator Se
miconductor Field Effect Transistor）等如何なるも
のについても適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the bipolar transistor which is the field of application thereof has been described, but the invention is not limited thereto. For example, the impurity ion diffusion region formed in the silicon semiconductor layer is used. Schottky for electrical connection with
Barrier diode or MISFET (Metal Insulator Se
It can be applied to any type such as a miconductor field effect transistor).
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。The effect obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、不純物イオン拡散領域とアルミニウムから
なる配線層の電気的接合を、上記拡散領域の表面に被着
されたポリシリコン層とその上に重ねて被着された白金
アルミニウム金属間化合物（PtAl2）層とを介して行う
ことにより、白金アルミニウム金属間化合物が耐熱性に
優れているので、高温加熱処理を受ける場合であって
も、ポリシリコン層にアルミニウムが侵入していくこと
を防止できる。That is, an electrical junction between the impurity ion diffusion region and a wiring layer made of aluminum is formed by a polysilicon layer deposited on the surface of the diffusion region and a platinum aluminum intermetallic compound (PtAl 2 ) deposited on the polysilicon layer. Since the platinum-aluminum intermetallic compound is excellent in heat resistance by carrying out through the layer, it is possible to prevent aluminum from entering the polysilicon layer even when it is subjected to a high temperature heat treatment.
したがって、ポリシリコン層が被着されている上記拡
散領域へのアルミニウムの侵入をも防止できるので、該
侵入アルミニウムに起因して回路素子に生じる電気的特
性の劣化を防止することができる。Therefore, it is possible to prevent aluminum from invading into the diffusion region to which the polysilicon layer is deposited, so that it is possible to prevent deterioration of electrical characteristics of the circuit element due to the invading aluminum.
第１図は本発明による一実施例であるバイポーラトラン
ジスタを示す概略部分断面図、 第２図（ａ）〜（ｇ）は上記バイポーラトランジスタの
製造工程の概略を示す部分断面図である。 １……埋込層、２……Ｐ型シリコン基板、３……エピタ
キシャル層、４……Ｎ型領域（エピタキシャル層）、５
……エミッタ（不純物イオン拡散領域）、６……ベー
ス、７……分離酸化膜、８……コレクタ、９……絶縁
膜、9a,9b,9c……開口部、10,10a,10b……配線層、11,1
1a,11b……PtAl2層（白金アルミニウム金属間化合
物）、12……ポリシリコン層、13……絶縁膜、13a……
開口部、14……白金（Pt）層、14a,14b,14c……白金シ
リサイド（PtSi）層。FIG. 1 is a schematic partial cross-sectional view showing a bipolar transistor according to an embodiment of the present invention, and FIGS. 2 (a) to (g) are partial cross-sectional views schematically showing a manufacturing process of the bipolar transistor. 1 ... Buried layer, 2 ... P-type silicon substrate, 3 ... Epitaxial layer, 4 ... N-type region (epitaxial layer), 5
...... Emitter (impurity ion diffusion region), 6 …… Base, 7 …… Separation oxide film, 8 …… Collector, 9 …… Insulation film, 9a, 9b, 9c …… Opening part, 10, 10a, 10b …… Wiring layer, 11,1
1a, 11b …… PtAl 2 layer (platinum aluminum intermetallic compound), 12 …… Polysilicon layer, 13 …… Insulating film, 13a ……
Opening, 14 ... Platinum (Pt) layer, 14a, 14b, 14c ... Platinum silicide (PtSi) layer.
Claims (1)
成された半導体領域と、その領域に電気的接続を成すア
ルミニウム配線層とが、上記配線層の形成に先立って上
記領域の表面に被着形成されたポリシリコン層と、その
ポリシリコン層の上に被着形成された白金・アルミニウ
ム金属間化合物層とを介して成ることを特徴とする半導
体装置。1. A semiconductor region formed by introducing impurity ions into a semiconductor substrate, and an aluminum wiring layer for electrically connecting to the region are formed on the surface of the region prior to the formation of the wiring layer. And a platinum / aluminum intermetallic compound layer deposited on the polysilicon layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092001A JP2523489B2 (en) | 1986-04-23 | 1986-04-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092001A JP2523489B2 (en) | 1986-04-23 | 1986-04-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62249481A JPS62249481A (en) | 1987-10-30 |
| JP2523489B2 true JP2523489B2 (en) | 1996-08-07 |
Family
ID=14042179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61092001A Expired - Lifetime JP2523489B2 (en) | 1986-04-23 | 1986-04-23 | Semiconductor device |
Country Status (1)
| Country | Link |
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| JP (1) | JP2523489B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188932A (en) * | 1985-02-18 | 1986-08-22 | Toshiba Corp | Manufacture of semiconductor device |
-
1986
- 1986-04-23 JP JP61092001A patent/JP2523489B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188932A (en) * | 1985-02-18 | 1986-08-22 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62249481A (en) | 1987-10-30 |
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