JPH0562867B2

JPH0562867B2 -

Info

Publication number: JPH0562867B2
Application number: JP24281085A
Authority: JP
Inventors: Takeo Emori
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-10-31
Filing date: 1985-10-31
Publication date: 1993-09-09
Also published as: JPS62104383A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、デイジタルビデオプロセツサ装置に
関し、特に、１つの画面上に多数の動画縮小分割
画像を作り出すようにしたマルチムーブ画像効果
装置に関する。

〔従来の技術〕

従来、この種のマルチムーブ画像効果装置は、
予め設定された特定の大きさ、例えば４，９、及
び16のうちいずれか１つの動画縮小分割画像のみ
を作り出している。

〔発明が解決しようとする問題点〕

上述した従来のマルチムーブ画像効果装置の場
合、１フレームメモリの予め設定された位置へ予
め設定された大きさで、書込んでいた。従つて特
定の分割数４，９、及び16のうちいずれか１つで
しか動画縮小分割画像を実現できなかつたという
欠点がある。

〔問題点を解決するための手段〕

本発明はテレビジヨン映像信号がデイジタル処
理された画像データを１フレームメモリの予め設
定された位置に指定される縮小率に応じて書込む
書込みアドレス制御回路と、前記１フレームメモ
リに書込まれた画像データを読出す読出しアドレ
ス制御回路とを備えるテレビジヨンデイジタルビ
デオプロセツサ装置において、前記書込みアドレ
ス制御回路からのアドレスデータを受け、前記書
込みアドレス制御回路に指定される縮小率に基づ
いて前記読出しアドレス制御回路に読出し指令を
連続して発するマルチブーム制御回路を備え、前
記読出し指令により前記読出しアドレス制御回路
は前記１フレームメモリに書込まれた画像データ
を読出すようにしたことを特徴とするマルチムー
ブ画像効果装置である。

〔実施例〕

次に本発明について実施例によつて説明する。

第１図を参照して、テレビジヨン・デイジタ
ル・ビデオプロセツサ装置（以下DVPという）
はテレビジヨン映像信号をメモリを使用して所定
の大きさに縮小するためめに用いられる。DVP
の信号端子１から入力されたテレビジヨン映像信
号はＡ／Ｄコンバータ回路２で等号化され、Ｙ／
Ｃ分離回路３で輝度信号と搬送色信号とに分離さ
れる。この符号化された画像データはフイルター
回路４でフイルタ処理が行われ、垂直内挿回路
（Ｖ内挿回路）５で書込みアドレス回路１３の指
令により垂直方向の内挿処理が施されて、縮小の
ためのデイジタル処理が行われる。デコーダ回路
６により色信号はさらにＩ信号とＱ信号とに分離
され、この画像データは書込みアドレス制御回路
１３の指令によつて水平内挿回路（Ｈ内挿回路）
７で水平方向の内挿処理が行われる。

第２図に示すように、外部コントローラ１６か
ら与えられるサイズデータ、及び位置データに基
づいて、映像信号の同期信号を基準として、Ｈ内
挿回路７からの画像データはバツフアメモリ８を
介して１フレームメモリ９の予め設定された位置
P₁に書き込まれる。一方、後述するマルチムー
ブ制御回路１４は書込みアドレス制御回路１３か
らのデータ（アドレスデータ、即ち水平データ及
び垂直データ）を受け、外部コントローラ１６か
ら与えられるサイズデータに基づいて、読出しア
ドレス制御回路１５に読出し指令を連続して発す
る。この読出し指令によつて読出しアドレス制御
回路１５が指令を発し、１フレームメモリ９に書
込まれている画像データが読出される。この画像
データはI.Qフイルタ回路１０によつてＩ信号と
Ｑ信号とを規格値に補正する。この補正された信
号はエンコーダ回路１１によつてにI.Q信号が色
信号に合成されて、Ｄ／Ａコンバータ回路１２に
入力され、出力端子１７よりアナログ信号に変換
された映像信号が出力される。なお、DVPには
リードクロツクレギユレータ（RCK）１８が備
えられており、このRCK１８はテレビジヨン映
像信号の垂直、水平同期信号及び副搬送波が入力
され、クロツク信号、水平同期信号、及び垂直同
期信号が出力される。このクロツク信号及び水
平、垂直同期信号は上述のＡ／Ｄコンバータ回路
２、Ｙ／Ｃ分離回路３、フイルター回路４、Ｖ内
挿回路５、デコーダ回路６、Ｈ内挿回路７、バツ
フアメモリ８、１フレームメモリ９、I.Qフイル
タ回路１０、エンコーダ回路１１、Ｄ／Ａコンバ
ータ回路１２、書込みアドレス回路１３、マルチ
ムーブ制御回路１４、及び読出しアドレス制御回
路１５へタイミング信号として送られる。

DVPにおいて、原寸サイズの画像を得る場合、
第６図ａに示すように書込み／読出しアドレスと
もに等しく動作させる。また、例えば、１／２サ
イズに縮小する場合、第６図ｂに示すように、書
込みアドレスの進みを読出しアドレスに対して
１／２にする。一方、マルチムーブ画像の場合に
は、例えば、１画面に16分割の画像を得るには、
第６図ｃに示すように書込みアドレスの進みを
１／４とし、読出しアドレスの進みを４倍とす
る。即ち、読出しアドレスを４回繰り返すことに
なる。

読出しアドレスの制御は読出し用のアドレスカ
ウンター（図示せず）を所定の時間でクリアし
て、アドレスカウンターをゼロとする。その後、
アドレスカウンターは再びカウントを開始する。
上述の読出し用アドレスカウンターへのクリア−
パルスは前述したマルチムーブ制御回路によつて
与えられる。

ここで、第３図も参照してマルチムーブ制御回
路について詳細に説明する。

マルチムーブ制御回路１４は書込みアドレス制
御回路１３からの水平データが入力されるトライ
ステートバツフア３０及び垂直データが入力され
るトライステートバツフア３１、外部コントロー
ラ１６からの水平サイズデータが入力されるトラ
イステートバツフア３２及び垂直サイズデータが
入力されるトライステートバツフア３３、これら
トライステートバツフア３０，３１，３２、及び
３３のデータが入力される乗算器２９、乗算器２
９に連結されたレジスター２７及び２８、レジス
タ２７に加算器２５を介して連結されたレジスタ
ー２３、レジスタ２８に加算器２６を介して連結
されたレジスタ２４、水平カウンタ１９の値とレ
ジスタ２３の値とを比較する比較器２１、及び垂
直カウンタ２０の値とレジスタ２４の値とを比較
する比較器２２を備えている。

前述のように書込みアドレス制御回路１３に与
えられるサイズデータ（水平サイズデータをXn、
垂直サイズデータをYnとする）は外部コントロ
ーラ１６からマルチムーブ制御回路１４のトライ
ステートバツフア３２及び３３にテレビジヨン映
像信号の１フイールド毎に送られる。一方、書込
みアドレス制御回路１３から第４図に示すように
トライステートバツフア３０及び３１にそれぞれ
水平データ（例えば、768コ）及び垂直データ
（例えば242コ）が送られる。トライステートバツ
フア３０及び３２にはRCK１８からの同期信号
より生成されたOE1パルスが垂直ブランキング内
で送られ、同様にトライステートバツフア３１及
び３３にはOE2パルスが送られる（OE1及びOE2
パルスを第４図に示す）。そして、トライステー
トバツフア３０，３１，３２、及び３３の各デー
タはそれぞれOE1及びOE2パルスによつて垂直ブ
ランキング（Ｖブランキング）内で乗算器２９へ
送られ、第４図に示すように、水平データと水平
サイズデータ、及び垂直データと垂直サイズデー
タがそれぞれ乗算されて、第４図に示すように、
RCK１８からのクロツク（CKIクロツク）によ
り水平の乗算結果（水平乗算データ）がレジスタ
２７に入力され、CK2クロツクにより垂直の乗算
結果（垂直乗算デーータ）がレジスタ２８に入力
される（CK1及びCK2クロツクを第４図に示す）。
レジスタ２７及び２８のデータはそれぞれ加算器
２５及び２６に入力され、まず初めにゼロが加算
される。

画像を1/4に縮小する場合を示す第５図も参照
して、RCK１８からの同期信号によつて生成さ
れるLD1パルスがオアゲート２３ａを介して水平
ブランク（Ｈブランク）内でレジスタ２３に送ら
れ、加算器２５の出力はLD1パルスによつてレジ
スタ２３に入力されると同時に出力される。一
方、水平カウンタ（Ｈカウンタ）１９は水平同期
信号から生成されるＨクリアパルスでゼロにな
り、Ｈスタートパルスでカウントを開始する。レ
ジスタ２３の出力は比較器２１に入力されてお
り、比較器２１はＨカウンター１９のカウント値
がレジスタ２３の出力と一致すると、Ｈマルテイ
クリアパルスを送出し、このＨマルテイクリアパ
ルスがオアゲート２３ａを介してレジスタ２３に
入力され、加算器２５の出力がレジスタ２３にロ
ードされる。以下同様にして、比較器２１はレジ
スタ２３の出力とＨカウンター１９のカウント値
とを比較してＨマルテイクリアパルスを送出す
る。前述のようにＨクリアパルスがＨカウンター
１９に入力されると、水平カウンター１９はゼロ
となる。その後、再びLD1パルスによつて加算器
２５の出力がレジスタ２３を介して比較器２１に
入力され、ＨスタートパルスでＨカウンター１９
がカウントを開始して、上記のようにＨマルテイ
クリアパルスを送出する。

同様に、加算器２５の出力はオアゲート２４ａ
を介してレジスタ２４に入力されるLD2パルスに
よつてレジスタ２４に入力されると同時に出力さ
れる。比較器２２に垂直カウンター（Ｖカウンタ
ー）２０のカウント値とレジスター２４の出力と
が一致するとＶマルテイクリアパルスを送出す
る。

これらＨマルテイクリアパルス及びＶマルテイ
クリアパルスは第１図に示す読出しアドレス制御
回路１５に送られ、読出しアドレス制御回路１５
はＨマルテイクリアパルス及びＶマルテイクリア
パルスを受けると１フレームメモリの内容を読み
出すように１フレームメモリを制御する。

このように、マルチムーブ制御回路１４は書込
みアドレス制御回路１３に与えられるサイズデー
タをテレビジヨン映像信号の１フイールド毎に受
けて、前述のように水平サイズデータが１／４縮
小、即ち0.25の場合、水平データが768コである
から、乗算器２９において768×0.25の演算が行
われ、水平乗算データが192となる。この水平乗
算データ192は加算器で384，576，768と整数倍さ
れ、これら192，384，576，768の所で比較器２１
よりＨマルテイクリアパルスが発生する。このパ
ルスは読出しアドレス制御回路１５に入力され
る。従つて読出しアドレスは第６図ｃに示すよう
４回繰り返えされ、一画面に16分割、１／４に縮
小された縮小動画像が得られる（なお、垂直デー
タも同様に処理される）。なお、第７図に示すよ
うに一画面に36分割、１／６縮小された縮小動画
像を得ることもできる。

〔発明の効果〕

以上説明したように本発明では書込みアドレス
制御回路からのアドレスデータを受け、書込みア
ドレス制御回路に指定される縮小率に基づいて読
出しアドレス制御回路へクリアパルス（読出し
令）を連続的に発生し、読出しアドレス制御回路
ではこのクリアパルスを受けて、メモリに蓄積さ
れた画像を読出すようにしたから、自由なサイズ
のマルチムーブ画像が得られる。

【図面の簡単な説明】

第１図は本発明によるデイジタルビデオプロセ
ツサ装置の一実施例を示す図、第２図は１フレー
ムメモリの予め設定された位置に指定された縮小
率で書込まれた画像を示す図、第３図は本発明に
用いられるマルチムーブ制御回路の一実施例を示
すブロツク図、第４図は１フイールドにおける水
平、垂直データの乗算を説明するためのタイミン
グ図、第５図はＨマルテイクリアパルスの生成を
説明するためのタイミング図、第６図ａ〜ｃは書
込みアドレス及び読出しアドレスの変化を示す
図、第７図は36分割されたマルチムーブ画像を示
す図である。１…入力端子、２…Ａ／Ｄコンバータ、３…
Ｙ／Ｃ分離回路、４…フイルター回路、５…垂直
内挿回路、６…デコーダ回路、７…水平内挿回
路、８…バツフアメモリ、９…１フレームメモ
リ、１０…I.Qフイルタ回路、１１…エンコーダ
回路、１２…Ｄ／Ａコンバータ、１３…書込みア
ドレス制御回路、１４…マルチムーブ制御回路、
１５…読出しアドレス制御回路、１６…外部コン
トローラ、１７…出力端子、１８…リードクロツ
クレギユレータ、１９…水平カウンター（Ｈカウ
ンター）、２０…垂直カウンター（Ｖカウンタ
ー）、２１，２２…比較器、２３，２４，２７，
２８…レジスタ、２５，２６…加算器、２９…乗
算器、３０，３１，３２，３３……トライステー
トバツフア。

Claims

【特許請求の範囲】

１テレビジヨン映像信号がデイジタル処理され
た画像データを１フレームメモリの予め設定され
た位置に指定される縮小率に応じて書込む書込み
アドレス制御回路と、前記１フレームメモリに書
込まれた画像データを読出す読出しアドレス制御
回路とを備えるテレビジヨンデイジタルビデオプ
ロセツサ装置において、前記書込みアドレス制御
回路からのアドレスデータを受け、前記書込みア
ドレス制御回路に指定される縮小率に基づいて前
記読出しアドレス制御回路に読出し指令を連続し
て発するマルチムーブ制御回路を備え、前記読出
し指令により前記読出しアドレス制御回路は前記
１フレームメモリに書込まれた画像データを読出
すようにしたことを特徴とするマルチムーブ画像
効果装置。