JPH0562867B2 - - Google Patents
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- JPH0562867B2 JPH0562867B2 JP24281085A JP24281085A JPH0562867B2 JP H0562867 B2 JPH0562867 B2 JP H0562867B2 JP 24281085 A JP24281085 A JP 24281085A JP 24281085 A JP24281085 A JP 24281085A JP H0562867 B2 JPH0562867 B2 JP H0562867B2
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- JP
- Japan
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- control circuit
- data
- address control
- circuit
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- 230000015654 memory Effects 0.000 claims description 18
- 230000000694 effects Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 239000000872 buffer Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 3
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- Studio Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デイジタルビデオプロセツサ装置に
関し、特に、1つの画面上に多数の動画縮小分割
画像を作り出すようにしたマルチムーブ画像効果
装置に関する。
関し、特に、1つの画面上に多数の動画縮小分割
画像を作り出すようにしたマルチムーブ画像効果
装置に関する。
従来、この種のマルチムーブ画像効果装置は、
予め設定された特定の大きさ、例えば4,9、及
び16のうちいずれか1つの動画縮小分割画像のみ
を作り出している。
予め設定された特定の大きさ、例えば4,9、及
び16のうちいずれか1つの動画縮小分割画像のみ
を作り出している。
上述した従来のマルチムーブ画像効果装置の場
合、1フレームメモリの予め設定された位置へ予
め設定された大きさで、書込んでいた。従つて特
定の分割数4,9、及び16のうちいずれか1つで
しか動画縮小分割画像を実現できなかつたという
欠点がある。
合、1フレームメモリの予め設定された位置へ予
め設定された大きさで、書込んでいた。従つて特
定の分割数4,9、及び16のうちいずれか1つで
しか動画縮小分割画像を実現できなかつたという
欠点がある。
本発明はテレビジヨン映像信号がデイジタル処
理された画像データを1フレームメモリの予め設
定された位置に指定される縮小率に応じて書込む
書込みアドレス制御回路と、前記1フレームメモ
リに書込まれた画像データを読出す読出しアドレ
ス制御回路とを備えるテレビジヨンデイジタルビ
デオプロセツサ装置において、前記書込みアドレ
ス制御回路からのアドレスデータを受け、前記書
込みアドレス制御回路に指定される縮小率に基づ
いて前記読出しアドレス制御回路に読出し指令を
連続して発するマルチブーム制御回路を備え、前
記読出し指令により前記読出しアドレス制御回路
は前記1フレームメモリに書込まれた画像データ
を読出すようにしたことを特徴とするマルチムー
ブ画像効果装置である。
理された画像データを1フレームメモリの予め設
定された位置に指定される縮小率に応じて書込む
書込みアドレス制御回路と、前記1フレームメモ
リに書込まれた画像データを読出す読出しアドレ
ス制御回路とを備えるテレビジヨンデイジタルビ
デオプロセツサ装置において、前記書込みアドレ
ス制御回路からのアドレスデータを受け、前記書
込みアドレス制御回路に指定される縮小率に基づ
いて前記読出しアドレス制御回路に読出し指令を
連続して発するマルチブーム制御回路を備え、前
記読出し指令により前記読出しアドレス制御回路
は前記1フレームメモリに書込まれた画像データ
を読出すようにしたことを特徴とするマルチムー
ブ画像効果装置である。
次に本発明について実施例によつて説明する。
第1図を参照して、テレビジヨン・デイジタ
ル・ビデオプロセツサ装置(以下DVPという)
はテレビジヨン映像信号をメモリを使用して所定
の大きさに縮小するためめに用いられる。DVP
の信号端子1から入力されたテレビジヨン映像信
号はA/Dコンバータ回路2で等号化され、Y/
C分離回路3で輝度信号と搬送色信号とに分離さ
れる。この符号化された画像データはフイルター
回路4でフイルタ処理が行われ、垂直内挿回路
(V内挿回路)5で書込みアドレス回路13の指
令により垂直方向の内挿処理が施されて、縮小の
ためのデイジタル処理が行われる。デコーダ回路
6により色信号はさらにI信号とQ信号とに分離
され、この画像データは書込みアドレス制御回路
13の指令によつて水平内挿回路(H内挿回路)
7で水平方向の内挿処理が行われる。
ル・ビデオプロセツサ装置(以下DVPという)
はテレビジヨン映像信号をメモリを使用して所定
の大きさに縮小するためめに用いられる。DVP
の信号端子1から入力されたテレビジヨン映像信
号はA/Dコンバータ回路2で等号化され、Y/
C分離回路3で輝度信号と搬送色信号とに分離さ
れる。この符号化された画像データはフイルター
回路4でフイルタ処理が行われ、垂直内挿回路
(V内挿回路)5で書込みアドレス回路13の指
令により垂直方向の内挿処理が施されて、縮小の
ためのデイジタル処理が行われる。デコーダ回路
6により色信号はさらにI信号とQ信号とに分離
され、この画像データは書込みアドレス制御回路
13の指令によつて水平内挿回路(H内挿回路)
7で水平方向の内挿処理が行われる。
第2図に示すように、外部コントローラ16か
ら与えられるサイズデータ、及び位置データに基
づいて、映像信号の同期信号を基準として、H内
挿回路7からの画像データはバツフアメモリ8を
介して1フレームメモリ9の予め設定された位置
P1に書き込まれる。一方、後述するマルチムー
ブ制御回路14は書込みアドレス制御回路13か
らのデータ(アドレスデータ、即ち水平データ及
び垂直データ)を受け、外部コントローラ16か
ら与えられるサイズデータに基づいて、読出しア
ドレス制御回路15に読出し指令を連続して発す
る。この読出し指令によつて読出しアドレス制御
回路15が指令を発し、1フレームメモリ9に書
込まれている画像データが読出される。この画像
データはI.Qフイルタ回路10によつてI信号と
Q信号とを規格値に補正する。この補正された信
号はエンコーダ回路11によつてにI.Q信号が色
信号に合成されて、D/Aコンバータ回路12に
入力され、出力端子17よりアナログ信号に変換
された映像信号が出力される。なお、DVPには
リードクロツクレギユレータ(RCK)18が備
えられており、このRCK18はテレビジヨン映
像信号の垂直、水平同期信号及び副搬送波が入力
され、クロツク信号、水平同期信号、及び垂直同
期信号が出力される。このクロツク信号及び水
平、垂直同期信号は上述のA/Dコンバータ回路
2、Y/C分離回路3、フイルター回路4、V内
挿回路5、デコーダ回路6、H内挿回路7、バツ
フアメモリ8、1フレームメモリ9、I.Qフイル
タ回路10、エンコーダ回路11、D/Aコンバ
ータ回路12、書込みアドレス回路13、マルチ
ムーブ制御回路14、及び読出しアドレス制御回
路15へタイミング信号として送られる。
ら与えられるサイズデータ、及び位置データに基
づいて、映像信号の同期信号を基準として、H内
挿回路7からの画像データはバツフアメモリ8を
介して1フレームメモリ9の予め設定された位置
P1に書き込まれる。一方、後述するマルチムー
ブ制御回路14は書込みアドレス制御回路13か
らのデータ(アドレスデータ、即ち水平データ及
び垂直データ)を受け、外部コントローラ16か
ら与えられるサイズデータに基づいて、読出しア
ドレス制御回路15に読出し指令を連続して発す
る。この読出し指令によつて読出しアドレス制御
回路15が指令を発し、1フレームメモリ9に書
込まれている画像データが読出される。この画像
データはI.Qフイルタ回路10によつてI信号と
Q信号とを規格値に補正する。この補正された信
号はエンコーダ回路11によつてにI.Q信号が色
信号に合成されて、D/Aコンバータ回路12に
入力され、出力端子17よりアナログ信号に変換
された映像信号が出力される。なお、DVPには
リードクロツクレギユレータ(RCK)18が備
えられており、このRCK18はテレビジヨン映
像信号の垂直、水平同期信号及び副搬送波が入力
され、クロツク信号、水平同期信号、及び垂直同
期信号が出力される。このクロツク信号及び水
平、垂直同期信号は上述のA/Dコンバータ回路
2、Y/C分離回路3、フイルター回路4、V内
挿回路5、デコーダ回路6、H内挿回路7、バツ
フアメモリ8、1フレームメモリ9、I.Qフイル
タ回路10、エンコーダ回路11、D/Aコンバ
ータ回路12、書込みアドレス回路13、マルチ
ムーブ制御回路14、及び読出しアドレス制御回
路15へタイミング信号として送られる。
DVPにおいて、原寸サイズの画像を得る場合、
第6図aに示すように書込み/読出しアドレスと
もに等しく動作させる。また、例えば、1/2サ
イズに縮小する場合、第6図bに示すように、書
込みアドレスの進みを読出しアドレスに対して
1/2にする。一方、マルチムーブ画像の場合に
は、例えば、1画面に16分割の画像を得るには、
第6図cに示すように書込みアドレスの進みを
1/4とし、読出しアドレスの進みを4倍とす
る。即ち、読出しアドレスを4回繰り返すことに
なる。
第6図aに示すように書込み/読出しアドレスと
もに等しく動作させる。また、例えば、1/2サ
イズに縮小する場合、第6図bに示すように、書
込みアドレスの進みを読出しアドレスに対して
1/2にする。一方、マルチムーブ画像の場合に
は、例えば、1画面に16分割の画像を得るには、
第6図cに示すように書込みアドレスの進みを
1/4とし、読出しアドレスの進みを4倍とす
る。即ち、読出しアドレスを4回繰り返すことに
なる。
読出しアドレスの制御は読出し用のアドレスカ
ウンター(図示せず)を所定の時間でクリアし
て、アドレスカウンターをゼロとする。その後、
アドレスカウンターは再びカウントを開始する。
上述の読出し用アドレスカウンターへのクリア−
パルスは前述したマルチムーブ制御回路によつて
与えられる。
ウンター(図示せず)を所定の時間でクリアし
て、アドレスカウンターをゼロとする。その後、
アドレスカウンターは再びカウントを開始する。
上述の読出し用アドレスカウンターへのクリア−
パルスは前述したマルチムーブ制御回路によつて
与えられる。
ここで、第3図も参照してマルチムーブ制御回
路について詳細に説明する。
路について詳細に説明する。
マルチムーブ制御回路14は書込みアドレス制
御回路13からの水平データが入力されるトライ
ステートバツフア30及び垂直データが入力され
るトライステートバツフア31、外部コントロー
ラ16からの水平サイズデータが入力されるトラ
イステートバツフア32及び垂直サイズデータが
入力されるトライステートバツフア33、これら
トライステートバツフア30,31,32、及び
33のデータが入力される乗算器29、乗算器2
9に連結されたレジスター27及び28、レジス
タ27に加算器25を介して連結されたレジスタ
ー23、レジスタ28に加算器26を介して連結
されたレジスタ24、水平カウンタ19の値とレ
ジスタ23の値とを比較する比較器21、及び垂
直カウンタ20の値とレジスタ24の値とを比較
する比較器22を備えている。
御回路13からの水平データが入力されるトライ
ステートバツフア30及び垂直データが入力され
るトライステートバツフア31、外部コントロー
ラ16からの水平サイズデータが入力されるトラ
イステートバツフア32及び垂直サイズデータが
入力されるトライステートバツフア33、これら
トライステートバツフア30,31,32、及び
33のデータが入力される乗算器29、乗算器2
9に連結されたレジスター27及び28、レジス
タ27に加算器25を介して連結されたレジスタ
ー23、レジスタ28に加算器26を介して連結
されたレジスタ24、水平カウンタ19の値とレ
ジスタ23の値とを比較する比較器21、及び垂
直カウンタ20の値とレジスタ24の値とを比較
する比較器22を備えている。
前述のように書込みアドレス制御回路13に与
えられるサイズデータ(水平サイズデータをXn、
垂直サイズデータをYnとする)は外部コントロ
ーラ16からマルチムーブ制御回路14のトライ
ステートバツフア32及び33にテレビジヨン映
像信号の1フイールド毎に送られる。一方、書込
みアドレス制御回路13から第4図に示すように
トライステートバツフア30及び31にそれぞれ
水平データ(例えば、768コ)及び垂直データ
(例えば242コ)が送られる。トライステートバツ
フア30及び32にはRCK18からの同期信号
より生成されたOE1パルスが垂直ブランキング内
で送られ、同様にトライステートバツフア31及
び33にはOE2パルスが送られる(OE1及びOE2
パルスを第4図に示す)。そして、トライステー
トバツフア30,31,32、及び33の各デー
タはそれぞれOE1及びOE2パルスによつて垂直ブ
ランキング(Vブランキング)内で乗算器29へ
送られ、第4図に示すように、水平データと水平
サイズデータ、及び垂直データと垂直サイズデー
タがそれぞれ乗算されて、第4図に示すように、
RCK18からのクロツク(CKIクロツク)によ
り水平の乗算結果(水平乗算データ)がレジスタ
27に入力され、CK2クロツクにより垂直の乗算
結果(垂直乗算デーータ)がレジスタ28に入力
される(CK1及びCK2クロツクを第4図に示す)。
レジスタ27及び28のデータはそれぞれ加算器
25及び26に入力され、まず初めにゼロが加算
される。
えられるサイズデータ(水平サイズデータをXn、
垂直サイズデータをYnとする)は外部コントロ
ーラ16からマルチムーブ制御回路14のトライ
ステートバツフア32及び33にテレビジヨン映
像信号の1フイールド毎に送られる。一方、書込
みアドレス制御回路13から第4図に示すように
トライステートバツフア30及び31にそれぞれ
水平データ(例えば、768コ)及び垂直データ
(例えば242コ)が送られる。トライステートバツ
フア30及び32にはRCK18からの同期信号
より生成されたOE1パルスが垂直ブランキング内
で送られ、同様にトライステートバツフア31及
び33にはOE2パルスが送られる(OE1及びOE2
パルスを第4図に示す)。そして、トライステー
トバツフア30,31,32、及び33の各デー
タはそれぞれOE1及びOE2パルスによつて垂直ブ
ランキング(Vブランキング)内で乗算器29へ
送られ、第4図に示すように、水平データと水平
サイズデータ、及び垂直データと垂直サイズデー
タがそれぞれ乗算されて、第4図に示すように、
RCK18からのクロツク(CKIクロツク)によ
り水平の乗算結果(水平乗算データ)がレジスタ
27に入力され、CK2クロツクにより垂直の乗算
結果(垂直乗算デーータ)がレジスタ28に入力
される(CK1及びCK2クロツクを第4図に示す)。
レジスタ27及び28のデータはそれぞれ加算器
25及び26に入力され、まず初めにゼロが加算
される。
画像を1/4に縮小する場合を示す第5図も参照
して、RCK18からの同期信号によつて生成さ
れるLD1パルスがオアゲート23aを介して水平
ブランク(Hブランク)内でレジスタ23に送ら
れ、加算器25の出力はLD1パルスによつてレジ
スタ23に入力されると同時に出力される。一
方、水平カウンタ(Hカウンタ)19は水平同期
信号から生成されるHクリアパルスでゼロにな
り、Hスタートパルスでカウントを開始する。レ
ジスタ23の出力は比較器21に入力されてお
り、比較器21はHカウンター19のカウント値
がレジスタ23の出力と一致すると、Hマルテイ
クリアパルスを送出し、このHマルテイクリアパ
ルスがオアゲート23aを介してレジスタ23に
入力され、加算器25の出力がレジスタ23にロ
ードされる。以下同様にして、比較器21はレジ
スタ23の出力とHカウンター19のカウント値
とを比較してHマルテイクリアパルスを送出す
る。前述のようにHクリアパルスがHカウンター
19に入力されると、水平カウンター19はゼロ
となる。その後、再びLD1パルスによつて加算器
25の出力がレジスタ23を介して比較器21に
入力され、HスタートパルスでHカウンター19
がカウントを開始して、上記のようにHマルテイ
クリアパルスを送出する。
して、RCK18からの同期信号によつて生成さ
れるLD1パルスがオアゲート23aを介して水平
ブランク(Hブランク)内でレジスタ23に送ら
れ、加算器25の出力はLD1パルスによつてレジ
スタ23に入力されると同時に出力される。一
方、水平カウンタ(Hカウンタ)19は水平同期
信号から生成されるHクリアパルスでゼロにな
り、Hスタートパルスでカウントを開始する。レ
ジスタ23の出力は比較器21に入力されてお
り、比較器21はHカウンター19のカウント値
がレジスタ23の出力と一致すると、Hマルテイ
クリアパルスを送出し、このHマルテイクリアパ
ルスがオアゲート23aを介してレジスタ23に
入力され、加算器25の出力がレジスタ23にロ
ードされる。以下同様にして、比較器21はレジ
スタ23の出力とHカウンター19のカウント値
とを比較してHマルテイクリアパルスを送出す
る。前述のようにHクリアパルスがHカウンター
19に入力されると、水平カウンター19はゼロ
となる。その後、再びLD1パルスによつて加算器
25の出力がレジスタ23を介して比較器21に
入力され、HスタートパルスでHカウンター19
がカウントを開始して、上記のようにHマルテイ
クリアパルスを送出する。
同様に、加算器25の出力はオアゲート24a
を介してレジスタ24に入力されるLD2パルスに
よつてレジスタ24に入力されると同時に出力さ
れる。比較器22に垂直カウンター(Vカウンタ
ー)20のカウント値とレジスター24の出力と
が一致するとVマルテイクリアパルスを送出す
る。
を介してレジスタ24に入力されるLD2パルスに
よつてレジスタ24に入力されると同時に出力さ
れる。比較器22に垂直カウンター(Vカウンタ
ー)20のカウント値とレジスター24の出力と
が一致するとVマルテイクリアパルスを送出す
る。
これらHマルテイクリアパルス及びVマルテイ
クリアパルスは第1図に示す読出しアドレス制御
回路15に送られ、読出しアドレス制御回路15
はHマルテイクリアパルス及びVマルテイクリア
パルスを受けると1フレームメモリの内容を読み
出すように1フレームメモリを制御する。
クリアパルスは第1図に示す読出しアドレス制御
回路15に送られ、読出しアドレス制御回路15
はHマルテイクリアパルス及びVマルテイクリア
パルスを受けると1フレームメモリの内容を読み
出すように1フレームメモリを制御する。
このように、マルチムーブ制御回路14は書込
みアドレス制御回路13に与えられるサイズデー
タをテレビジヨン映像信号の1フイールド毎に受
けて、前述のように水平サイズデータが1/4縮
小、即ち0.25の場合、水平データが768コである
から、乗算器29において768×0.25の演算が行
われ、水平乗算データが192となる。この水平乗
算データ192は加算器で384,576,768と整数倍さ
れ、これら192,384,576,768の所で比較器21
よりHマルテイクリアパルスが発生する。このパ
ルスは読出しアドレス制御回路15に入力され
る。従つて読出しアドレスは第6図cに示すよう
4回繰り返えされ、一画面に16分割、1/4に縮
小された縮小動画像が得られる(なお、垂直デー
タも同様に処理される)。なお、第7図に示すよ
うに一画面に36分割、1/6縮小された縮小動画
像を得ることもできる。
みアドレス制御回路13に与えられるサイズデー
タをテレビジヨン映像信号の1フイールド毎に受
けて、前述のように水平サイズデータが1/4縮
小、即ち0.25の場合、水平データが768コである
から、乗算器29において768×0.25の演算が行
われ、水平乗算データが192となる。この水平乗
算データ192は加算器で384,576,768と整数倍さ
れ、これら192,384,576,768の所で比較器21
よりHマルテイクリアパルスが発生する。このパ
ルスは読出しアドレス制御回路15に入力され
る。従つて読出しアドレスは第6図cに示すよう
4回繰り返えされ、一画面に16分割、1/4に縮
小された縮小動画像が得られる(なお、垂直デー
タも同様に処理される)。なお、第7図に示すよ
うに一画面に36分割、1/6縮小された縮小動画
像を得ることもできる。
以上説明したように本発明では書込みアドレス
制御回路からのアドレスデータを受け、書込みア
ドレス制御回路に指定される縮小率に基づいて読
出しアドレス制御回路へクリアパルス(読出し
令)を連続的に発生し、読出しアドレス制御回路
ではこのクリアパルスを受けて、メモリに蓄積さ
れた画像を読出すようにしたから、自由なサイズ
のマルチムーブ画像が得られる。
制御回路からのアドレスデータを受け、書込みア
ドレス制御回路に指定される縮小率に基づいて読
出しアドレス制御回路へクリアパルス(読出し
令)を連続的に発生し、読出しアドレス制御回路
ではこのクリアパルスを受けて、メモリに蓄積さ
れた画像を読出すようにしたから、自由なサイズ
のマルチムーブ画像が得られる。
第1図は本発明によるデイジタルビデオプロセ
ツサ装置の一実施例を示す図、第2図は1フレー
ムメモリの予め設定された位置に指定された縮小
率で書込まれた画像を示す図、第3図は本発明に
用いられるマルチムーブ制御回路の一実施例を示
すブロツク図、第4図は1フイールドにおける水
平、垂直データの乗算を説明するためのタイミン
グ図、第5図はHマルテイクリアパルスの生成を
説明するためのタイミング図、第6図a〜cは書
込みアドレス及び読出しアドレスの変化を示す
図、第7図は36分割されたマルチムーブ画像を示
す図である。 1…入力端子、2…A/Dコンバータ、3…
Y/C分離回路、4…フイルター回路、5…垂直
内挿回路、6…デコーダ回路、7…水平内挿回
路、8…バツフアメモリ、9…1フレームメモ
リ、10…I.Qフイルタ回路、11…エンコーダ
回路、12…D/Aコンバータ、13…書込みア
ドレス制御回路、14…マルチムーブ制御回路、
15…読出しアドレス制御回路、16…外部コン
トローラ、17…出力端子、18…リードクロツ
クレギユレータ、19…水平カウンター(Hカウ
ンター)、20…垂直カウンター(Vカウンタ
ー)、21,22…比較器、23,24,27,
28…レジスタ、25,26…加算器、29…乗
算器、30,31,32,33……トライステー
トバツフア。
ツサ装置の一実施例を示す図、第2図は1フレー
ムメモリの予め設定された位置に指定された縮小
率で書込まれた画像を示す図、第3図は本発明に
用いられるマルチムーブ制御回路の一実施例を示
すブロツク図、第4図は1フイールドにおける水
平、垂直データの乗算を説明するためのタイミン
グ図、第5図はHマルテイクリアパルスの生成を
説明するためのタイミング図、第6図a〜cは書
込みアドレス及び読出しアドレスの変化を示す
図、第7図は36分割されたマルチムーブ画像を示
す図である。 1…入力端子、2…A/Dコンバータ、3…
Y/C分離回路、4…フイルター回路、5…垂直
内挿回路、6…デコーダ回路、7…水平内挿回
路、8…バツフアメモリ、9…1フレームメモ
リ、10…I.Qフイルタ回路、11…エンコーダ
回路、12…D/Aコンバータ、13…書込みア
ドレス制御回路、14…マルチムーブ制御回路、
15…読出しアドレス制御回路、16…外部コン
トローラ、17…出力端子、18…リードクロツ
クレギユレータ、19…水平カウンター(Hカウ
ンター)、20…垂直カウンター(Vカウンタ
ー)、21,22…比較器、23,24,27,
28…レジスタ、25,26…加算器、29…乗
算器、30,31,32,33……トライステー
トバツフア。
Claims (1)
- 1 テレビジヨン映像信号がデイジタル処理され
た画像データを1フレームメモリの予め設定され
た位置に指定される縮小率に応じて書込む書込み
アドレス制御回路と、前記1フレームメモリに書
込まれた画像データを読出す読出しアドレス制御
回路とを備えるテレビジヨンデイジタルビデオプ
ロセツサ装置において、前記書込みアドレス制御
回路からのアドレスデータを受け、前記書込みア
ドレス制御回路に指定される縮小率に基づいて前
記読出しアドレス制御回路に読出し指令を連続し
て発するマルチムーブ制御回路を備え、前記読出
し指令により前記読出しアドレス制御回路は前記
1フレームメモリに書込まれた画像データを読出
すようにしたことを特徴とするマルチムーブ画像
効果装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24281085A JPS62104383A (ja) | 1985-10-31 | 1985-10-31 | マルチム−ブ画像効果装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24281085A JPS62104383A (ja) | 1985-10-31 | 1985-10-31 | マルチム−ブ画像効果装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62104383A JPS62104383A (ja) | 1987-05-14 |
JPH0562867B2 true JPH0562867B2 (ja) | 1993-09-09 |
Family
ID=17094622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24281085A Granted JPS62104383A (ja) | 1985-10-31 | 1985-10-31 | マルチム−ブ画像効果装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62104383A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1985
- 1985-10-31 JP JP24281085A patent/JPS62104383A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS62104383A (ja) | 1987-05-14 |
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