JPH0562465A - ボンデイングオプシヨン回路、及び半導体集積回路 - Google Patents
ボンデイングオプシヨン回路、及び半導体集積回路Info
- Publication number
- JPH0562465A JPH0562465A JP3246851A JP24685191A JPH0562465A JP H0562465 A JPH0562465 A JP H0562465A JP 3246851 A JP3246851 A JP 3246851A JP 24685191 A JP24685191 A JP 24685191A JP H0562465 A JPH0562465 A JP H0562465A
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- JP
- Japan
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- circuit
- lead
- bonding
- side power
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Abstract
(57)【要約】
【目的】 本発明の目的は、ボンディングオプション回
路の貫通源流を阻止することにある。 【構成】 Vccリード及びVssリードの近傍に機能
選択ボンディングパッド18を形成し、このパッド18
をVccリード又はVssリードに結合することによっ
てインバータ26の入力端子の論理レベル不確定状態を
排除し、プルアップ抵抗を不要とすることによって貫通
電流を阻止する。
路の貫通源流を阻止することにある。 【構成】 Vccリード及びVssリードの近傍に機能
選択ボンディングパッド18を形成し、このパッド18
をVccリード又はVssリードに結合することによっ
てインバータ26の入力端子の論理レベル不確定状態を
排除し、プルアップ抵抗を不要とすることによって貫通
電流を阻止する。
Description
【0001】
【産業上の利用分野】本発明は、ボンディングパッドの
電位レベルに呼応して機能選択のための信号を生成する
ボンディングオプション回路、及びそのようなボンディ
ングオプション回路を具備して成る半導体集積回路に関
し、例えば、ダイナミックRAM(ランダム・アクセス
・メモリ)に適用して有効な技術に関する。
電位レベルに呼応して機能選択のための信号を生成する
ボンディングオプション回路、及びそのようなボンディ
ングオプション回路を具備して成る半導体集積回路に関
し、例えば、ダイナミックRAM(ランダム・アクセス
・メモリ)に適用して有効な技術に関する。
【0002】
【従来の技術】図3には従来のボンディングオプション
回路が示される。
回路が示される。
【0003】図3において、31は外部端子より低電位
側電源Vssが印加されるVssリードであり、32,
33はボンディングワイヤによってVssリード31に
結合可能なボンディングパッドである。41は、上記ボ
ンディングパッド33がVssリード31に結合された
か否かによって2種類の機能を択一的に選択するための
信号を生成する信号生成回路であり、この信号生成回路
41の後段には、当該信号生成回路41の出力信号によ
ってそれぞれ機能A,機能Bを選択するためのの選択回
路39,40が配置される。信号生成回路41は次のよ
うに構成される。
側電源Vssが印加されるVssリードであり、32,
33はボンディングワイヤによってVssリード31に
結合可能なボンディングパッドである。41は、上記ボ
ンディングパッド33がVssリード31に結合された
か否かによって2種類の機能を択一的に選択するための
信号を生成する信号生成回路であり、この信号生成回路
41の後段には、当該信号生成回路41の出力信号によ
ってそれぞれ機能A,機能Bを選択するためのの選択回
路39,40が配置される。信号生成回路41は次のよ
うに構成される。
【0004】信号生成回路41の入力初段には、入力抵
抗34が配置され、この入力抵抗34を介してインバー
タ36の入力端子が上記ボンディングパッド33に結合
される。インバータ36の入力端子は、論理レベル不確
定状態を回避するためプルアップ抵抗35によって高電
位側電源Vccにプルアップされている。従って、イン
バータ36の入力端子は、ボンディングパッド33とV
ccリード31とが結合されていない場合にはハイレベ
ルとされ、ボンディングワイヤ50によってそれらが結
合された場合にはローレベルとされる。そのようなイン
バータ36の後段には、イネーブル信号52がアサート
されることによって活性化される2入力ナンド回路3
7,38が配置される。ナンド回路37の一方の入力端
子には、上記インバータ36の出力が直接入力される
が、ナンド回路38の一方の入力端子には、上記インバ
ータ36の出力が後段のインバータ42で反転されてか
ら入力されるようになっている。そのような構成によ
り、ボンディングパッド33とVccリード31とが結
合されていない場合にはインバータ36の出力はローレ
ベルとされ、ナンド回路38の出力がローレベルにアサ
ートされることによって選択回路40より機能Bが選択
される。その場合において、ナンド回路37の出力はハ
イレベルにネゲートされた状態とされるので、機能Aが
選択されることはない。それに対して、ボンディングワ
イヤ50によってVssリード31とボンディングパッ
ド33が結合された場合には、インバータ36の出力端
子がハイレベルとされるので上記の場合とは逆にナンド
回路37の出力がローレベルにアサートされるので選択
回路39により機能Aが選択される。
抗34が配置され、この入力抵抗34を介してインバー
タ36の入力端子が上記ボンディングパッド33に結合
される。インバータ36の入力端子は、論理レベル不確
定状態を回避するためプルアップ抵抗35によって高電
位側電源Vccにプルアップされている。従って、イン
バータ36の入力端子は、ボンディングパッド33とV
ccリード31とが結合されていない場合にはハイレベ
ルとされ、ボンディングワイヤ50によってそれらが結
合された場合にはローレベルとされる。そのようなイン
バータ36の後段には、イネーブル信号52がアサート
されることによって活性化される2入力ナンド回路3
7,38が配置される。ナンド回路37の一方の入力端
子には、上記インバータ36の出力が直接入力される
が、ナンド回路38の一方の入力端子には、上記インバ
ータ36の出力が後段のインバータ42で反転されてか
ら入力されるようになっている。そのような構成によ
り、ボンディングパッド33とVccリード31とが結
合されていない場合にはインバータ36の出力はローレ
ベルとされ、ナンド回路38の出力がローレベルにアサ
ートされることによって選択回路40より機能Bが選択
される。その場合において、ナンド回路37の出力はハ
イレベルにネゲートされた状態とされるので、機能Aが
選択されることはない。それに対して、ボンディングワ
イヤ50によってVssリード31とボンディングパッ
ド33が結合された場合には、インバータ36の出力端
子がハイレベルとされるので上記の場合とは逆にナンド
回路37の出力がローレベルにアサートされるので選択
回路39により機能Aが選択される。
【0005】このように従来のボンディングオプション
回路は、その入力部がVccレベルにプルアップされて
いることにより、Vssリード31とボンディングパッ
ド33とをボンディングワイヤ50により結合するか否
かによって、機能Aと機能Bとを択一的に選択すること
ができる。
回路は、その入力部がVccレベルにプルアップされて
いることにより、Vssリード31とボンディングパッ
ド33とをボンディングワイヤ50により結合するか否
かによって、機能Aと機能Bとを択一的に選択すること
ができる。
【0006】尚、ワイヤボンディングについて記載され
た文献の例としては、昭和59年11月30日に株式会
社オーム社より発行された「LSIハンドブック(40
6頁)」がある。
た文献の例としては、昭和59年11月30日に株式会
社オーム社より発行された「LSIハンドブック(40
6頁)」がある。
【0007】
【発明が解決しようとする課題】しかしながら、従来の
ボンディングオプション回路について本発明者が検討し
たところ、Vssリードとボンディングパッド33とが
結合されない場合はともかくとして、それらがボンディ
ングワイヤ50によって結合された場合には、プルアッ
プ抵抗35,入力抵抗34,及びボンディングワイヤ5
0を介して図中2点破線51で示されるように貫通電流
が流れ、そのようなボンディングオプション回路を具備
する半導体集積回路の消費電流の増大を招いているのが
見いだされた。
ボンディングオプション回路について本発明者が検討し
たところ、Vssリードとボンディングパッド33とが
結合されない場合はともかくとして、それらがボンディ
ングワイヤ50によって結合された場合には、プルアッ
プ抵抗35,入力抵抗34,及びボンディングワイヤ5
0を介して図中2点破線51で示されるように貫通電流
が流れ、そのようなボンディングオプション回路を具備
する半導体集積回路の消費電流の増大を招いているのが
見いだされた。
【0008】本発明の目的は、ボンディングオプション
回路の貫通源流を阻止することにある。
回路の貫通源流を阻止することにある。
【0009】また、本発明の別の目的は、そのようなボ
ンディングオプション回路を備えることにより、半導体
集積回路の消費電流の低減を図ることにある。
ンディングオプション回路を備えることにより、半導体
集積回路の消費電流の低減を図ることにある。
【0010】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0012】すなわち、ボンディングワイヤにより高電
位側電源リード及び低電位側電源リードに結合可能に、
当該高電位側電源リード及び低電位側電源リードの近傍
にボンディングパッドを形成し、このボンディングパッ
ドが、上記高電位側電源リード及び低電位側電源リード
のいずれかに結合されることによって機能選択可能にボ
ンディングオプション回路を構成するものである。ま
た、そのようなボンディングオプション回路を含んで半
導体集積回路を構成するものである。そして、そのよう
な半導体集積回路において上記のようなボンディングパ
ッド形成を容易とするには、リードオンチップパッケー
ジ構造を採用すると良い。
位側電源リード及び低電位側電源リードに結合可能に、
当該高電位側電源リード及び低電位側電源リードの近傍
にボンディングパッドを形成し、このボンディングパッ
ドが、上記高電位側電源リード及び低電位側電源リード
のいずれかに結合されることによって機能選択可能にボ
ンディングオプション回路を構成するものである。ま
た、そのようなボンディングオプション回路を含んで半
導体集積回路を構成するものである。そして、そのよう
な半導体集積回路において上記のようなボンディングパ
ッド形成を容易とするには、リードオンチップパッケー
ジ構造を採用すると良い。
【0013】
【作用】上記した手段によれば、高電位側電源リード及
び低電位側電源リードの近傍にボンディングパッドを形
成し、このボンディングパッドが、上記高電位側電源リ
ード及び低電位側電源リードのいずれかに結合されるこ
とによって機能選択可能とすることは、ボンディングオ
プション回路の入力部の論理レベル不確定状態の回避の
ためのプルアップ抵抗を不要とし、このことが、当該プ
ルアップ抵抗の存在に起因する貫通電流を阻止し、そし
てそのようなボンディングオプション回路を含む半導体
集積回路の消費電流低減を達成する。
び低電位側電源リードの近傍にボンディングパッドを形
成し、このボンディングパッドが、上記高電位側電源リ
ード及び低電位側電源リードのいずれかに結合されるこ
とによって機能選択可能とすることは、ボンディングオ
プション回路の入力部の論理レベル不確定状態の回避の
ためのプルアップ抵抗を不要とし、このことが、当該プ
ルアップ抵抗の存在に起因する貫通電流を阻止し、そし
てそのようなボンディングオプション回路を含む半導体
集積回路の消費電流低減を達成する。
【0014】
【実施例】図2には本発明の一実施例に係るダイナミッ
クRAMの主要部の構成が示される。
クRAMの主要部の構成が示される。
【0015】図2に示されるダイナミックRAMは、特
に制限されないが、公知の半導体集積回路製造技術によ
り、シリコンなどの一つの半導体基板に形成される。
に制限されないが、公知の半導体集積回路製造技術によ
り、シリコンなどの一つの半導体基板に形成される。
【0016】ダイナミック形の複数のメモリセルがアレ
イ状に配列されて成るメモリセルアレイ1A,1Bによ
ってセンスアンプ列2が共有され、メモリセルアレイ1
A及び1Bの記憶情報がセンスアンプ列2によって増幅
されるようになっている。この1組のメモリセルアレイ
1A,1Bとセンスアンプ2とによって1つのメモリブ
ロックが形成されるとき、本実施例ダイナミックRAM
は4つのメモリブロックを備える。4個のセンスアンプ
列2は、それぞれセンスアンプ出力を増幅するメインア
ンプ3,4,5,6に結合され、ここで、センスアンプ
出力がさらに増幅されるようになっている。このメイン
アンプ3,4,5,6の後段には、当該メインアンプ3
乃至6の出力を、出力選択アドレス信号に応じて択一的
に選択してI/O(入力/出力)バッファ9に伝達する
ための選択回路7、及びメインアンプ3乃至6の出力を
そのまま後段のI/Oバッファ9,10,11,12に
伝達可能とする選択回路8が配置される。このI/Oバ
ッファ9,10,11,12はI/Oパッド14,1
5,16,17に結合され、外部との間でデータの入出
力が可能とされる。
イ状に配列されて成るメモリセルアレイ1A,1Bによ
ってセンスアンプ列2が共有され、メモリセルアレイ1
A及び1Bの記憶情報がセンスアンプ列2によって増幅
されるようになっている。この1組のメモリセルアレイ
1A,1Bとセンスアンプ2とによって1つのメモリブ
ロックが形成されるとき、本実施例ダイナミックRAM
は4つのメモリブロックを備える。4個のセンスアンプ
列2は、それぞれセンスアンプ出力を増幅するメインア
ンプ3,4,5,6に結合され、ここで、センスアンプ
出力がさらに増幅されるようになっている。このメイン
アンプ3,4,5,6の後段には、当該メインアンプ3
乃至6の出力を、出力選択アドレス信号に応じて択一的
に選択してI/O(入力/出力)バッファ9に伝達する
ための選択回路7、及びメインアンプ3乃至6の出力を
そのまま後段のI/Oバッファ9,10,11,12に
伝達可能とする選択回路8が配置される。このI/Oバ
ッファ9,10,11,12はI/Oパッド14,1
5,16,17に結合され、外部との間でデータの入出
力が可能とされる。
【0017】上記選択回路7,8は、機能選択パッド1
8が高電位側電源Vccレベルとされるか、低電位側電
源Vssレベルとされるかによって、同時出力ビット数
切換えのための選択信号を発生する選択信号生成回路1
3の出力信号によって択一的に活性化される。選択回路
7が活性化された場合には、メインアンプ3乃至6の出
力がI/Oバッファ9以外には伝達されないため、×1
出力構成のダイナミックRAMとして機能される。それ
に対して選択回路8が活性化された場合には、メインア
ンプ3乃至6の出力がそのままI/Oバッファ9乃至1
2に伝達されるため、×4ビット構成のダイナミックR
AMとして機能される。すなわち、機能選択パッド18
を高電位側電源Vccレベルとするか、低電位側電源V
ssレベルとするかによって、×1ビット構成、又は×
4ビット構成とすることができる。ここで、上記機能選
択ボンディングパッド18と、選択信号生成回路13と
から、ワイヤボンディングによって機能選択を可能とす
るボンディングオプション回路20が形成される。
8が高電位側電源Vccレベルとされるか、低電位側電
源Vssレベルとされるかによって、同時出力ビット数
切換えのための選択信号を発生する選択信号生成回路1
3の出力信号によって択一的に活性化される。選択回路
7が活性化された場合には、メインアンプ3乃至6の出
力がI/Oバッファ9以外には伝達されないため、×1
出力構成のダイナミックRAMとして機能される。それ
に対して選択回路8が活性化された場合には、メインア
ンプ3乃至6の出力がそのままI/Oバッファ9乃至1
2に伝達されるため、×4ビット構成のダイナミックR
AMとして機能される。すなわち、機能選択パッド18
を高電位側電源Vccレベルとするか、低電位側電源V
ssレベルとするかによって、×1ビット構成、又は×
4ビット構成とすることができる。ここで、上記機能選
択ボンディングパッド18と、選択信号生成回路13と
から、ワイヤボンディングによって機能選択を可能とす
るボンディングオプション回路20が形成される。
【0018】図1には上記ボンディングオプション回路
20の構成が示される。
20の構成が示される。
【0019】図1において、22は外部から高電位側電
源Vccが印加されるVccリードであり、21は外部
から低電位側電源Vssが印加されるVssリードであ
る。機能選択ボンディングパッド18は、Vccリード
22及びVssリード21とのワイヤボンディングが可
能とされるように当該Vccリード22及びVssリー
ド21の近傍に配置される。そのような配置は、特に制
限されないが、半導体チップにリードフレームが配置さ
れるリードオンチップパッケージ構成を採用することに
より、容易に実現可能とされる。また、上記ボンディン
グパッド18がVccリード22に結合されたか、Vs
sリード31に結合されたかによって2種類の機能を択
一的に選択するための信号を生成する選択信号生成回路
13は、次のように構成される。
源Vccが印加されるVccリードであり、21は外部
から低電位側電源Vssが印加されるVssリードであ
る。機能選択ボンディングパッド18は、Vccリード
22及びVssリード21とのワイヤボンディングが可
能とされるように当該Vccリード22及びVssリー
ド21の近傍に配置される。そのような配置は、特に制
限されないが、半導体チップにリードフレームが配置さ
れるリードオンチップパッケージ構成を採用することに
より、容易に実現可能とされる。また、上記ボンディン
グパッド18がVccリード22に結合されたか、Vs
sリード31に結合されたかによって2種類の機能を択
一的に選択するための信号を生成する選択信号生成回路
13は、次のように構成される。
【0020】選択信号生成回路13の入力初段には、入
力抵抗25が配置され、この入力抵抗25を介してイン
バータ26の入力端子が上記機能選択ボンディングパッ
ド18に結合される。ここで、図4の従来構成に従え
ば、インバータ36の入力端子は、論理レベル不確定状
態を回避するためプルアップ抵抗35によって高電位側
電源Vccにプルアップされるが、本実施例では、上記
のように機能選択ボンディングパッド18がVccリー
ド22又はVssリード21のいずれか一方に必ずワイ
ヤボンディングされる関係で、インバータ26の入力端
子が論理レベル不確定状態となることはないため、従来
のようなプルアップ抵抗35は不要とされる。例えば、
機能選択ボンディングパッド18とVccリード22と
が2点破線で示されるようにボンディングワイヤ24に
よって結合された場合にはインバータ26の入力端子は
ハイレベルに固定されるし、機能選択ボンディングパッ
ド18とVssリード21とが実線で示されるようにボ
ンディングワイヤ23によって結合された場合にはイン
バータ26の入力端子はローレベルに固定される。ボン
ディングワイヤには、特に制限されないが、金やアルミ
ニウムが適用される。上記インバータ26の後段には、
イネーブル信号31がアサートされることによって活性
化される2入力ナンド回路27,29が配置される。ナ
ンド回路27の一方の入力端子には、上記インバータ2
6の出力が直接入力されるが、ナンド回路29の一方の
入力端子には、上記インバータ26の出力が後段のイン
バータ28で反転されてから入力されるようになってい
る。そのような構成により、機能選択ボンディングパッ
ド33とVccリード21とが結合された場合にはイン
バータ26の出力はローレベルとされ、ナンド回路29
の出力がローレベルにアサートされることによって選択
回路8が活性化され、それにより×4ビット出力機能が
選択される。それに対して、Vssリード21と機能選
択ボンディングパッド18とが結合された場合には、イ
ンバータ26の入力端子がハイレベルとされるので上記
の場合とは逆にナンド回路27の出力がローレベルにア
サートされるので選択回路7が活性化され、それにより
×1ビット出力機能が選択される。
力抵抗25が配置され、この入力抵抗25を介してイン
バータ26の入力端子が上記機能選択ボンディングパッ
ド18に結合される。ここで、図4の従来構成に従え
ば、インバータ36の入力端子は、論理レベル不確定状
態を回避するためプルアップ抵抗35によって高電位側
電源Vccにプルアップされるが、本実施例では、上記
のように機能選択ボンディングパッド18がVccリー
ド22又はVssリード21のいずれか一方に必ずワイ
ヤボンディングされる関係で、インバータ26の入力端
子が論理レベル不確定状態となることはないため、従来
のようなプルアップ抵抗35は不要とされる。例えば、
機能選択ボンディングパッド18とVccリード22と
が2点破線で示されるようにボンディングワイヤ24に
よって結合された場合にはインバータ26の入力端子は
ハイレベルに固定されるし、機能選択ボンディングパッ
ド18とVssリード21とが実線で示されるようにボ
ンディングワイヤ23によって結合された場合にはイン
バータ26の入力端子はローレベルに固定される。ボン
ディングワイヤには、特に制限されないが、金やアルミ
ニウムが適用される。上記インバータ26の後段には、
イネーブル信号31がアサートされることによって活性
化される2入力ナンド回路27,29が配置される。ナ
ンド回路27の一方の入力端子には、上記インバータ2
6の出力が直接入力されるが、ナンド回路29の一方の
入力端子には、上記インバータ26の出力が後段のイン
バータ28で反転されてから入力されるようになってい
る。そのような構成により、機能選択ボンディングパッ
ド33とVccリード21とが結合された場合にはイン
バータ26の出力はローレベルとされ、ナンド回路29
の出力がローレベルにアサートされることによって選択
回路8が活性化され、それにより×4ビット出力機能が
選択される。それに対して、Vssリード21と機能選
択ボンディングパッド18とが結合された場合には、イ
ンバータ26の入力端子がハイレベルとされるので上記
の場合とは逆にナンド回路27の出力がローレベルにア
サートされるので選択回路7が活性化され、それにより
×1ビット出力機能が選択される。
【0021】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【0022】(1)機能選択ボンディングパッド18が
Vccリード22又はVssリード21のいずれか一方
に必ずワイヤボンディングされる関係で、インバータ2
6の入力端子が論理レベル不確定状態となることはない
ため、従来のようなプルアップ抵抗35は不要とされ、
それにより、そのようなプルアップ抵抗の存在に起因す
る貫通電流を阻止できる。
Vccリード22又はVssリード21のいずれか一方
に必ずワイヤボンディングされる関係で、インバータ2
6の入力端子が論理レベル不確定状態となることはない
ため、従来のようなプルアップ抵抗35は不要とされ、
それにより、そのようなプルアップ抵抗の存在に起因す
る貫通電流を阻止できる。
【0023】(2)上記(1)の作用効果により、その
ようなボンディングオプション回路20を含むダイナミ
ックRAMにおいては、例え機能選択ボンディングパッ
ド18がVssリード21に結合されることにより×1
ビット構成機能が選択された場合でも、貫通電流の低減
により、消費電流を低減することができる。
ようなボンディングオプション回路20を含むダイナミ
ックRAMにおいては、例え機能選択ボンディングパッ
ド18がVssリード21に結合されることにより×1
ビット構成機能が選択された場合でも、貫通電流の低減
により、消費電流を低減することができる。
【0024】(3)リードオンチップパッケージ構造を
採用することにより、機能選択ボンディングパッド18
の近傍にVccリード22とVssリード21とを容易
に配置することができる。
採用することにより、機能選択ボンディングパッド18
の近傍にVccリード22とVssリード21とを容易
に配置することができる。
【0025】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【0026】例えば、上記実施例では、リードオンチッ
プパッケージ構造を採用したものについて説明したが、
チップの上にリードが載置されるチップオンリードパッ
ケージ構造を採用することもできる。
プパッケージ構造を採用したものについて説明したが、
チップの上にリードが載置されるチップオンリードパッ
ケージ構造を採用することもできる。
【0027】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミックRAMに適用した場合について説明したが、本発
明はそれに限定されるものではなく、例えば、スタティ
ックRAMやその他の半導体記憶装置、さらには半導体
集積回路に広く適用することができる。
なされた発明をその背景となった利用分野であるダイナ
ミックRAMに適用した場合について説明したが、本発
明はそれに限定されるものではなく、例えば、スタティ
ックRAMやその他の半導体記憶装置、さらには半導体
集積回路に広く適用することができる。
【0028】本発明は、少なくともワイヤボンディング
により機能選択を行うことを条件に適用することができ
る。
により機能選択を行うことを条件に適用することができ
る。
【0029】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0030】すなわち、ボンディングワイヤにより高電
位側電源リード及び低電位側電源リードに結合可能に、
当該高電位側電源リード及び低電位側電源リードの近傍
に機能選択ボンディングパッドが形成され、この機能選
択ボンディングパッドが、上記高電位側電源リード及び
低電位側電源リードのいずれかに結合されることによっ
て機能選択可能とされることにより、ボンディングオプ
ション回路の入力部の論理レベル不確定状態の回避のた
めのプルアップ抵抗が不要とされ、それによって、当該
プルアップ抵抗の存在に起因する貫通電流が阻止され、
そのようなボンディングオプション回路を含む半導体集
積回路の消費電流が低減される。
位側電源リード及び低電位側電源リードに結合可能に、
当該高電位側電源リード及び低電位側電源リードの近傍
に機能選択ボンディングパッドが形成され、この機能選
択ボンディングパッドが、上記高電位側電源リード及び
低電位側電源リードのいずれかに結合されることによっ
て機能選択可能とされることにより、ボンディングオプ
ション回路の入力部の論理レベル不確定状態の回避のた
めのプルアップ抵抗が不要とされ、それによって、当該
プルアップ抵抗の存在に起因する貫通電流が阻止され、
そのようなボンディングオプション回路を含む半導体集
積回路の消費電流が低減される。
【図1】図1は本発明にかかるボンディングオプション
回路の一実施例の回路図である。
回路の一実施例の回路図である。
【図2】図2は上記ボンディングオプション回路を含む
半導体集積回路の構成ブロック図である。
半導体集積回路の構成ブロック図である。
【図3】図3は従来のボンディングオプション回路の回
路図である。
路図である。
1A,1B メモリセルアレイ 2 センスアンプ列 3〜6 メインアンプ 7 選択回路 8 選択回路 9〜12 I/Oバッファ 13 選択信号生成回路 14〜17 I/Oパッド 18 機能選択パッド 20 ボンディングオプション回路 21 Vssリード 22 Vccリード 23,24 ボンディングワイヤ 25 入力抵抗 26 インバータ 27 ナンド回路 28 インバータ 29 ナンド回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊田 淳 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 加藤 茂信 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (4)
- 【請求項1】 ボンディングワイヤにより高電位側電源
リード及び低電位側電源リードに結合可能に、当該高電
位側電源リード及び低電位側電源リードの近傍に配置形
成されたボンディングパッドと、このボンディングパッ
ドの電位レベルに呼応して機能選択のための信号を生成
する信号生成回路とを含んで成るボンディングオプショ
ン回路。 - 【請求項2】 請求項1記載のボンディングオプション
回路によって機能選択されて成る半導体集積回路。 - 【請求項3】 半導体チップにリードフレームが載置さ
れるリードオンチップパッケージ構造とされた請求項2
記載の半導体集積回路。 - 【請求項4】 上記信号生成回路の出力信号によって記
憶情報の同時出力ビット数の選択を可能とする選択回路
を含む請求項2又は3記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3246851A JPH0562465A (ja) | 1991-08-30 | 1991-08-30 | ボンデイングオプシヨン回路、及び半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3246851A JPH0562465A (ja) | 1991-08-30 | 1991-08-30 | ボンデイングオプシヨン回路、及び半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0562465A true JPH0562465A (ja) | 1993-03-12 |
Family
ID=17154659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3246851A Withdrawn JPH0562465A (ja) | 1991-08-30 | 1991-08-30 | ボンデイングオプシヨン回路、及び半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0562465A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5920227A (en) * | 1997-06-16 | 1999-07-06 | Advanced Micro Devices, Inc. | Zero current draw circuit for use during a bonding option |
US5982043A (en) * | 1996-05-16 | 1999-11-09 | Nec Corporation | Semiconductor device having two or more bonding option pads |
US6603219B2 (en) | 2000-03-08 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
-
1991
- 1991-08-30 JP JP3246851A patent/JPH0562465A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5982043A (en) * | 1996-05-16 | 1999-11-09 | Nec Corporation | Semiconductor device having two or more bonding option pads |
US5920227A (en) * | 1997-06-16 | 1999-07-06 | Advanced Micro Devices, Inc. | Zero current draw circuit for use during a bonding option |
US6603219B2 (en) | 2000-03-08 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |