JPH0562465A - ボンデイングオプシヨン回路、及び半導体集積回路 - Google Patents
ボンデイングオプシヨン回路、及び半導体集積回路Info
- Publication number
- JPH0562465A JPH0562465A JP3246851A JP24685191A JPH0562465A JP H0562465 A JPH0562465 A JP H0562465A JP 3246851 A JP3246851 A JP 3246851A JP 24685191 A JP24685191 A JP 24685191A JP H0562465 A JPH0562465 A JP H0562465A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- lead
- bonding
- side power
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、ボンディングオプション回
路の貫通源流を阻止することにある。 【構成】 Ｖｃｃリード及びＶｓｓリードの近傍に機能
選択ボンディングパッド１８を形成し、このパッド１８
をＶｃｃリード又はＶｓｓリードに結合することによっ
てインバータ２６の入力端子の論理レベル不確定状態を
排除し、プルアップ抵抗を不要とすることによって貫通
電流を阻止する。
路の貫通源流を阻止することにある。 【構成】 Ｖｃｃリード及びＶｓｓリードの近傍に機能
選択ボンディングパッド１８を形成し、このパッド１８
をＶｃｃリード又はＶｓｓリードに結合することによっ
てインバータ２６の入力端子の論理レベル不確定状態を
排除し、プルアップ抵抗を不要とすることによって貫通
電流を阻止する。
Description
【０００１】
【産業上の利用分野】本発明は、ボンディングパッドの
電位レベルに呼応して機能選択のための信号を生成する
ボンディングオプション回路、及びそのようなボンディ
ングオプション回路を具備して成る半導体集積回路に関
し、例えば、ダイナミックＲＡＭ（ランダム・アクセス
・メモリ）に適用して有効な技術に関する。
電位レベルに呼応して機能選択のための信号を生成する
ボンディングオプション回路、及びそのようなボンディ
ングオプション回路を具備して成る半導体集積回路に関
し、例えば、ダイナミックＲＡＭ（ランダム・アクセス
・メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】図３には従来のボンディングオプション
回路が示される。
回路が示される。
【０００３】図３において、３１は外部端子より低電位
側電源Ｖｓｓが印加されるＶｓｓリードであり、３２，
３３はボンディングワイヤによってＶｓｓリード３１に
結合可能なボンディングパッドである。４１は、上記ボ
ンディングパッド３３がＶｓｓリード３１に結合された
か否かによって２種類の機能を択一的に選択するための
信号を生成する信号生成回路であり、この信号生成回路
４１の後段には、当該信号生成回路４１の出力信号によ
ってそれぞれ機能Ａ，機能Ｂを選択するためのの選択回
路３９，４０が配置される。信号生成回路４１は次のよ
うに構成される。
側電源Ｖｓｓが印加されるＶｓｓリードであり、３２，
３３はボンディングワイヤによってＶｓｓリード３１に
結合可能なボンディングパッドである。４１は、上記ボ
ンディングパッド３３がＶｓｓリード３１に結合された
か否かによって２種類の機能を択一的に選択するための
信号を生成する信号生成回路であり、この信号生成回路
４１の後段には、当該信号生成回路４１の出力信号によ
ってそれぞれ機能Ａ，機能Ｂを選択するためのの選択回
路３９，４０が配置される。信号生成回路４１は次のよ
うに構成される。
【０００４】信号生成回路４１の入力初段には、入力抵
抗３４が配置され、この入力抵抗３４を介してインバー
タ３６の入力端子が上記ボンディングパッド３３に結合
される。インバータ３６の入力端子は、論理レベル不確
定状態を回避するためプルアップ抵抗３５によって高電
位側電源Ｖｃｃにプルアップされている。従って、イン
バータ３６の入力端子は、ボンディングパッド３３とＶ
ｃｃリード３１とが結合されていない場合にはハイレベ
ルとされ、ボンディングワイヤ５０によってそれらが結
合された場合にはローレベルとされる。そのようなイン
バータ３６の後段には、イネーブル信号５２がアサート
されることによって活性化される２入力ナンド回路３
７，３８が配置される。ナンド回路３７の一方の入力端
子には、上記インバータ３６の出力が直接入力される
が、ナンド回路３８の一方の入力端子には、上記インバ
ータ３６の出力が後段のインバータ４２で反転されてか
ら入力されるようになっている。そのような構成によ
り、ボンディングパッド３３とＶｃｃリード３１とが結
合されていない場合にはインバータ３６の出力はローレ
ベルとされ、ナンド回路３８の出力がローレベルにアサ
ートされることによって選択回路４０より機能Ｂが選択
される。その場合において、ナンド回路３７の出力はハ
イレベルにネゲートされた状態とされるので、機能Ａが
選択されることはない。それに対して、ボンディングワ
イヤ５０によってＶｓｓリード３１とボンディングパッ
ド３３が結合された場合には、インバータ３６の出力端
子がハイレベルとされるので上記の場合とは逆にナンド
回路３７の出力がローレベルにアサートされるので選択
回路３９により機能Ａが選択される。
抗３４が配置され、この入力抵抗３４を介してインバー
タ３６の入力端子が上記ボンディングパッド３３に結合
される。インバータ３６の入力端子は、論理レベル不確
定状態を回避するためプルアップ抵抗３５によって高電
位側電源Ｖｃｃにプルアップされている。従って、イン
バータ３６の入力端子は、ボンディングパッド３３とＶ
ｃｃリード３１とが結合されていない場合にはハイレベ
ルとされ、ボンディングワイヤ５０によってそれらが結
合された場合にはローレベルとされる。そのようなイン
バータ３６の後段には、イネーブル信号５２がアサート
されることによって活性化される２入力ナンド回路３
７，３８が配置される。ナンド回路３７の一方の入力端
子には、上記インバータ３６の出力が直接入力される
が、ナンド回路３８の一方の入力端子には、上記インバ
ータ３６の出力が後段のインバータ４２で反転されてか
ら入力されるようになっている。そのような構成によ
り、ボンディングパッド３３とＶｃｃリード３１とが結
合されていない場合にはインバータ３６の出力はローレ
ベルとされ、ナンド回路３８の出力がローレベルにアサ
ートされることによって選択回路４０より機能Ｂが選択
される。その場合において、ナンド回路３７の出力はハ
イレベルにネゲートされた状態とされるので、機能Ａが
選択されることはない。それに対して、ボンディングワ
イヤ５０によってＶｓｓリード３１とボンディングパッ
ド３３が結合された場合には、インバータ３６の出力端
子がハイレベルとされるので上記の場合とは逆にナンド
回路３７の出力がローレベルにアサートされるので選択
回路３９により機能Ａが選択される。
【０００５】このように従来のボンディングオプション
回路は、その入力部がＶｃｃレベルにプルアップされて
いることにより、Ｖｓｓリード３１とボンディングパッ
ド３３とをボンディングワイヤ５０により結合するか否
かによって、機能Ａと機能Ｂとを択一的に選択すること
ができる。
回路は、その入力部がＶｃｃレベルにプルアップされて
いることにより、Ｖｓｓリード３１とボンディングパッ
ド３３とをボンディングワイヤ５０により結合するか否
かによって、機能Ａと機能Ｂとを択一的に選択すること
ができる。
【０００６】尚、ワイヤボンディングについて記載され
た文献の例としては、昭和５９年１１月３０日に株式会
社オーム社より発行された「ＬＳＩハンドブック（４０
６頁）」がある。
た文献の例としては、昭和５９年１１月３０日に株式会
社オーム社より発行された「ＬＳＩハンドブック（４０
６頁）」がある。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ボンディングオプション回路について本発明者が検討し
たところ、Ｖｓｓリードとボンディングパッド３３とが
結合されない場合はともかくとして、それらがボンディ
ングワイヤ５０によって結合された場合には、プルアッ
プ抵抗３５，入力抵抗３４，及びボンディングワイヤ５
０を介して図中２点破線５１で示されるように貫通電流
が流れ、そのようなボンディングオプション回路を具備
する半導体集積回路の消費電流の増大を招いているのが
見いだされた。
ボンディングオプション回路について本発明者が検討し
たところ、Ｖｓｓリードとボンディングパッド３３とが
結合されない場合はともかくとして、それらがボンディ
ングワイヤ５０によって結合された場合には、プルアッ
プ抵抗３５，入力抵抗３４，及びボンディングワイヤ５
０を介して図中２点破線５１で示されるように貫通電流
が流れ、そのようなボンディングオプション回路を具備
する半導体集積回路の消費電流の増大を招いているのが
見いだされた。
【０００８】本発明の目的は、ボンディングオプション
回路の貫通源流を阻止することにある。
回路の貫通源流を阻止することにある。
【０００９】また、本発明の別の目的は、そのようなボ
ンディングオプション回路を備えることにより、半導体
集積回路の消費電流の低減を図ることにある。
ンディングオプション回路を備えることにより、半導体
集積回路の消費電流の低減を図ることにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１２】すなわち、ボンディングワイヤにより高電
位側電源リード及び低電位側電源リードに結合可能に、
当該高電位側電源リード及び低電位側電源リードの近傍
にボンディングパッドを形成し、このボンディングパッ
ドが、上記高電位側電源リード及び低電位側電源リード
のいずれかに結合されることによって機能選択可能にボ
ンディングオプション回路を構成するものである。ま
た、そのようなボンディングオプション回路を含んで半
導体集積回路を構成するものである。そして、そのよう
な半導体集積回路において上記のようなボンディングパ
ッド形成を容易とするには、リードオンチップパッケー
ジ構造を採用すると良い。
位側電源リード及び低電位側電源リードに結合可能に、
当該高電位側電源リード及び低電位側電源リードの近傍
にボンディングパッドを形成し、このボンディングパッ
ドが、上記高電位側電源リード及び低電位側電源リード
のいずれかに結合されることによって機能選択可能にボ
ンディングオプション回路を構成するものである。ま
た、そのようなボンディングオプション回路を含んで半
導体集積回路を構成するものである。そして、そのよう
な半導体集積回路において上記のようなボンディングパ
ッド形成を容易とするには、リードオンチップパッケー
ジ構造を採用すると良い。
【００１３】
【作用】上記した手段によれば、高電位側電源リード及
び低電位側電源リードの近傍にボンディングパッドを形
成し、このボンディングパッドが、上記高電位側電源リ
ード及び低電位側電源リードのいずれかに結合されるこ
とによって機能選択可能とすることは、ボンディングオ
プション回路の入力部の論理レベル不確定状態の回避の
ためのプルアップ抵抗を不要とし、このことが、当該プ
ルアップ抵抗の存在に起因する貫通電流を阻止し、そし
てそのようなボンディングオプション回路を含む半導体
集積回路の消費電流低減を達成する。
び低電位側電源リードの近傍にボンディングパッドを形
成し、このボンディングパッドが、上記高電位側電源リ
ード及び低電位側電源リードのいずれかに結合されるこ
とによって機能選択可能とすることは、ボンディングオ
プション回路の入力部の論理レベル不確定状態の回避の
ためのプルアップ抵抗を不要とし、このことが、当該プ
ルアップ抵抗の存在に起因する貫通電流を阻止し、そし
てそのようなボンディングオプション回路を含む半導体
集積回路の消費電流低減を達成する。
【００１４】
【実施例】図２には本発明の一実施例に係るダイナミッ
クＲＡＭの主要部の構成が示される。
クＲＡＭの主要部の構成が示される。
【００１５】図２に示されるダイナミックＲＡＭは、特
に制限されないが、公知の半導体集積回路製造技術によ
り、シリコンなどの一つの半導体基板に形成される。
に制限されないが、公知の半導体集積回路製造技術によ
り、シリコンなどの一つの半導体基板に形成される。
【００１６】ダイナミック形の複数のメモリセルがアレ
イ状に配列されて成るメモリセルアレイ１Ａ，１Ｂによ
ってセンスアンプ列２が共有され、メモリセルアレイ１
Ａ及び１Ｂの記憶情報がセンスアンプ列２によって増幅
されるようになっている。この１組のメモリセルアレイ
１Ａ，１Ｂとセンスアンプ２とによって１つのメモリブ
ロックが形成されるとき、本実施例ダイナミックＲＡＭ
は４つのメモリブロックを備える。４個のセンスアンプ
列２は、それぞれセンスアンプ出力を増幅するメインア
ンプ３，４，５，６に結合され、ここで、センスアンプ
出力がさらに増幅されるようになっている。このメイン
アンプ３，４，５，６の後段には、当該メインアンプ３
乃至６の出力を、出力選択アドレス信号に応じて択一的
に選択してＩ／Ｏ（入力／出力）バッファ９に伝達する
ための選択回路７、及びメインアンプ３乃至６の出力を
そのまま後段のＩ／Ｏバッファ９，１０，１１，１２に
伝達可能とする選択回路８が配置される。このＩ／Ｏバ
ッファ９，１０，１１，１２はＩ／Ｏパッド１４，１
５，１６，１７に結合され、外部との間でデータの入出
力が可能とされる。
イ状に配列されて成るメモリセルアレイ１Ａ，１Ｂによ
ってセンスアンプ列２が共有され、メモリセルアレイ１
Ａ及び１Ｂの記憶情報がセンスアンプ列２によって増幅
されるようになっている。この１組のメモリセルアレイ
１Ａ，１Ｂとセンスアンプ２とによって１つのメモリブ
ロックが形成されるとき、本実施例ダイナミックＲＡＭ
は４つのメモリブロックを備える。４個のセンスアンプ
列２は、それぞれセンスアンプ出力を増幅するメインア
ンプ３，４，５，６に結合され、ここで、センスアンプ
出力がさらに増幅されるようになっている。このメイン
アンプ３，４，５，６の後段には、当該メインアンプ３
乃至６の出力を、出力選択アドレス信号に応じて択一的
に選択してＩ／Ｏ（入力／出力）バッファ９に伝達する
ための選択回路７、及びメインアンプ３乃至６の出力を
そのまま後段のＩ／Ｏバッファ９，１０，１１，１２に
伝達可能とする選択回路８が配置される。このＩ／Ｏバ
ッファ９，１０，１１，１２はＩ／Ｏパッド１４，１
５，１６，１７に結合され、外部との間でデータの入出
力が可能とされる。
【００１７】上記選択回路７，８は、機能選択パッド１
８が高電位側電源Ｖｃｃレベルとされるか、低電位側電
源Ｖｓｓレベルとされるかによって、同時出力ビット数
切換えのための選択信号を発生する選択信号生成回路１
３の出力信号によって択一的に活性化される。選択回路
７が活性化された場合には、メインアンプ３乃至６の出
力がＩ／Ｏバッファ９以外には伝達されないため、×１
出力構成のダイナミックＲＡＭとして機能される。それ
に対して選択回路８が活性化された場合には、メインア
ンプ３乃至６の出力がそのままＩ／Ｏバッファ９乃至１
２に伝達されるため、×４ビット構成のダイナミックＲ
ＡＭとして機能される。すなわち、機能選択パッド１８
を高電位側電源Ｖｃｃレベルとするか、低電位側電源Ｖ
ｓｓレベルとするかによって、×１ビット構成、又は×
４ビット構成とすることができる。ここで、上記機能選
択ボンディングパッド１８と、選択信号生成回路１３と
から、ワイヤボンディングによって機能選択を可能とす
るボンディングオプション回路２０が形成される。
８が高電位側電源Ｖｃｃレベルとされるか、低電位側電
源Ｖｓｓレベルとされるかによって、同時出力ビット数
切換えのための選択信号を発生する選択信号生成回路１
３の出力信号によって択一的に活性化される。選択回路
７が活性化された場合には、メインアンプ３乃至６の出
力がＩ／Ｏバッファ９以外には伝達されないため、×１
出力構成のダイナミックＲＡＭとして機能される。それ
に対して選択回路８が活性化された場合には、メインア
ンプ３乃至６の出力がそのままＩ／Ｏバッファ９乃至１
２に伝達されるため、×４ビット構成のダイナミックＲ
ＡＭとして機能される。すなわち、機能選択パッド１８
を高電位側電源Ｖｃｃレベルとするか、低電位側電源Ｖ
ｓｓレベルとするかによって、×１ビット構成、又は×
４ビット構成とすることができる。ここで、上記機能選
択ボンディングパッド１８と、選択信号生成回路１３と
から、ワイヤボンディングによって機能選択を可能とす
るボンディングオプション回路２０が形成される。
【００１８】図１には上記ボンディングオプション回路
２０の構成が示される。
２０の構成が示される。
【００１９】図１において、２２は外部から高電位側電
源Ｖｃｃが印加されるＶｃｃリードであり、２１は外部
から低電位側電源Ｖｓｓが印加されるＶｓｓリードであ
る。機能選択ボンディングパッド１８は、Ｖｃｃリード
２２及びＶｓｓリード２１とのワイヤボンディングが可
能とされるように当該Ｖｃｃリード２２及びＶｓｓリー
ド２１の近傍に配置される。そのような配置は、特に制
限されないが、半導体チップにリードフレームが配置さ
れるリードオンチップパッケージ構成を採用することに
より、容易に実現可能とされる。また、上記ボンディン
グパッド１８がＶｃｃリード２２に結合されたか、Ｖｓ
ｓリード３１に結合されたかによって２種類の機能を択
一的に選択するための信号を生成する選択信号生成回路
１３は、次のように構成される。
源Ｖｃｃが印加されるＶｃｃリードであり、２１は外部
から低電位側電源Ｖｓｓが印加されるＶｓｓリードであ
る。機能選択ボンディングパッド１８は、Ｖｃｃリード
２２及びＶｓｓリード２１とのワイヤボンディングが可
能とされるように当該Ｖｃｃリード２２及びＶｓｓリー
ド２１の近傍に配置される。そのような配置は、特に制
限されないが、半導体チップにリードフレームが配置さ
れるリードオンチップパッケージ構成を採用することに
より、容易に実現可能とされる。また、上記ボンディン
グパッド１８がＶｃｃリード２２に結合されたか、Ｖｓ
ｓリード３１に結合されたかによって２種類の機能を択
一的に選択するための信号を生成する選択信号生成回路
１３は、次のように構成される。
【００２０】選択信号生成回路１３の入力初段には、入
力抵抗２５が配置され、この入力抵抗２５を介してイン
バータ２６の入力端子が上記機能選択ボンディングパッ
ド１８に結合される。ここで、図４の従来構成に従え
ば、インバータ３６の入力端子は、論理レベル不確定状
態を回避するためプルアップ抵抗３５によって高電位側
電源Ｖｃｃにプルアップされるが、本実施例では、上記
のように機能選択ボンディングパッド１８がＶｃｃリー
ド２２又はＶｓｓリード２１のいずれか一方に必ずワイ
ヤボンディングされる関係で、インバータ２６の入力端
子が論理レベル不確定状態となることはないため、従来
のようなプルアップ抵抗３５は不要とされる。例えば、
機能選択ボンディングパッド１８とＶｃｃリード２２と
が２点破線で示されるようにボンディングワイヤ２４に
よって結合された場合にはインバータ２６の入力端子は
ハイレベルに固定されるし、機能選択ボンディングパッ
ド１８とＶｓｓリード２１とが実線で示されるようにボ
ンディングワイヤ２３によって結合された場合にはイン
バータ２６の入力端子はローレベルに固定される。ボン
ディングワイヤには、特に制限されないが、金やアルミ
ニウムが適用される。上記インバータ２６の後段には、
イネーブル信号３１がアサートされることによって活性
化される２入力ナンド回路２７，２９が配置される。ナ
ンド回路２７の一方の入力端子には、上記インバータ２
６の出力が直接入力されるが、ナンド回路２９の一方の
入力端子には、上記インバータ２６の出力が後段のイン
バータ２８で反転されてから入力されるようになってい
る。そのような構成により、機能選択ボンディングパッ
ド３３とＶｃｃリード２１とが結合された場合にはイン
バータ２６の出力はローレベルとされ、ナンド回路２９
の出力がローレベルにアサートされることによって選択
回路８が活性化され、それにより×４ビット出力機能が
選択される。それに対して、Ｖｓｓリード２１と機能選
択ボンディングパッド１８とが結合された場合には、イ
ンバータ２６の入力端子がハイレベルとされるので上記
の場合とは逆にナンド回路２７の出力がローレベルにア
サートされるので選択回路７が活性化され、それにより
×１ビット出力機能が選択される。
力抵抗２５が配置され、この入力抵抗２５を介してイン
バータ２６の入力端子が上記機能選択ボンディングパッ
ド１８に結合される。ここで、図４の従来構成に従え
ば、インバータ３６の入力端子は、論理レベル不確定状
態を回避するためプルアップ抵抗３５によって高電位側
電源Ｖｃｃにプルアップされるが、本実施例では、上記
のように機能選択ボンディングパッド１８がＶｃｃリー
ド２２又はＶｓｓリード２１のいずれか一方に必ずワイ
ヤボンディングされる関係で、インバータ２６の入力端
子が論理レベル不確定状態となることはないため、従来
のようなプルアップ抵抗３５は不要とされる。例えば、
機能選択ボンディングパッド１８とＶｃｃリード２２と
が２点破線で示されるようにボンディングワイヤ２４に
よって結合された場合にはインバータ２６の入力端子は
ハイレベルに固定されるし、機能選択ボンディングパッ
ド１８とＶｓｓリード２１とが実線で示されるようにボ
ンディングワイヤ２３によって結合された場合にはイン
バータ２６の入力端子はローレベルに固定される。ボン
ディングワイヤには、特に制限されないが、金やアルミ
ニウムが適用される。上記インバータ２６の後段には、
イネーブル信号３１がアサートされることによって活性
化される２入力ナンド回路２７，２９が配置される。ナ
ンド回路２７の一方の入力端子には、上記インバータ２
６の出力が直接入力されるが、ナンド回路２９の一方の
入力端子には、上記インバータ２６の出力が後段のイン
バータ２８で反転されてから入力されるようになってい
る。そのような構成により、機能選択ボンディングパッ
ド３３とＶｃｃリード２１とが結合された場合にはイン
バータ２６の出力はローレベルとされ、ナンド回路２９
の出力がローレベルにアサートされることによって選択
回路８が活性化され、それにより×４ビット出力機能が
選択される。それに対して、Ｖｓｓリード２１と機能選
択ボンディングパッド１８とが結合された場合には、イ
ンバータ２６の入力端子がハイレベルとされるので上記
の場合とは逆にナンド回路２７の出力がローレベルにア
サートされるので選択回路７が活性化され、それにより
×１ビット出力機能が選択される。
【００２１】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２２】（１）機能選択ボンディングパッド１８が
Ｖｃｃリード２２又はＶｓｓリード２１のいずれか一方
に必ずワイヤボンディングされる関係で、インバータ２
６の入力端子が論理レベル不確定状態となることはない
ため、従来のようなプルアップ抵抗３５は不要とされ、
それにより、そのようなプルアップ抵抗の存在に起因す
る貫通電流を阻止できる。
Ｖｃｃリード２２又はＶｓｓリード２１のいずれか一方
に必ずワイヤボンディングされる関係で、インバータ２
６の入力端子が論理レベル不確定状態となることはない
ため、従来のようなプルアップ抵抗３５は不要とされ、
それにより、そのようなプルアップ抵抗の存在に起因す
る貫通電流を阻止できる。
【００２３】（２）上記（１）の作用効果により、その
ようなボンディングオプション回路２０を含むダイナミ
ックＲＡＭにおいては、例え機能選択ボンディングパッ
ド１８がＶｓｓリード２１に結合されることにより×１
ビット構成機能が選択された場合でも、貫通電流の低減
により、消費電流を低減することができる。
ようなボンディングオプション回路２０を含むダイナミ
ックＲＡＭにおいては、例え機能選択ボンディングパッ
ド１８がＶｓｓリード２１に結合されることにより×１
ビット構成機能が選択された場合でも、貫通電流の低減
により、消費電流を低減することができる。
【００２４】（３）リードオンチップパッケージ構造を
採用することにより、機能選択ボンディングパッド１８
の近傍にＶｃｃリード２２とＶｓｓリード２１とを容易
に配置することができる。
採用することにより、機能選択ボンディングパッド１８
の近傍にＶｃｃリード２２とＶｓｓリード２１とを容易
に配置することができる。
【００２５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２６】例えば、上記実施例では、リードオンチッ
プパッケージ構造を採用したものについて説明したが、
チップの上にリードが載置されるチップオンリードパッ
ケージ構造を採用することもできる。
プパッケージ構造を採用したものについて説明したが、
チップの上にリードが載置されるチップオンリードパッ
ケージ構造を採用することもできる。
【００２７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、例えば、スタティ
ックＲＡＭやその他の半導体記憶装置、さらには半導体
集積回路に広く適用することができる。
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、例えば、スタティ
ックＲＡＭやその他の半導体記憶装置、さらには半導体
集積回路に広く適用することができる。
【００２８】本発明は、少なくともワイヤボンディング
により機能選択を行うことを条件に適用することができ
る。
により機能選択を行うことを条件に適用することができ
る。
【００２９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３０】すなわち、ボンディングワイヤにより高電
位側電源リード及び低電位側電源リードに結合可能に、
当該高電位側電源リード及び低電位側電源リードの近傍
に機能選択ボンディングパッドが形成され、この機能選
択ボンディングパッドが、上記高電位側電源リード及び
低電位側電源リードのいずれかに結合されることによっ
て機能選択可能とされることにより、ボンディングオプ
ション回路の入力部の論理レベル不確定状態の回避のた
めのプルアップ抵抗が不要とされ、それによって、当該
プルアップ抵抗の存在に起因する貫通電流が阻止され、
そのようなボンディングオプション回路を含む半導体集
積回路の消費電流が低減される。
位側電源リード及び低電位側電源リードに結合可能に、
当該高電位側電源リード及び低電位側電源リードの近傍
に機能選択ボンディングパッドが形成され、この機能選
択ボンディングパッドが、上記高電位側電源リード及び
低電位側電源リードのいずれかに結合されることによっ
て機能選択可能とされることにより、ボンディングオプ
ション回路の入力部の論理レベル不確定状態の回避のた
めのプルアップ抵抗が不要とされ、それによって、当該
プルアップ抵抗の存在に起因する貫通電流が阻止され、
そのようなボンディングオプション回路を含む半導体集
積回路の消費電流が低減される。
【図１】図１は本発明にかかるボンディングオプション
回路の一実施例の回路図である。
回路の一実施例の回路図である。
【図２】図２は上記ボンディングオプション回路を含む
半導体集積回路の構成ブロック図である。
半導体集積回路の構成ブロック図である。
【図３】図３は従来のボンディングオプション回路の回
路図である。
路図である。
１Ａ，１Ｂ メモリセルアレイ ２ センスアンプ列 ３〜６ メインアンプ ７ 選択回路 ８ 選択回路 ９〜１２ Ｉ／Ｏバッファ １３ 選択信号生成回路 １４〜１７ Ｉ／Ｏパッド １８ 機能選択パッド ２０ ボンディングオプション回路 ２１ Ｖｓｓリード ２２ Ｖｃｃリード ２３，２４ ボンディングワイヤ ２５ 入力抵抗 ２６ インバータ ２７ ナンド回路 ２８ インバータ ２９ ナンド回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊田 淳 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 加藤 茂信 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (4)
- 【請求項１】 ボンディングワイヤにより高電位側電源
リード及び低電位側電源リードに結合可能に、当該高電
位側電源リード及び低電位側電源リードの近傍に配置形
成されたボンディングパッドと、このボンディングパッ
ドの電位レベルに呼応して機能選択のための信号を生成
する信号生成回路とを含んで成るボンディングオプショ
ン回路。 - 【請求項２】 請求項１記載のボンディングオプション
回路によって機能選択されて成る半導体集積回路。 - 【請求項３】 半導体チップにリードフレームが載置さ
れるリードオンチップパッケージ構造とされた請求項２
記載の半導体集積回路。 - 【請求項４】 上記信号生成回路の出力信号によって記
憶情報の同時出力ビット数の選択を可能とする選択回路
を含む請求項２又は３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246851A JPH0562465A (ja) | 1991-08-30 | 1991-08-30 | ボンデイングオプシヨン回路、及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246851A JPH0562465A (ja) | 1991-08-30 | 1991-08-30 | ボンデイングオプシヨン回路、及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562465A true JPH0562465A (ja) | 1993-03-12 |
Family
ID=17154659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3246851A Withdrawn JPH0562465A (ja) | 1991-08-30 | 1991-08-30 | ボンデイングオプシヨン回路、及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0562465A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920227A (en) * | 1997-06-16 | 1999-07-06 | Advanced Micro Devices, Inc. | Zero current draw circuit for use during a bonding option |
| US5982043A (en) * | 1996-05-16 | 1999-11-09 | Nec Corporation | Semiconductor device having two or more bonding option pads |
| US6603219B2 (en) | 2000-03-08 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
-
1991
- 1991-08-30 JP JP3246851A patent/JPH0562465A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982043A (en) * | 1996-05-16 | 1999-11-09 | Nec Corporation | Semiconductor device having two or more bonding option pads |
| US5920227A (en) * | 1997-06-16 | 1999-07-06 | Advanced Micro Devices, Inc. | Zero current draw circuit for use during a bonding option |
| US6603219B2 (en) | 2000-03-08 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6625050B2 (en) | Semiconductor memory device adaptable to various types of packages | |
| US6713855B2 (en) | Dual die memory | |
| US4985644A (en) | Output buffer semiconductor and method for controlling current flow in an output switching device | |
| JP3137749B2 (ja) | 半導体集積回路装置 | |
| US5900021A (en) | Pad input select circuit for use with bond options | |
| JP4999569B2 (ja) | 半導体記憶装置 | |
| US5648680A (en) | Lead-on-chip semiconductor device | |
| US7005748B2 (en) | Flip chip interface circuit of a semiconductor memory device | |
| JPH04341997A (ja) | 半導体メモリ装置 | |
| US7120056B2 (en) | Semiconductor memory device capable of being mounted on a single package regardless of bit organization | |
| US5040151A (en) | Memory circuit with improved power interconnections | |
| JPH0562465A (ja) | ボンデイングオプシヨン回路、及び半導体集積回路 | |
| JPH06302697A (ja) | Ｉ／ｏ装置を構成する方法及び回路 | |
| US7099175B2 (en) | Semiconductor memory integrated circuit | |
| JP3085413B2 (ja) | 半導体記憶装置及び半導体集積回路装置 | |
| US20060181913A1 (en) | Semiconductor memory device with strengthened power and method of strengthening power of the same | |
| JPH0419633B2 (ja) | ||
| JP3199883B2 (ja) | 半導体集積回路 | |
| JPH05128855A (ja) | 半導体装置 | |
| JP2006140466A (ja) | 半導体記憶装置 | |
| JPH0430396A (ja) | 半導体記憶装置 | |
| JP2804835B2 (ja) | 半導体装置 | |
| KR20000041579A (ko) | 선택적인 본딩 옵션 패드를 갖는 반도체 메모리 장치 | |
| JP2919265B2 (ja) | 半導体装置 | |
| JPH0668679A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |