JPH0561931A - シミユレーシヨン装置 - Google Patents
シミユレーシヨン装置Info
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- JPH0561931A JPH0561931A JP3219460A JP21946091A JPH0561931A JP H0561931 A JPH0561931 A JP H0561931A JP 3219460 A JP3219460 A JP 3219460A JP 21946091 A JP21946091 A JP 21946091A JP H0561931 A JPH0561931 A JP H0561931A
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- timing
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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Abstract
(57)【要約】
【目的】 シミュレーション実行速度に支障なく詳細な
タイミングエラー検証を行うことが可能なシミュレーシ
ョン装置を得る。 【構成】 タイミングチェックプリミティブ付加手段２
０は、選択素子情報付回路情報ＳＤ及び選択ループ回路
情報付回路情報ＳＬに基づき、選択素子あるいは選択ル
ープ回路の入出力間のみに（素子用あるいはループ回路
用）タイミングチェックプリミティブ９（９Ａあるいは
９Ｂ）を付加したタイミングチェックプリミティブ付回
路情報２７を出力する。そして、タイミングチェックプ
リミティブ９内部のタイミングエラー検証手段９ａは、
素子間の信号線の信号変化から得られる素子の入出力信
号変化を把握し、詳細なタイミングエラー検証を行う。 【効果】 詳細なタイミングエラー検証をシミュレーシ
ョン実行速度に支障なく行うことができる。
タイミングエラー検証を行うことが可能なシミュレーシ
ョン装置を得る。 【構成】 タイミングチェックプリミティブ付加手段２
０は、選択素子情報付回路情報ＳＤ及び選択ループ回路
情報付回路情報ＳＬに基づき、選択素子あるいは選択ル
ープ回路の入出力間のみに（素子用あるいはループ回路
用）タイミングチェックプリミティブ９（９Ａあるいは
９Ｂ）を付加したタイミングチェックプリミティブ付回
路情報２７を出力する。そして、タイミングチェックプ
リミティブ９内部のタイミングエラー検証手段９ａは、
素子間の信号線の信号変化から得られる素子の入出力信
号変化を把握し、詳細なタイミングエラー検証を行う。 【効果】 詳細なタイミングエラー検証をシミュレーシ
ョン実行速度に支障なく行うことができる。
Description
【０００１】
【産業上の利用分野】この発明は被シミュレーション回
路の各素子のタイミングエラーを検証しつつ各素子のシ
ミュレーションを行うシミュレーション装置に関する。
路の各素子のタイミングエラーを検証しつつ各素子のシ
ミュレーションを行うシミュレーション装置に関する。
【０００２】
【従来の技術】論理回路設計において、その論理動作及
びタイミング検証のチェック手段として論理シミュレー
ション装置が多く用いられている。また、タイミング検
証専用のシミュレーション装置もある。
びタイミング検証のチェック手段として論理シミュレー
ション装置が多く用いられている。また、タイミング検
証専用のシミュレーション装置もある。
【０００３】図８は従来のシミュレーション装置のタイ
ミング検証動作を示すフローチャートである。以下、同
図を参照しつつその動作を説明する。
ミング検証動作を示すフローチャートである。以下、同
図を参照しつつその動作を説明する。
【０００４】まず、ステップＳ１で被シミュレーション
回路の入力端子に入力テストパターン信号を入力し、各
素子の入力値に対する出力値を計算することにより、被
シミュレーション回路のシミュレーションを実行する。
次いで、ステップＳ１で得られたシミュレーション結果
に基づき、ステップＳ２で被シミュレーション回路の各
素子の入出力信号におけるタイミングエラーを検証す
る。
回路の入力端子に入力テストパターン信号を入力し、各
素子の入力値に対する出力値を計算することにより、被
シミュレーション回路のシミュレーションを実行する。
次いで、ステップＳ１で得られたシミュレーション結果
に基づき、ステップＳ２で被シミュレーション回路の各
素子の入出力信号におけるタイミングエラーを検証す
る。
【０００５】次に、ステップＳ３において、タイミング
エラーが発生したと認識された場合、ステップＳ４に移
り、ステップＳ４で、タイミングエラーの種類、エラー
が発生した時刻、エラーが発生した素子等の、タイミン
グエラーの原因究明の参考となるエラーメッセージリス
トを出力する。一方、ステップＳ３においてタイミング
エラーが発生しなかったと認識された場合、ステップＳ
４に移ることなくステップＳ５に移る。
エラーが発生したと認識された場合、ステップＳ４に移
り、ステップＳ４で、タイミングエラーの種類、エラー
が発生した時刻、エラーが発生した素子等の、タイミン
グエラーの原因究明の参考となるエラーメッセージリス
トを出力する。一方、ステップＳ３においてタイミング
エラーが発生しなかったと認識された場合、ステップＳ
４に移ることなくステップＳ５に移る。
【０００６】ステップＳ５において、被シミュレーショ
ン回路の全素子のシミュレーションが終了したかのチェ
ックを行い、未だシミュレーションが完了していない素
子が存在すれば、ステップＳ１に戻り、以下、全素子の
シミュレーションが終了するまでステップＳ１〜Ｓ５が
繰り返される。
ン回路の全素子のシミュレーションが終了したかのチェ
ックを行い、未だシミュレーションが完了していない素
子が存在すれば、ステップＳ１に戻り、以下、全素子の
シミュレーションが終了するまでステップＳ１〜Ｓ５が
繰り返される。
【０００７】このようにしてシミュレーション装置によ
りタイミング検証が行われる。
りタイミング検証が行われる。
【０００８】
【発明が解決しようとする課題】従来のシミュレーショ
ン装置は以上のように各素子のタイミングチェック対象
となるすべての素子に対しタイミングエラーを検証し、
タイミングエラーメッセージを出力していた。
ン装置は以上のように各素子のタイミングチェック対象
となるすべての素子に対しタイミングエラーを検証し、
タイミングエラーメッセージを出力していた。
【０００９】一般的に、シミュレーション装置はシミュ
レーション動作の高速性が望まれており、その動作速度
に支障を来さないように、タイミング検証に要する時間
を最小限に抑える必要があるため、限られたチェック項
目のタイミングエラー検証しか行うことができず、詳細
なタイミングエラー検証を行うことができないという問
題点があった。
レーション動作の高速性が望まれており、その動作速度
に支障を来さないように、タイミング検証に要する時間
を最小限に抑える必要があるため、限られたチェック項
目のタイミングエラー検証しか行うことができず、詳細
なタイミングエラー検証を行うことができないという問
題点があった。
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、シミュレーション実行動作に支
障を与えることなく、タイミングエラー検証を詳細に行
うことが可能なシミュレーション装置を得ることを目的
とする。
ためになされたもので、シミュレーション実行動作に支
障を与えることなく、タイミングエラー検証を詳細に行
うことが可能なシミュレーション装置を得ることを目的
とする。
【００１１】
【課題を解決するための手段】この発明にかかるシミュ
レーション装置は、遅延機能を有する被シミュレーショ
ン回路の各素子のタイミングエラーを検証しつつ前記被
シミュレーション回路の動作シミュレーションを行って
おり、前記被シミュレーション回路の各素子ごとに割当
てられた記憶エリアを有する記憶手段と、タイミング検
証を望む素子を選択素子として規定した選択素子情報を
受け、前記被シミュレーション回路において、前記選択
素子に該当する素子をタイミングエラー検証実行素子と
認識するタイミングエラー検証実行素子認識手段と、前
記被シミュレーション回路の複数の入力端子に複数のテ
ストパターン信号をそれぞれ付与する入力信号付与手段
と、前記テストパターン信号に基づき、前記被シミュレ
ーション回路の各素子の動作シミュレーションを行うシ
ミュレーション実行手段と、前記被シミュレーション回
路の各素子の出力信号にレベル遷移が生ずる毎に、当該
素子に対応する前記記憶エリアに、少なくとも、当該レ
ベル遷移の内容を特定するレベル遷移情報と、前記複数
の入力端子のうちいずれの入力端子に与えられたテスト
パターン信号が前記レベル遷移の原因となったかを示す
レベル遷移原因情報とを情報テーブル形式で書き込む情
報テーブル作成手段と、前記被シミュレーション実行中
に、前記被シミュレーション回路の前記タイミングエラ
ー検証実行素子のみに対し入出力信号のタイミングエラ
ーを検出するタイミングエラー検出手段と、前記タイミ
ングエラー検出手段よりタイミングエラーが検出される
と、前記被シミュレーション回路のうちエラーが検出さ
れた素子についての前記情報テーブルに基づき、少なく
とも、前記タイミングエラーの内容を特定する情報と、
前記複数のテストパターン信号のうちいずれのテストパ
ターン信号が当該タイミングエラーの原因となったかを
示すエラー原因パターン特定情報とを含むタイミングエ
ラーメッセージを出力するタイミングエラーメッセージ
出力手段とを備えて構成されている。
レーション装置は、遅延機能を有する被シミュレーショ
ン回路の各素子のタイミングエラーを検証しつつ前記被
シミュレーション回路の動作シミュレーションを行って
おり、前記被シミュレーション回路の各素子ごとに割当
てられた記憶エリアを有する記憶手段と、タイミング検
証を望む素子を選択素子として規定した選択素子情報を
受け、前記被シミュレーション回路において、前記選択
素子に該当する素子をタイミングエラー検証実行素子と
認識するタイミングエラー検証実行素子認識手段と、前
記被シミュレーション回路の複数の入力端子に複数のテ
ストパターン信号をそれぞれ付与する入力信号付与手段
と、前記テストパターン信号に基づき、前記被シミュレ
ーション回路の各素子の動作シミュレーションを行うシ
ミュレーション実行手段と、前記被シミュレーション回
路の各素子の出力信号にレベル遷移が生ずる毎に、当該
素子に対応する前記記憶エリアに、少なくとも、当該レ
ベル遷移の内容を特定するレベル遷移情報と、前記複数
の入力端子のうちいずれの入力端子に与えられたテスト
パターン信号が前記レベル遷移の原因となったかを示す
レベル遷移原因情報とを情報テーブル形式で書き込む情
報テーブル作成手段と、前記被シミュレーション実行中
に、前記被シミュレーション回路の前記タイミングエラ
ー検証実行素子のみに対し入出力信号のタイミングエラ
ーを検出するタイミングエラー検出手段と、前記タイミ
ングエラー検出手段よりタイミングエラーが検出される
と、前記被シミュレーション回路のうちエラーが検出さ
れた素子についての前記情報テーブルに基づき、少なく
とも、前記タイミングエラーの内容を特定する情報と、
前記複数のテストパターン信号のうちいずれのテストパ
ターン信号が当該タイミングエラーの原因となったかを
示すエラー原因パターン特定情報とを含むタイミングエ
ラーメッセージを出力するタイミングエラーメッセージ
出力手段とを備えて構成されている。
【００１２】
【作用】この発明におけるタイミングエラー検出手段
は、シミュレーション実行中に、被シミュレーション回
路において、タイミングエラー検証実行素子認識手段に
より認識されたタイミングエラー検証実行素子のみに対
し入出力信号のタイミングエラーを検出するため、タイ
ミングエラー検証を行う素子数を必要最小限に抑えるこ
とができる。
は、シミュレーション実行中に、被シミュレーション回
路において、タイミングエラー検証実行素子認識手段に
より認識されたタイミングエラー検証実行素子のみに対
し入出力信号のタイミングエラーを検出するため、タイ
ミングエラー検証を行う素子数を必要最小限に抑えるこ
とができる。
【００１３】
【実施例】図２はこの発明の一実施例であるシミュレー
ション装置のハード構成を示すブロック図である。同図
に示すように、シミュレーション装置はＣＰＵ２１，メ
モリ２２等を内部に有するコンピュータ２３、コンピュ
ータ２３への情報入力手段としてのキーボード２４、コ
ンピュータ２３からの情報出力手段としてのＣＲＴ２５
及びプリンタ２６から構成されている。
ション装置のハード構成を示すブロック図である。同図
に示すように、シミュレーション装置はＣＰＵ２１，メ
モリ２２等を内部に有するコンピュータ２３、コンピュ
ータ２３への情報入力手段としてのキーボード２４、コ
ンピュータ２３からの情報出力手段としてのＣＲＴ２５
及びプリンタ２６から構成されている。
【００１４】図１はこの発明の一実施例であるシミュレ
ーション装置の機能構成を示すブロック構成図である。
ーション装置の機能構成を示すブロック構成図である。
【００１５】同図に示すように、被シミュレーション回
路内の素子接続関係を記述した回路情報１はタイミング
チェック対象素子検出手段１２、ループ回路検出手段１
４、タイミングチェック対象素子選択手段１６及びタイ
ミングチェック対象ループ回路選択手段１８に付与され
る。被シミュレーション回路の例が図３中に示されてお
り、この回路は、ＮＡＮＤゲート３１，ＮＯＲゲート３
２およびＤフリップフロップ３３を有している。なお、
Ｐ１〜Ｐ５はテストパターン入力端子，Ｐ６，Ｐ７は出
力端子である。
路内の素子接続関係を記述した回路情報１はタイミング
チェック対象素子検出手段１２、ループ回路検出手段１
４、タイミングチェック対象素子選択手段１６及びタイ
ミングチェック対象ループ回路選択手段１８に付与され
る。被シミュレーション回路の例が図３中に示されてお
り、この回路は、ＮＡＮＤゲート３１，ＮＯＲゲート３
２およびＤフリップフロップ３３を有している。なお、
Ｐ１〜Ｐ５はテストパターン入力端子，Ｐ６，Ｐ７は出
力端子である。
【００１６】タイミングチェック対象素子検出手段１２
は回路情報２からタイミングエラー検証対象となりうる
すべての素子をタイミングチェック対象素子として抽出
したタイミングチェック対象素子情報１３をプリンタ２
６等から出力する。一方、ループ回路検出手段１４は回
路情報２からすべてのループ回路を抽出したループ回路
情報１５をプリンタ２６等から出力する。
は回路情報２からタイミングエラー検証対象となりうる
すべての素子をタイミングチェック対象素子として抽出
したタイミングチェック対象素子情報１３をプリンタ２
６等から出力する。一方、ループ回路検出手段１４は回
路情報２からすべてのループ回路を抽出したループ回路
情報１５をプリンタ２６等から出力する。
【００１７】また、タイミングチェック対象素子のう
ち、実際にタイミングエラー検証を行う素子を選択素子
として規定した選択素子情報１７がタイミングチェック
対象素子選択手段１６に付与され、対象ループ回路のう
ち実際にタイミングエラー検証を行うループ回路を、選
択ループ回路として規定した選択ループ回路情報１９が
タイミングチェック対象ループ回路選択手段１８に付与
される。
ち、実際にタイミングエラー検証を行う素子を選択素子
として規定した選択素子情報１７がタイミングチェック
対象素子選択手段１６に付与され、対象ループ回路のう
ち実際にタイミングエラー検証を行うループ回路を、選
択ループ回路として規定した選択ループ回路情報１９が
タイミングチェック対象ループ回路選択手段１８に付与
される。
【００１８】タイミングチェック対象素子選択手段１６
は、回路情報１と選択素子情報１７とに基づき、被シミ
ュレーション回路における選択素子をタイミングエラー
検証実行素子として認識した選択素子情報付回路情報Ｓ
Ｄをタイミングチェックプリミティブ付加手段２０に出
力する。一方、タイミングチェック対象ループ回路選択
手段１８は、回路情報１と選択ループ回路情報１９とに
基づき、被シミュレーション回路における選択ループ回
路をタイミングエラー検証実行ループ回路として認識し
た選択ループ回路情報付回路情報ＳＬをタイミングチェ
ックプリミティブ付加手段２０に出力する。
は、回路情報１と選択素子情報１７とに基づき、被シミ
ュレーション回路における選択素子をタイミングエラー
検証実行素子として認識した選択素子情報付回路情報Ｓ
Ｄをタイミングチェックプリミティブ付加手段２０に出
力する。一方、タイミングチェック対象ループ回路選択
手段１８は、回路情報１と選択ループ回路情報１９とに
基づき、被シミュレーション回路における選択ループ回
路をタイミングエラー検証実行ループ回路として認識し
た選択ループ回路情報付回路情報ＳＬをタイミングチェ
ックプリミティブ付加手段２０に出力する。
【００１９】タイミングチェックプリミティブ付加手段
２０は、選択素子情報付回路情報ＳＤ及び選択ループ回
路情報付回路情報ＳＬに基づき、選択素子の入出力間
に、図３に示すような素子用タイミングチェックプリミ
ティブ９Ａを付加するとともに、選択ループ回路の入出
力間に、図９で示すようなループ回路用タイミングチェ
ックプリミティブ９Ｂを付加したタイミングチェックプ
リミティブ付回路情報２７を出力する。なお、図９にお
いて、ループ回路はＮＯＲゲート９１、ＮＡＮＤゲート
９２及びインバータ９３より構成され、ＮＯＲゲート９
１の入力部、ＮＡＮＤゲート９２の入出力部にループ回
路用タイミングチェックプリミティブ９Ｂが接続されて
いる。そして、このタイミングチェックプリミティブ付
回路情報２７は回路情報記憶手段２に読み込まれる。
２０は、選択素子情報付回路情報ＳＤ及び選択ループ回
路情報付回路情報ＳＬに基づき、選択素子の入出力間
に、図３に示すような素子用タイミングチェックプリミ
ティブ９Ａを付加するとともに、選択ループ回路の入出
力間に、図９で示すようなループ回路用タイミングチェ
ックプリミティブ９Ｂを付加したタイミングチェックプ
リミティブ付回路情報２７を出力する。なお、図９にお
いて、ループ回路はＮＯＲゲート９１、ＮＡＮＤゲート
９２及びインバータ９３より構成され、ＮＯＲゲート９
１の入力部、ＮＡＮＤゲート９２の入出力部にループ回
路用タイミングチェックプリミティブ９Ｂが接続されて
いる。そして、このタイミングチェックプリミティブ付
回路情報２７は回路情報記憶手段２に読み込まれる。
【００２０】また、被シミュレーション回路のうちシミ
ュレーション対象となる部分等を特定するシミュレーシ
ョン条件情報３、被シミュレーション回路の入力端子に
与える入力信号のテストパターン情報４及び素子，ルー
プ回路の入出力信号のタンミングエラー検証の基準とな
る、タイミングチェック条件情報５がシミュレーション
実行制御手段６に与えられる。尚、基本的なタイミング
チェック条件はデータベース７よりシミュレーション実
行制御手段６に与えられている。
ュレーション対象となる部分等を特定するシミュレーシ
ョン条件情報３、被シミュレーション回路の入力端子に
与える入力信号のテストパターン情報４及び素子，ルー
プ回路の入出力信号のタンミングエラー検証の基準とな
る、タイミングチェック条件情報５がシミュレーション
実行制御手段６に与えられる。尚、基本的なタイミング
チェック条件はデータベース７よりシミュレーション実
行制御手段６に与えられている。
【００２１】シミュレーション実行制御手段６のシミュ
レーション実行状況は絶えず情報テーブル作成手段８及
びタイミングチェックプリミティブ９（素子用タイミン
グチェックプリミティブ９Ａ及びタイミングチェックプ
リミティブ９Ｂ）に与えられており、情報テーブル作成
手段８は被シミュレーション回路の各素子でのイベント
発生により、各素子の出力信号にレベル遷移が生ずる毎
に、情報テーブル記憶手段１０内に設けられている情報
テーブル１０ａに後述する情報の書き込みを行ってい
る。
レーション実行状況は絶えず情報テーブル作成手段８及
びタイミングチェックプリミティブ９（素子用タイミン
グチェックプリミティブ９Ａ及びタイミングチェックプ
リミティブ９Ｂ）に与えられており、情報テーブル作成
手段８は被シミュレーション回路の各素子でのイベント
発生により、各素子の出力信号にレベル遷移が生ずる毎
に、情報テーブル記憶手段１０内に設けられている情報
テーブル１０ａに後述する情報の書き込みを行ってい
る。
【００２２】情報テーブル１０ａの記憶のためのエリア
は、情報テーブル作成手段８により被シミュレーション
回路の各素子に対応して情報テーブル記憶手段１０内に
設けられている。この情報テーブル１０ａに書き込まれ
る内容は各素子でのイベント発生により信号変化した時
のその素子の出力値、その時刻、その出力変化を起こす
原因となったテストパターンが被シミュレーション回路
のいずれの入力端子に与えられたテストパターンである
かを示す端子情報、そしてそのエラー原因となったテス
トパターンの信号値及びその時刻である。
は、情報テーブル作成手段８により被シミュレーション
回路の各素子に対応して情報テーブル記憶手段１０内に
設けられている。この情報テーブル１０ａに書き込まれ
る内容は各素子でのイベント発生により信号変化した時
のその素子の出力値、その時刻、その出力変化を起こす
原因となったテストパターンが被シミュレーション回路
のいずれの入力端子に与えられたテストパターンである
かを示す端子情報、そしてそのエラー原因となったテス
トパターンの信号値及びその時刻である。
【００２３】また、素子用タイミングチェックプリミテ
ィブ９Ａ内部のタイミングエラー検証手段９ａは、シミ
ュレーション実行制御手段６のシミュレーション実行状
況から、素子間の信号線の信号変化から得られる素子の
入出力信号変化を把握し、タイミングチェック条件情報
に基づいてタイミングエラーを検証する。
ィブ９Ａ内部のタイミングエラー検証手段９ａは、シミ
ュレーション実行制御手段６のシミュレーション実行状
況から、素子間の信号線の信号変化から得られる素子の
入出力信号変化を把握し、タイミングチェック条件情報
に基づいてタイミングエラーを検証する。
【００２４】素子用タイミングエラー検証としては、例
えば、以下に示すチェック項目のタイミングエラー検証
が可能である。 ・セットアップエラーチェック ・ホールドエラーチェック ・入力ピンに対するパルス幅エラーチェック ・スパイクエラーチェック ・ハザードエラーチェック ・レースエラーチェック このように素子用タイミングエラー検証のチェック項目
を多く設定できるのは、タイミングエラー検証実行素子
として認識された素子にのみ素子用タイミングチェック
プリミティブ９Ａが設けらるため、素子用タイミングチ
ェックプリミティブ９Ａが付与される素子は限定されて
おり、１つの素子用タイミングチェックプリミティブ９
Ａにおいて詳細なタイミングエラー検証を行っても、シ
ミュレーション実行制御手段６のシミュレーション実行
速度に支障を来さないからである。
えば、以下に示すチェック項目のタイミングエラー検証
が可能である。 ・セットアップエラーチェック ・ホールドエラーチェック ・入力ピンに対するパルス幅エラーチェック ・スパイクエラーチェック ・ハザードエラーチェック ・レースエラーチェック このように素子用タイミングエラー検証のチェック項目
を多く設定できるのは、タイミングエラー検証実行素子
として認識された素子にのみ素子用タイミングチェック
プリミティブ９Ａが設けらるため、素子用タイミングチ
ェックプリミティブ９Ａが付与される素子は限定されて
おり、１つの素子用タイミングチェックプリミティブ９
Ａにおいて詳細なタイミングエラー検証を行っても、シ
ミュレーション実行制御手段６のシミュレーション実行
速度に支障を来さないからである。
【００２５】一方、ループ回路用タイミングチェックプ
リミティブ９Ｂ内部のタイミングエラー検証手段９ａ
は、シミュレーション実行制御手段６のシミュレーショ
ン実行状況から、ループ回路間の信号線の信号変化から
得られるループ回路の入出力信号変化を把握し、タイミ
ングチェック条件情報に基づいてタイミングエラーを検
証する。
リミティブ９Ｂ内部のタイミングエラー検証手段９ａ
は、シミュレーション実行制御手段６のシミュレーショ
ン実行状況から、ループ回路間の信号線の信号変化から
得られるループ回路の入出力信号変化を把握し、タイミ
ングチェック条件情報に基づいてタイミングエラーを検
証する。
【００２６】ループ回路用タイミングエラー検証として
は、例えば、以下に示すチェック項目のタイミングエラ
ー検証が可能である。 ・オシレーションチェック ・スパイクチェック ・ハザードチェック ・レースチェック このようにループ回路用タイミングエラー検証のチェッ
ク項目を多く設定できるのは、タイミングエラー検証実
行ループ回路として認識されたループ回路にのみループ
回路用タイミングチェックプリミティブ９Ｂが設けらる
ため、ループ回路用タイミングチェックプリミティブ９
Ｂが付与されるループ回路は限定されており、１つのル
ープ回路用タイミングチェックプリミティブ９Ｂにおい
て詳細なタイミングエラー検証を行っても、シミュレー
ション実行制御手段６のシミュレーション実行時間に支
障を来さないからである。
は、例えば、以下に示すチェック項目のタイミングエラ
ー検証が可能である。 ・オシレーションチェック ・スパイクチェック ・ハザードチェック ・レースチェック このようにループ回路用タイミングエラー検証のチェッ
ク項目を多く設定できるのは、タイミングエラー検証実
行ループ回路として認識されたループ回路にのみループ
回路用タイミングチェックプリミティブ９Ｂが設けらる
ため、ループ回路用タイミングチェックプリミティブ９
Ｂが付与されるループ回路は限定されており、１つのル
ープ回路用タイミングチェックプリミティブ９Ｂにおい
て詳細なタイミングエラー検証を行っても、シミュレー
ション実行制御手段６のシミュレーション実行時間に支
障を来さないからである。
【００２７】なお、スパイクチェック、ハザードチェッ
ク及びレースチェクのタイミング検証は、着目している
回路部分以外から当該回路部分に入る信号に対してチェ
ックする機能であり、オシレーショントチェックはルー
プ中に、入力値に対し出力値が反転する素子（ＮＡＮＤ
ゲート，ＮＯＲゲート等）が奇数個存在するような回路
につき、当該ループ中のすべての素子がアクティブ状態
となった時エラーとする機能である。
ク及びレースチェクのタイミング検証は、着目している
回路部分以外から当該回路部分に入る信号に対してチェ
ックする機能であり、オシレーショントチェックはルー
プ中に、入力値に対し出力値が反転する素子（ＮＡＮＤ
ゲート，ＮＯＲゲート等）が奇数個存在するような回路
につき、当該ループ中のすべての素子がアクティブ状態
となった時エラーとする機能である。
【００２８】タイミングエラー原因解析手段９ｂは、タ
イミングエラー検証手段９ａより上記したタイミングエ
ラーが検出されると、該当素子に付与された情報テーブ
ル１ａに基づいてその原因遡及を行い、それによって判
明した結果を後述するエラーメッセージとしてエラーメ
ッセージ出力手段１１に出力する。
イミングエラー検証手段９ａより上記したタイミングエ
ラーが検出されると、該当素子に付与された情報テーブ
ル１ａに基づいてその原因遡及を行い、それによって判
明した結果を後述するエラーメッセージとしてエラーメ
ッセージ出力手段１１に出力する。
【００２９】次に、図３に示す被シミュレーション回路
につき、図４に示すテストパターン信号Ｖ１〜Ｖ５がそ
れぞれ入力端子Ｐ１〜Ｐ５に与えられる場合を例にとっ
て、このシミュレーション装置の動作を説明する。な
お、図５には、ＮＯＲゲート３２およびフリップフロッ
プ３３についての情報テーブル１０ａ１，１０ａ２が示
されており、図６にはこのシミュレーション装置の動作
フローが示されている。
につき、図４に示すテストパターン信号Ｖ１〜Ｖ５がそ
れぞれ入力端子Ｐ１〜Ｐ５に与えられる場合を例にとっ
て、このシミュレーション装置の動作を説明する。な
お、図５には、ＮＯＲゲート３２およびフリップフロッ
プ３３についての情報テーブル１０ａ１，１０ａ２が示
されており、図６にはこのシミュレーション装置の動作
フローが示されている。
【００３０】まず、図６のステップＳ１１において、図
３の被シミュレーション回路の素子接続情報が図１の回
路情報１として入力される。また、ステップＳ１２にお
いて、図４のテストパターン信号Ｖ１〜Ｖ５などの情報
が、図１の情報３〜５として入力される。そして、情報
３〜５はシミュレーション実行制御手段６に、それぞれ
取込まれる。
３の被シミュレーション回路の素子接続情報が図１の回
路情報１として入力される。また、ステップＳ１２にお
いて、図４のテストパターン信号Ｖ１〜Ｖ５などの情報
が、図１の情報３〜５として入力される。そして、情報
３〜５はシミュレーション実行制御手段６に、それぞれ
取込まれる。
【００３１】そして、ステップＳ３において、タイミン
グチェックプリミティブ付回路情報２７の作成処理が行
われる。以下、その詳細を説明する。
グチェックプリミティブ付回路情報２７の作成処理が行
われる。以下、その詳細を説明する。
【００３２】まず、タイミングチェック対象素子検出手
段１２が、回路情報１からタイミングエラー検証対象と
なりうるすべての素子をタイミングチェック対象素子と
して抽出したタイミングチェック対象素子情報１３を出
力する。一方、ループ回路検出手段１４により、回路情
報２からすべてのループ回路を抽出したループ回路情報
１５を出力する。
段１２が、回路情報１からタイミングエラー検証対象と
なりうるすべての素子をタイミングチェック対象素子と
して抽出したタイミングチェック対象素子情報１３を出
力する。一方、ループ回路検出手段１４により、回路情
報２からすべてのループ回路を抽出したループ回路情報
１５を出力する。
【００３３】そして、シミュレーションを行うオペレー
タは、タイミングチェック対象素子情報１３を参照し
て、タイミングチェック対象素子のうち、タイミングエ
ラー検証を行う必要のある素子を選択素子として規定し
た選択素子情報１７を作成するとともに、ループ回路情
報１５を参照して、タイミングエラー検証を必要とする
ループ回路を選択ループ回路として規定した選択ループ
回路情報１９を作成する。そして、選択素子情報１７を
タイミングチェック対象素子選択手段１６に付与し、選
択ループ回路情報１９をタイミングチェック対象ループ
回路選択手段１８に付与する。
タは、タイミングチェック対象素子情報１３を参照し
て、タイミングチェック対象素子のうち、タイミングエ
ラー検証を行う必要のある素子を選択素子として規定し
た選択素子情報１７を作成するとともに、ループ回路情
報１５を参照して、タイミングエラー検証を必要とする
ループ回路を選択ループ回路として規定した選択ループ
回路情報１９を作成する。そして、選択素子情報１７を
タイミングチェック対象素子選択手段１６に付与し、選
択ループ回路情報１９をタイミングチェック対象ループ
回路選択手段１８に付与する。
【００３４】すると、タイミングチェック対象素子選択
手段１６は、回路情報１と選択素子情報１７とに基づ
き、被シミュレーション回路において選択素子に該当す
る素子をタイミングエラー検証実行素子として認識した
選択素子情報付回路情報ＳＤをタイミングチェックプリ
ミティブ付加手段２０に出力する。一方、タイミングチ
ェック対象ループ回路選択手段１８は、回路情報１と選
択ループ回路情報１９とに基づき、被シミュレーション
回路において選択ループ回路に該当するループ回路をタ
イミングエラー検証実行ループ回路として認識した選択
ループ回路情報付回路情報ＳＬをタイミングチェックプ
リミティブ付加手段２０に出力する。
手段１６は、回路情報１と選択素子情報１７とに基づ
き、被シミュレーション回路において選択素子に該当す
る素子をタイミングエラー検証実行素子として認識した
選択素子情報付回路情報ＳＤをタイミングチェックプリ
ミティブ付加手段２０に出力する。一方、タイミングチ
ェック対象ループ回路選択手段１８は、回路情報１と選
択ループ回路情報１９とに基づき、被シミュレーション
回路において選択ループ回路に該当するループ回路をタ
イミングエラー検証実行ループ回路として認識した選択
ループ回路情報付回路情報ＳＬをタイミングチェックプ
リミティブ付加手段２０に出力する。
【００３５】タイミングチェックプリミティブ付加手段
２０は、選択素子情報付回路情報ＳＤ及び選択ループ回
路情報付回路情報ＳＬに基づき、前述したように、選択
素子の入出力間に素子用タイミングチェックプリミティ
ブ９Ａを付加し、選択ループ回路の入出力間にループ回
路用タイミングチェックプリミティブ９Ｂを付加したタ
イミングチェックプリミティブ付回路情報２７を出力す
る。
２０は、選択素子情報付回路情報ＳＤ及び選択ループ回
路情報付回路情報ＳＬに基づき、前述したように、選択
素子の入出力間に素子用タイミングチェックプリミティ
ブ９Ａを付加し、選択ループ回路の入出力間にループ回
路用タイミングチェックプリミティブ９Ｂを付加したタ
イミングチェックプリミティブ付回路情報２７を出力す
る。
【００３６】そして、情報テーブル作成手段８は、情報
テーブル記憶手段１０中の記憶エリアを、被シミュレー
ション回路に含まれる各素子３１〜３３に割当てる。
テーブル記憶手段１０中の記憶エリアを、被シミュレー
ション回路に含まれる各素子３１〜３３に割当てる。
【００３７】ステップＳ１４において、シミュレーショ
ン実行制御手段６が能動化されると、このシミュレーシ
ョン実行制御手段６が被シミュレーション回路の論理動
作シミュレーションを開始する。すなわち、図４のテス
トパターン信号Ｖ１〜Ｖ５を入力端子Ｐ１〜Ｐ５にそれ
ぞれ与え、各素子３１〜３３の動作シミュレーションを
行う。また、このシミュレーションにおいて、各素子３
１〜３３についてのイベントが発生するごとに、情報テ
ーブル作成手段８は、情報テーブル１０ａに新たなデー
タを書き込む。
ン実行制御手段６が能動化されると、このシミュレーシ
ョン実行制御手段６が被シミュレーション回路の論理動
作シミュレーションを開始する。すなわち、図４のテス
トパターン信号Ｖ１〜Ｖ５を入力端子Ｐ１〜Ｐ５にそれ
ぞれ与え、各素子３１〜３３の動作シミュレーションを
行う。また、このシミュレーションにおいて、各素子３
１〜３３についてのイベントが発生するごとに、情報テ
ーブル作成手段８は、情報テーブル１０ａに新たなデー
タを書き込む。
【００３８】この情報テーブル１０ａの例を説明する準
備として、図４のタイミングチャートについて説明して
おく。図４のテストパターン信号Ｖ４，Ｖ５は図３のＮ
ＯＲゲート３２に与えられる。したがって、図４に示す
ようにＶ４＝“Ｌ”である場合には、信号Ｖ５の遅延反
転値が信号ＶＴとして素子３２の出力信号として現れ
る。
備として、図４のタイミングチャートについて説明して
おく。図４のテストパターン信号Ｖ４，Ｖ５は図３のＮ
ＯＲゲート３２に与えられる。したがって、図４に示す
ようにＶ４＝“Ｌ”である場合には、信号Ｖ５の遅延反
転値が信号ＶＴとして素子３２の出力信号として現れ
る。
【００３９】そして、ＮＯＲゲート３２において、その
入力信号の立上がりに対する遅延時間Δｔr が、入力信
号の立下りに対する遅延時間Δｔf よりも長くなってい
るような場合を考える。すると、テストパターン信号Ｖ
５におけるパルス幅Δｔ0 は、図３のノードＩの位置で
の信号ＶＴにおいてパルス幅Δｔs となり、このパルス
幅Δｔs がフリップフロップ３３の正常Ｔ入力として必
要とされる閾値Δｔth（例えば0.6ns ）よりも小さいと
きには、このパルスはスパイクとなる。
入力信号の立上がりに対する遅延時間Δｔr が、入力信
号の立下りに対する遅延時間Δｔf よりも長くなってい
るような場合を考える。すると、テストパターン信号Ｖ
５におけるパルス幅Δｔ0 は、図３のノードＩの位置で
の信号ＶＴにおいてパルス幅Δｔs となり、このパルス
幅Δｔs がフリップフロップ３３の正常Ｔ入力として必
要とされる閾値Δｔth（例えば0.6ns ）よりも小さいと
きには、このパルスはスパイクとなる。
【００４０】なお、テストパターン信号Ｖ１の時刻
ｔ01，ｔ04，ｔ05におけるレベル遷移は、そのままフリ
ップフロップ３３のリセット入力における遷移となる。
また、Ｖ２＝“Ｌ”，Ｖ３＝“Ｈ”であるから、ＮＡＮ
Ｄゲート３１の出力は常に“Ｈ”である。
ｔ01，ｔ04，ｔ05におけるレベル遷移は、そのままフリ
ップフロップ３３のリセット入力における遷移となる。
また、Ｖ２＝“Ｌ”，Ｖ３＝“Ｈ”であるから、ＮＡＮ
Ｄゲート３１の出力は常に“Ｈ”である。
【００４１】一方、フリップフロップ３３のＱ出力信号
ＶＱは、リセット信号である信号Ｖ１がアクティブ
（“Ｌ”レベル）となる時刻ｔ04から時間ΔｔD 遅延し
た時刻ｔ4 に“Ｌ”レベルに立下る。そして、Ｔ入力で
ある信号ＶＴが“Ｌ”→“Ｈ”レベルに立上がったと認
識された時刻ｔ3 から時間ΔｔD 遅延した時刻ｔ3 に
“Ｈ”レベルに立上がる。（実際回路上では、時刻ｔ2
〜ｔ3 間に発生した信号ＶＴの“Ｈ”レベルパルスはス
パイクであるため、時刻ｔ3では“Ｈ”レベルと認識さ
れないが、シミュレーションを続行する関係上、シミュ
レーション装置上では認識する。）さらに、情報テーブ
ル１０ａに関する以下の説明では、図４の時刻ｔ3 にお
けるテーブル状態を例として考えている。
ＶＱは、リセット信号である信号Ｖ１がアクティブ
（“Ｌ”レベル）となる時刻ｔ04から時間ΔｔD 遅延し
た時刻ｔ4 に“Ｌ”レベルに立下る。そして、Ｔ入力で
ある信号ＶＴが“Ｌ”→“Ｈ”レベルに立上がったと認
識された時刻ｔ3 から時間ΔｔD 遅延した時刻ｔ3 に
“Ｈ”レベルに立上がる。（実際回路上では、時刻ｔ2
〜ｔ3 間に発生した信号ＶＴの“Ｈ”レベルパルスはス
パイクであるため、時刻ｔ3では“Ｈ”レベルと認識さ
れないが、シミュレーションを続行する関係上、シミュ
レーション装置上では認識する。）さらに、情報テーブ
ル１０ａに関する以下の説明では、図４の時刻ｔ3 にお
けるテーブル状態を例として考えている。
【００４２】図５に示すように、情報テーブル１０ａ
（１０ａ１，１０ａ２）の各々は、第１サブテーブルＡ
１と第２サブテーブルＡ２とから成っている。図示して
いないが、ＮＡＮＤゲート３１の情報テーブルも同様で
ある。第１サブテーブルＡ１の各行は、対応する素子の
出力信号にレベル遷移が生じた際の時刻（テーブル１０
ａ２の例ではｔ4 ，ｔ3 ）、そのレベル各位の内容
（“Ｈ”または“Ｌ”）、およびレベル遷移がどの素子
端子において生じたかを示す識別情報（テーブル１０ａ
２の例では「Ｑ出力端子」）を含んでいる。
（１０ａ１，１０ａ２）の各々は、第１サブテーブルＡ
１と第２サブテーブルＡ２とから成っている。図示して
いないが、ＮＡＮＤゲート３１の情報テーブルも同様で
ある。第１サブテーブルＡ１の各行は、対応する素子の
出力信号にレベル遷移が生じた際の時刻（テーブル１０
ａ２の例ではｔ4 ，ｔ3 ）、そのレベル各位の内容
（“Ｈ”または“Ｌ”）、およびレベル遷移がどの素子
端子において生じたかを示す識別情報（テーブル１０ａ
２の例では「Ｑ出力端子」）を含んでいる。
【００４３】また、第２サブテーブルＡ２では、第１サ
ブテーブルＡ１の各行に対応するレベル遷移が、入力端
子Ｐ１〜Ｐ５のうちのいずれに与えられているテストパ
ターン信号によって引起されたかを示すための情報を含
んでいる。すなわち、その各行において、その入力端子
を示す端子番号（Ｐ１〜Ｐ５のうちのいずれかひと
つ）、そのテストパターン信号のどの時刻でのレベル遷
移が素子側でのレベル遷移の原因となったかを示す時刻
情報（ｔ04，ｔ03）、そして、その時刻での当該テスト
パターンの信号のレベル遷移（“Ｈ”または“Ｌ”）で
ある。
ブテーブルＡ１の各行に対応するレベル遷移が、入力端
子Ｐ１〜Ｐ５のうちのいずれに与えられているテストパ
ターン信号によって引起されたかを示すための情報を含
んでいる。すなわち、その各行において、その入力端子
を示す端子番号（Ｐ１〜Ｐ５のうちのいずれかひと
つ）、そのテストパターン信号のどの時刻でのレベル遷
移が素子側でのレベル遷移の原因となったかを示す時刻
情報（ｔ04，ｔ03）、そして、その時刻での当該テスト
パターンの信号のレベル遷移（“Ｈ”または“Ｌ”）で
ある。
【００４４】これらのうち、第２サブテーブルＡ２の各
行の情報は、当該素子の出力信号にレベル遷移が発生す
る毎に、その素子の前段側の素子の情報テーブルから転
送されてくるようになっている。また、各サブテーブル
Ａ１，Ａ２は少なくとも３行分（つまり、３回以上のイ
ベント分）の記憶容量を有しており、図示例では、その
素子に関する最新の３回分のイベントについての情報が
記憶されている。なお、新たなイベントが生じたときに
は、サブテーブルＡ１，Ａ２中のそれぞれにおいて最も
古い情報が消去され、新たなイベントに対応する情報へ
と更新される。
行の情報は、当該素子の出力信号にレベル遷移が発生す
る毎に、その素子の前段側の素子の情報テーブルから転
送されてくるようになっている。また、各サブテーブル
Ａ１，Ａ２は少なくとも３行分（つまり、３回以上のイ
ベント分）の記憶容量を有しており、図示例では、その
素子に関する最新の３回分のイベントについての情報が
記憶されている。なお、新たなイベントが生じたときに
は、サブテーブルＡ１，Ａ２中のそれぞれにおいて最も
古い情報が消去され、新たなイベントに対応する情報へ
と更新される。
【００４５】図６の次のステップＳ１６では、既述した
ようなタイミングエラーの検証が、図１のタイミングエ
ラー検証手段９ａを用いて行われる。このタイミングエ
ラー検証手段９ａは、選択素子情報１７あるいは選択ル
ープ回路情報１９により規定された素子あるいはループ
回路の入出力間にのみ設けられたタイミングチェックプ
リミティブ９内に存在する。
ようなタイミングエラーの検証が、図１のタイミングエ
ラー検証手段９ａを用いて行われる。このタイミングエ
ラー検証手段９ａは、選択素子情報１７あるいは選択ル
ープ回路情報１９により規定された素子あるいはループ
回路の入出力間にのみ設けられたタイミングチェックプ
リミティブ９内に存在する。
【００４６】図１のタイミングチェック条件情報５に基
いてこのタイミングエラー検証を行い、図４の期間ｔ2
〜ｔ3 での信号ＶＩのスパイクを検出した場合を考え
る。このとき、図６のステップＳ１７は“ＹＥＳ”とな
り、次のステップＳ１８でタイミングエラー原因解析手
段９ｂを能動化することにより、エラー原因の解析を行
う。
いてこのタイミングエラー検証を行い、図４の期間ｔ2
〜ｔ3 での信号ＶＩのスパイクを検出した場合を考え
る。このとき、図６のステップＳ１７は“ＹＥＳ”とな
り、次のステップＳ１８でタイミングエラー原因解析手
段９ｂを能動化することにより、エラー原因の解析を行
う。
【００４７】具体的にはまず、タイミングエラーが発生
した素子３３の情報テーブル１０ａ２の最新情報を参照
する。すると、時刻ｔ3 におけるエラーは、入力端子Ｐ
５に入力されたテストパターン信号Ｖ５の、ｔ＝ｔ03に
おけるレベル遷移に関係していることがわかる。このた
め、エラーの原因は、テストパターン信号Ｖ５が、もし
くは、入力端子Ｐ５からフリップフロップ３３に至るま
での回路部分中の素子（図示例ではＮＯＲゲート３２）
のいずれかであることがわかる。
した素子３３の情報テーブル１０ａ２の最新情報を参照
する。すると、時刻ｔ3 におけるエラーは、入力端子Ｐ
５に入力されたテストパターン信号Ｖ５の、ｔ＝ｔ03に
おけるレベル遷移に関係していることがわかる。このた
め、エラーの原因は、テストパターン信号Ｖ５が、もし
くは、入力端子Ｐ５からフリップフロップ３３に至るま
での回路部分中の素子（図示例ではＮＯＲゲート３２）
のいずれかであることがわかる。
【００４８】そこでまず、エラー素子３３から入力端子
Ｐ５へ向って、上記回路部分に存在する各素子の動作状
況を、各素子についての情報テーブル１０ａを参照しつ
つ解析する。図示例では情報テーブル１０ａ１，１０ａ
２の内容によって、ＮＯＲゲート３２での立上り遅延と
立下り遅延との差が原因であることがわかる。もし、Ｎ
ＯＲゲート３２にこのような原因がなければ、入力端子
Ｐ５に与えられたテストパターン信号Ｖ５に原因があ
る。
Ｐ５へ向って、上記回路部分に存在する各素子の動作状
況を、各素子についての情報テーブル１０ａを参照しつ
つ解析する。図示例では情報テーブル１０ａ１，１０ａ
２の内容によって、ＮＯＲゲート３２での立上り遅延と
立下り遅延との差が原因であることがわかる。もし、Ｎ
ＯＲゲート３２にこのような原因がなければ、入力端子
Ｐ５に与えられたテストパターン信号Ｖ５に原因があ
る。
【００４９】図３の例ではわずか３個の素子３１〜３３
が示されているが、実際の被シミュレーション回路は極
めて多くの素子を有している。したがって、この動作の
みで原因素子を直接に特定できるとは限らないが、エラ
ーに関係したテストパターン信号がどの入力端子に与え
られたものであるかを知ることにより、少なくともその
原因解析の対象をかなりしぼり込むことができる。
が示されているが、実際の被シミュレーション回路は極
めて多くの素子を有している。したがって、この動作の
みで原因素子を直接に特定できるとは限らないが、エラ
ーに関係したテストパターン信号がどの入力端子に与え
られたものであるかを知ることにより、少なくともその
原因解析の対象をかなりしぼり込むことができる。
【００５０】このような解析の後、図６のステップＳ１
９において図１のエラーメッセージ作成手段１１が能動
化され、図７にその一部を例示するエラーメッセージリ
ストがプリンタ２６からプリントアウトされる。このエ
ラーメッセージは、タイミングエラーの内容を特定する
ための情報として、 エラーが生じた素子番号、 エラー時刻、 エラー種類、 を含んでいる。また、エラー原因に関連する情報とし
て、 エラーに関連した入力端子番号、 エラーに関連した入力端子において、エラーを引起し
たレベル遷移が生じた時刻、 原因素子を特定できたときはその素子番号、がリスト
アップされている。
９において図１のエラーメッセージ作成手段１１が能動
化され、図７にその一部を例示するエラーメッセージリ
ストがプリンタ２６からプリントアウトされる。このエ
ラーメッセージは、タイミングエラーの内容を特定する
ための情報として、 エラーが生じた素子番号、 エラー時刻、 エラー種類、 を含んでいる。また、エラー原因に関連する情報とし
て、 エラーに関連した入力端子番号、 エラーに関連した入力端子において、エラーを引起し
たレベル遷移が生じた時刻、 原因素子を特定できたときはその素子番号、がリスト
アップされている。
【００５１】したがって、このエラーメッセージをオペ
レータが見ることにより、被シミュレーション回路にお
けるタイミングエラーの原因究明が極めて容易となる。
レータが見ることにより、被シミュレーション回路にお
けるタイミングエラーの原因究明が極めて容易となる。
【００５２】また、オペレータがタイミングエラー検証
の実行を所望するタイミングチェック対象素子及びルー
プ回路に対してのみ、エラーメッセージが出力されるた
め、無意味なエラーメッセージの出力がなされることは
ない。
の実行を所望するタイミングチェック対象素子及びルー
プ回路に対してのみ、エラーメッセージが出力されるた
め、無意味なエラーメッセージの出力がなされることは
ない。
【００５３】図６の動作は、予定していたシミュレーシ
ョンがすべて完了するまで行われ、シミュレーションが
完了するとステップＳ２０を経てルーチンは終了する。
ョンがすべて完了するまで行われ、シミュレーションが
完了するとステップＳ２０を経てルーチンは終了する。
【００５４】なお、上記実施例では、エラーメッセージ
リストに、エラー原因に関連する情報として〜をリ
ストアップしているが。少なくともの情報（つまり、
入力された複数のテストパターンのうちエラーに関連す
るテストパターンを特定する情報）が含まれておれば、
従来と比較して、エラー原因究明の対象範囲がかなりし
ぼり込めることになる。したがって、上記〜のすべ
てを含むことが望ましいが、のみであってもよい。
リストに、エラー原因に関連する情報として〜をリ
ストアップしているが。少なくともの情報（つまり、
入力された複数のテストパターンのうちエラーに関連す
るテストパターンを特定する情報）が含まれておれば、
従来と比較して、エラー原因究明の対象範囲がかなりし
ぼり込めることになる。したがって、上記〜のすべ
てを含むことが望ましいが、のみであってもよい。
【００５５】また、上記実施例では、フリップフロップ
にタイミングプリミティブ９が設けられている例を示し
たが、ラッチやカウンタ、メモリ素子等であってもよ
く、同様の効果を奏する。また、情報テーブル１０ａを
利用することにより、出力端子Ｐ６，Ｐ７に変化が起こ
った時、その変化がどの入力端子から得られた入力信号
か判別し、同時に出力端子Ｐ６，Ｐ７に至るまでのパス
ディレイを求めることも可能である。
にタイミングプリミティブ９が設けられている例を示し
たが、ラッチやカウンタ、メモリ素子等であってもよ
く、同様の効果を奏する。また、情報テーブル１０ａを
利用することにより、出力端子Ｐ６，Ｐ７に変化が起こ
った時、その変化がどの入力端子から得られた入力信号
か判別し、同時に出力端子Ｐ６，Ｐ７に至るまでのパス
ディレイを求めることも可能である。
【００５６】
【発明の効果】以上説明したように、この発明によれ
ば、タイミングエラー検出手段は、シミュレーション実
行中に、被シミュレーション回路において、タイミング
エラー検証実行素子認識手段により認識されたタイミン
グエラー検証実行素子のみに対し入出力信号のタイミン
グエラーを検出するため、タイミングエラー検証を行う
素子数を必要最小限に抑えることができる。
ば、タイミングエラー検出手段は、シミュレーション実
行中に、被シミュレーション回路において、タイミング
エラー検証実行素子認識手段により認識されたタイミン
グエラー検証実行素子のみに対し入出力信号のタイミン
グエラーを検出するため、タイミングエラー検証を行う
素子数を必要最小限に抑えることができる。
【００５７】その結果、シミュレーション実行動作に支
障を与えることなく、タイミングエラー検証を詳細に行
うことが可能となる。
障を与えることなく、タイミングエラー検証を詳細に行
うことが可能となる。
【図１】この発明の一実施例であるシミュレーション装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】図１で示したシミュレーション装置のハード構
成を示すブロック図である。
成を示すブロック図である。
【図３】素子用タイミングチェックプリミティブの概念
を示す回路図である。
を示す回路図である。
【図４】図３で示した回路の信号変化を示すタイミング
図である。
図である。
【図５】情報テーブルの状況を示す説明図である。
【図６】本実施例のシミュレーション装置のタイミング
検証動作を示すフローチャートである。
検証動作を示すフローチャートである。
【図７】本実施例の実施例におけるエラーメッセージリ
ストの例を示す説明図である。
ストの例を示す説明図である。
【図８】従来のシミュレーション装置のタイミング検証
動作を示すフローチャートである。
動作を示すフローチャートである。
【図９】ループ回路用タイミングチェックプリミティブ
の概念を示す回路図である。
の概念を示す回路図である。
１ 回路情報 ２ 回路情報記憶手段 ３ シミュレーション条件情報 ４ テストパターン情報 ５ タイミングチェック条件情報 ６ シミュレーション実行制御手段 ７ データベース ８ 情報テーブル作成手段 ９ タイミングチェックプリミティブ ９ａ タイミングエラー検証手段 ９ｂ タイミングエラー原因解析手段 １０ 情報テーブル記憶手段 １１ エラーメッセージ作成手段 １２ タイミングチェック対象素子検出手段 １３ タイミングチェック対象素子情報 １４ ループ回路検出手段 １５ ループ回路情報 １６ タイミングチェック対象素子選択手段 １７ 選択素子情報 １８ タイミングチェック対象ループ回路選択手段 １９ 選択ループ回路情報 ２０ タイミングチェックプリミティブ付加手段 ２６ プリンタ ２７ タイミングチェックプリミティブ付回路情報
【手続補正書】
【提出日】平成３年１２月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】タイミングチェック対象素子検出手段１２
は回路情報１からタイミングエラー検証対象となりうる
すべての素子をタイミングチェック対象素子として抽出
したタイミングチェック対象素子情報１３をプリンタ２
６等から出力する。一方、ループ回路検出手段１４は回
路情報１からすべてのループ回路を抽出したループ回路
情報１５をプリンタ２６等から出力する。
は回路情報１からタイミングエラー検証対象となりうる
すべての素子をタイミングチェック対象素子として抽出
したタイミングチェック対象素子情報１３をプリンタ２
６等から出力する。一方、ループ回路検出手段１４は回
路情報１からすべてのループ回路を抽出したループ回路
情報１５をプリンタ２６等から出力する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】まず、タイミングチェック対象素子検出手
段１２が、回路情報１からタイミングエラー検証対象と
なりうるすべての素子をタイミングチェック対象素子と
して抽出したタイミングチェック対象素子情報１３を出
力する。一方、ループ回路検出手段１４により、回路情
報１からすべてのループ回路を抽出したループ回路情報
１５を出力する。
段１２が、回路情報１からタイミングエラー検証対象と
なりうるすべての素子をタイミングチェック対象素子と
して抽出したタイミングチェック対象素子情報１３を出
力する。一方、ループ回路検出手段１４により、回路情
報１からすべてのループ回路を抽出したループ回路情報
１５を出力する。
Claims (1)
- 【請求項１】 遅延機能を有する被シミュレーション回
路の各素子のタイミングエラーを検証しつつ前記被シミ
ュレーション回路の動作シミュレーションを行うシミュ
レーション装置であって、 前記被シミュレーション回路の各素子ごとに割当てられ
た記憶エリアを有する記憶手段と、 タイミング検証を望む素子を選択素子として規定した選
択素子情報を受け、前記被シミュレーション回路におい
て、前記選択素子に該当する素子をタイミングエラー検
証実行素子と認識するタイミングエラー検証実行素子認
識手段と、 前記被シミュレーション回路の複数の入力端子に複数の
テストパターン信号をそれぞれ付与する入力信号付与手
段と、 前記テストパターン信号に基づき、前記被シミュレーシ
ョン回路の各素子の動作シミュレーションを行うシミュ
レーション実行手段と、 前記被シミュレーション回路の各素子の出力信号にレベ
ル遷移が生ずる毎に、当該素子に対応する前記記憶エリ
アに、少なくとも、当該レベル遷移の内容を特定するレ
ベル遷移情報と、前記複数の入力端子のうちいずれの入
力端子に与えられたテストパターン信号が前記レベル遷
移の原因となったかを示すレベル遷移原因情報とを情報
テーブル形式で書き込む情報テーブル作成手段と、 前記シミュレーション実行中に、前記被シミュレーショ
ン回路の前記タイミングエラー検証実行素子のみに対し
入出力信号のタイミングエラーを検出するタイミングエ
ラー検出手段と、 前記タイミングエラー検出手段よりタイミングエラーが
検出されると、前記被シミュレーション回路のうちエラ
ーが検出された素子についての前記情報テーブルに基づ
き、少なくとも、前記タイミングエラーの内容を特定す
る情報と、前記複数のテストパターン信号のうちいずれ
のテストパターン信号が当該タイミングエラーの原因と
なったかを示すエラー原因パターン特定情報とを含むタ
イミングエラーメッセージを出力するタイミングエラー
メッセージ出力手段とを備えたシミュレーション装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219460A JPH0561931A (ja) | 1991-08-30 | 1991-08-30 | シミユレーシヨン装置 |
| US07/846,954 US5404360A (en) | 1991-08-30 | 1992-03-06 | Simulator for simulating circuit operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219460A JPH0561931A (ja) | 1991-08-30 | 1991-08-30 | シミユレーシヨン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561931A true JPH0561931A (ja) | 1993-03-12 |
Family
ID=16735779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219460A Pending JPH0561931A (ja) | 1991-08-30 | 1991-08-30 | シミユレーシヨン装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5404360A (ja) |
| JP (1) | JPH0561931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8069025B2 (en) | 2007-12-26 | 2011-11-29 | Kabushiki Kaisha Toshiba | Logic simulator and logic simulation method |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3124417B2 (ja) * | 1993-07-13 | 2001-01-15 | 三菱電機株式会社 | 論理シミュレーションシステム及び論理シミュレーション方法 |
| US5740347A (en) * | 1995-05-01 | 1998-04-14 | Synopsys, Inc. | Circuit analyzer of black, gray and transparent elements |
| US5857093A (en) * | 1996-09-20 | 1999-01-05 | Allen-Bradley Company, Llc | Cross-compiled simulation timing backannotation |
| US6859770B2 (en) * | 2000-11-30 | 2005-02-22 | Hewlett-Packard Development Company, L.P. | Method and apparatus for generating transaction-based stimulus for simulation of VLSI circuits using event coverage analysis |
| US7062734B2 (en) * | 2002-04-05 | 2006-06-13 | Collins Jr Truman Wesley | Slack time analysis through latches on a circuit design |
| US7239996B2 (en) * | 2002-06-10 | 2007-07-03 | Boland Arthur J | Causality based event driven timing analysis engine |
| US7200778B2 (en) * | 2003-03-28 | 2007-04-03 | Hewlett-Packard Development Company, L.P. | System and method for verifying HDL events for observability |
| US20090047939A1 (en) * | 2007-08-14 | 2009-02-19 | Jrad Ahmad M | Method and Apparatus for Signaling a Call From a Caller Terminal to a Callee Terminal |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02252066A (ja) * | 1989-03-24 | 1990-10-09 | Mitsubishi Electric Corp | シミュレーション装置及びシミュレーション方法 |
| JPH02271275A (ja) * | 1989-04-12 | 1990-11-06 | Nec Corp | 論理回路のシミュレーション方法 |
| JPH0322038A (ja) * | 1989-06-19 | 1991-01-30 | Fujitsu Ltd | タイミング・ベリフィケーション処理方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970664A (en) * | 1988-06-10 | 1990-11-13 | Kaiser Richard R | Critical path analyzer with path context window |
| US5095454A (en) * | 1989-05-25 | 1992-03-10 | Gateway Design Automation Corporation | Method and apparatus for verifying timing during simulation of digital circuits |
-
1991
- 1991-08-30 JP JP3219460A patent/JPH0561931A/ja active Pending
-
1992
- 1992-03-06 US US07/846,954 patent/US5404360A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02252066A (ja) * | 1989-03-24 | 1990-10-09 | Mitsubishi Electric Corp | シミュレーション装置及びシミュレーション方法 |
| JPH02271275A (ja) * | 1989-04-12 | 1990-11-06 | Nec Corp | 論理回路のシミュレーション方法 |
| JPH0322038A (ja) * | 1989-06-19 | 1991-01-30 | Fujitsu Ltd | タイミング・ベリフィケーション処理方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8069025B2 (en) | 2007-12-26 | 2011-11-29 | Kabushiki Kaisha Toshiba | Logic simulator and logic simulation method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5404360A (en) | 1995-04-04 |
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