JPH0555203A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0555203A JPH0555203A JP21897491A JP21897491A JPH0555203A JP H0555203 A JPH0555203 A JP H0555203A JP 21897491 A JP21897491 A JP 21897491A JP 21897491 A JP21897491 A JP 21897491A JP H0555203 A JPH0555203 A JP H0555203A
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- wiring
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係り、メ
モリー、ロジックを問わず半導体装置全般に適用するこ
とができ、特に、Ａｌ−Ｃｕ−Ｔｉ配線層上にパッシベ
ーション膜を形成した際、Ａｌ−Ｃｕ−Ｔｉ配線層にボ
イドを発生し難くすることができる半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and can be applied to all semiconductor devices regardless of memory or logic. In particular, when a passivation film is formed on an Al--Cu--Ti wiring layer, The present invention relates to a semiconductor device capable of making it difficult to generate a void in an Al-Cu-Ti wiring layer.
【０００２】近時、１層目メタル配線とコンタクトさせ
る２層目配線にはエレクトロマイグレーション耐性に優
れたＡｌ−Ｃｕ−Ｔｉ配線層が注目されている。Recently, attention has been paid to an Al-Cu-Ti wiring layer having excellent electromigration resistance as a second-layer wiring contacting the first-layer metal wiring.
【０００３】[0003]
【従来の技術】従来の半導体デバイスのメタル配線は、
電気抵抗が小さく、形成し易いという点で優れているＡ
ｌ−ＳｉやＡｌ−Ｓｉ−Ｃｕ等のＡｌ−Ｓｉ系配線の使
用が主であった。この際、パッシベーション用等の上層
絶縁膜については、Ｓｉ3 Ｎ4 等のコンプレッシブスト
レスを有する絶縁膜を用いると、配線内部で引張り応力
が働いてボイドが発生し易いため、ＰＳＧ等のテンシル
ストレスを有する絶縁膜を使用する場合が多かった。2. Description of the Related Art The metal wiring of a conventional semiconductor device is
A, which has excellent electrical resistance and is easy to form
The main use was Al-Si wiring such as 1-Si and Al-Si-Cu. At this time, if an insulating film having a compressive stress such as Si 3 N 4 is used for the upper insulating film for passivation, a tensile stress works inside the wiring and voids are easily generated. In many cases, an insulating film having stress was used.
【０００４】しかしながら、上記Ａｌ−Ｓｉ系配線で
は、エレクトロマイグレーション寿命が短いという欠点
を有するため、エレクトロマイグレーション寿命が長い
Ａｌ−Ｃｕ−Ｔｉ配線が検討されている。この際、その
上層絶縁膜については、従来のＡｌ−Ｓｉ系配線で使用
していたＰＳＧ等のテンシルストレスを有する絶縁膜を
使用していた。以下、具体的に図面を用いて説明する。However, since the Al-Si system wiring has a short electromigration life, Al-Cu-Ti wiring having a long electromigration life has been studied. At this time, as the upper insulating film, an insulating film having a tensile stress such as PSG used in the conventional Al-Si system wiring is used. Hereinafter, a specific description will be given with reference to the drawings.
【０００５】図３は従来の半導体装置の構造を示す断面
図である。図示例はＭＯＳトランジスタ、バイポーラト
ランジスタ等の半導体装置に適用することができる。図
３において、31はＳｉ等からなる基板であり、この基板
31上には１層目配線となるＡｌ等からなる配線層32が形
成されている。33は配線層32が露出された開口部34を有
するＳｉＯ2 等の絶縁膜であり、この開口部34内の配線
層32とコンタクトするようにＡｌ−Ｃｕ−Ｔｉ配線層35
が形成されている。そして、Ａｌ−Ｃｕ−Ｔｉ配線層35
を覆うようにテンシルストレスが108 〜109dyne ／cm2
程度のＰＳＧ等のテンシルストレスを有する絶縁膜36が
形成されている。FIG. 3 is a sectional view showing the structure of a conventional semiconductor device. The illustrated example can be applied to semiconductor devices such as MOS transistors and bipolar transistors. In FIG. 3, 31 is a substrate made of Si or the like.
A wiring layer 32 made of Al or the like serving as the first layer wiring is formed on 31. Reference numeral 33 is an insulating film such as SiO 2 having an opening 34 in which the wiring layer 32 is exposed.
Are formed. Then, the Al-Cu-Ti wiring layer 35
Tensile stress is 10 8 to 10 9 dyne / cm 2 to cover
An insulating film 36 having a tensile stress such as PSG is formed.
【０００６】[0006]
【発明が解決しようとする課題】上記した従来の半導体
装置では、２層目配線にＡｌ−Ｃｕ−Ｔｉ配線層35を用
いていたため、従来のＡｌ−Ｓｉ系配線層の場合よりも
エレクトロマイグレーション耐性に優れているという利
点を有するが、従来のＡｌ−Ｓｉ系配線層の場合と同
様、Ａｌ−Ｃｕ−Ｔｉ配線層35上にパッシベーション膜
としてＰＳＧからなるテンシルストレスを有する絶縁膜
36を形成していたため、Ａｌ−Ｃｕ−Ｔｉ配線層35に大
きなボイドが発生し、歩留り及び素子信頼性の点で問題
があった。In the above conventional semiconductor device, since the Al--Cu--Ti wiring layer 35 is used for the second layer wiring, the electromigration resistance is higher than that of the conventional Al--Si based wiring layer. However, as in the case of the conventional Al-Si based wiring layer, an insulating film having a tensile stress made of PSG as a passivation film on the Al-Cu-Ti wiring layer 35.
Since 36 is formed, a large void is generated in the Al-Cu-Ti wiring layer 35, and there is a problem in terms of yield and device reliability.
【０００７】そこで本発明は、Ａｌ−Ｃｕ−Ｔｉ配線層
上にパッシベーション膜を形成した際、Ａｌ−Ｃｕ−Ｔ
ｉ配線層にボイドを発生し難くすることができ、歩留り
及び素子信頼性を向上させることができる半導体装置を
提供することを目的としている。Therefore, according to the present invention, when a passivation film is formed on an Al-Cu-Ti wiring layer, Al-Cu-T is used.
It is an object of the present invention to provide a semiconductor device in which voids are less likely to be generated in the i wiring layer and the yield and element reliability can be improved.
【０００８】[0008]
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、少なくともＡｌ−Ｃｕ−Ｔｉ層
を含む配線層が形成され、該Ａｌ−Ｃｕ−Ｔｉ層上にコ
ンプレッシブストレスを有する絶縁膜、あるいはテンシ
ルストレスを有する絶縁膜とコンプレッシブストレスを
有する絶縁膜とからなるコンプレッシブストレスを有す
る積層膜が形成されてなるものである。To achieve the above object, a semiconductor device according to the present invention is provided with a wiring layer including at least an Al-Cu-Ti layer, and has a compressive stress on the Al-Cu-Ti layer. An insulating film or a laminated film having a compressive stress including an insulating film having a tensile stress and an insulating film having a compressive stress is formed.
【０００９】本発明においては、Ａｌ−Ｃｕ−Ｔｉ層の
みからなる配線層上に直接コンプレッシブストレスを有
する絶縁膜を形成する場合であってもよく、また、Ａｌ
−Ｃｕ−Ｔｉ層及びＴｉＮ、ＷＮ等のバリアメタル層か
ら配線層を構成し、Ａｌ−Ｃｕ−Ｔｉ層上に上記バリア
メタル層を形成し、このバリアメタル層上にコンプレッ
シブストレスを有する絶縁膜を形成する場合であっても
よい。In the present invention, an insulating film having a compressive stress may be directly formed on a wiring layer composed of only an Al--Cu--Ti layer.
An insulating film having a wiring layer composed of a Cu-Ti layer and a barrier metal layer such as TiN or WN, the barrier metal layer being formed on the Al-Cu-Ti layer, and having a compressive stress on the barrier metal layer. May be formed.
【００１０】[0010]
【作用】本発明では、図１に示すように、エレクトロマ
イグレーション耐性に優れたＡｌ−Ｃｕ−Ｔｉ配線層５
上に1.0 ×109dyne ／cm2 程度のコンプレッシブストレ
スを有する絶縁膜６を形成して構成したため、Ａｌ−Ｃ
ｕ−Ｔｉ配線層５にボイドが発生するようなストレスを
かかり難くすることができ、従来のＡｌ−Ｃｕ−Ｔｉ配
線層上にテンシルストレスを有する絶縁膜を形成する場
合よりもＡｌ−Ｃｕ−Ｔｉ配線層５にボイドを発生し難
くすることができる。In the present invention, as shown in FIG. 1, the Al-Cu-Ti wiring layer 5 having excellent electromigration resistance is used.
Since the insulating film 6 having a compressive stress of about 1.0 × 10 9 dyne / cm 2 is formed on the upper surface of the insulating film 6, Al-C
It is possible to make it difficult to apply stress such as generation of voids to the u-Ti wiring layer 5, and to prevent Al-Cu- It is possible to make it difficult for voids to occur in the Ti wiring layer 5.
【００１１】[0011]
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明の一実施例に則した半導体装置の構造を示す
断面図である。図示例はＭＯＳトランジスタ、バイポー
ラトランジスタ等の半導体装置に適用することができ
る。図１において、１はＳｉ等からなる基板であり、こ
の基板１上には１層目配線となるＡｌ等からなる配線層
２が形成されている。３は配線層２が露出された開口部
４を有するＳｉＯ2 等からなる絶縁膜であり、この開口
部４内の配線層２とコンタクトするようにＡｌ−Ｃｕ−
Ｔｉ配線層５が形成されている。そして、このＡｌ−Ｃ
ｕ−Ｔｉ配線層５を覆うようにＰＳＧ等からなるコンプ
レッシブストレスを有する絶縁膜６が形成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 1 is a sectional view showing the structure of a semiconductor device according to an embodiment of the present invention. The illustrated example can be applied to semiconductor devices such as MOS transistors and bipolar transistors. In FIG. 1, reference numeral 1 denotes a substrate made of Si or the like, and a wiring layer 2 made of Al or the like, which is the first layer wiring, is formed on the substrate 1. Reference numeral 3 is an insulating film made of SiO 2 or the like having an opening 4 in which the wiring layer 2 is exposed. Al-Cu-
A Ti wiring layer 5 is formed. And this Al-C
An insulating film 6 made of PSG or the like having a compressive stress is formed so as to cover the u-Ti wiring layer 5.
【００１２】次に、その半導体装置の製造方法について
説明する。ここでは、多層配線構造部の製造方法を具体
的に説明する。まず、スパッタ法により基板１上にＡｌ
を膜厚１μｍ程度で堆積し、ＲＩＥ等によりＡｌ膜をエ
ッチングして配線層２を形成した後、ＣＶＤ法等により
配線層２を覆うようにＳｉＯ2 を膜厚１μｍ程度で堆積
する。次いで、ＲＩＥ等によりＳｉＯ2 膜をエッチング
して配線層２が露出された開口部４を有する絶縁膜３を
形成した後、スパッタ法等により開口部４内の配線層２
とコンタクトするようにＡｌ−Ｃｕ−Ｔｉを膜厚1.0 μ
ｍ程度堆積し、ＲＩＥ等によりＡｌ−Ｃｕ−Ｔｉ層をエ
ッチングしてＡｌ−Ｃｕ−Ｔｉ配線層５を形成する。そ
して、ＣＶＤ法等によりＡｌ−Ｃｕ−Ｔｉ配線層５を覆
うようにＰＳＧからなる1.0 ×109dyne ／cm2 程度のコ
ンプレッシブストレスを有する絶縁膜６形成することに
より、図１に示すような多層配線構造を得ることができ
る。なお、コンプレッシブストレスを有する絶縁膜６の
ストレスはその成長方法（常圧ＣＶＤ法、減圧ＣＶＤ
法、プラズマＣＶＤ法、スパッタ法等）あるいはリン濃
度等の成長条件により適宜調整することができる。Next, a method of manufacturing the semiconductor device will be described. Here, a method of manufacturing the multilayer wiring structure will be specifically described. First, Al is sputtered on the substrate 1 by the sputtering method.
Is deposited to a film thickness of about 1 μm, the Al film is etched by RIE or the like to form the wiring layer 2, and then SiO 2 is deposited to a film thickness of about 1 μm so as to cover the wiring layer 2 by the CVD method or the like. Then, the SiO 2 film is etched by RIE or the like to form an insulating film 3 having an opening 4 in which the wiring layer 2 is exposed, and then the wiring layer 2 in the opening 4 is formed by a sputtering method or the like.
Al-Cu-Ti film thickness 1.0 μ to contact with
Then, the Al—Cu—Ti layer is etched by RIE or the like to form an Al—Cu—Ti wiring layer 5. Then, an insulating film 6 made of PSG having a compressive stress of about 1.0 × 10 9 dyne / cm 2 is formed so as to cover the Al—Cu—Ti wiring layer 5 by the CVD method or the like, as shown in FIG. A multilayer wiring structure can be obtained. The stress of the insulating film 6 having the compressive stress is determined by the growth method (normal pressure CVD method, low pressure CVD method).
Method, plasma CVD method, sputtering method, etc.) or phosphorus concentration and other growth conditions.
【００１３】このように本実施例では、エレクトロマイ
グレーション耐性に優れたＡｌ−Ｃｕ−Ｔｉ配線層５上
に1.0 ×109dyne ／cm2 程度のコンプレッシブストレス
を有する絶縁膜６を形成して構成したため、Ａｌ−Ｃｕ
−Ｔｉ配線層５にボイドが発生するようなストレスをか
かり難くすることができる。このため、従来のＡｌ−Ｃ
ｕ−Ｔｉ配線層上にテンシルストレスを有する絶縁膜を
形成する場合よりもＡｌ−Ｃｕ−Ｔｉ配線層５にボイド
を発生し難くすることができ、歩留り及び信頼性を向上
させることができる。Ａｌ−Ｃｕ−Ｔｉ配線層５にボイ
ドが発生し難くなっていることについては、本実施例と
従来のＡｌ−Ｃｕ−Ｔｉ配線層５上にテンシルストレス
を有する絶縁膜36を形成したものとで単位面積当りのボ
イド数を比較したところ、本実施例のものでは従来と比
較して著しくボイド数が低減していることから実験的に
確認することができた。As described above, in this embodiment, the insulating film 6 having a compressive stress of about 1.0 × 10 9 dyne / cm 2 is formed on the Al—Cu—Ti wiring layer 5 having excellent electromigration resistance. Therefore, Al-Cu
It is possible to prevent the Ti wiring layer 5 from being stressed such that a void is generated. Therefore, conventional Al-C
Voids can be made less likely to occur in the Al-Cu-Ti wiring layer 5 as compared with the case where an insulating film having a tensile stress is formed on the u-Ti wiring layer, and the yield and reliability can be improved. Regarding the fact that voids are less likely to occur in the Al-Cu-Ti wiring layer 5, it is said that the insulating film 36 having a tensile stress is formed on the Al-Cu-Ti wiring layer 5 of this embodiment and the conventional one. When the number of voids per unit area was compared with, it was confirmed experimentally that the number of voids in the present example was remarkably reduced as compared with the conventional one.
【００１４】なお、上記実施例では、Ａｌ−Ｃｕ−Ｔｉ
配線層５上にコンプレッシブストレスを有する絶縁膜６
を形成して構成する場合について説明したが、本発明は
これに限定されるものではなく、図２に示すように、Ａ
ｌ−Ｃｕ−Ｔｉ配線層５上に108 〜109dyne ／cm2 程度
のテンシルストレスを有する絶縁膜７を形成し、このテ
ンシルストレスを有する絶縁膜７上に109dyne ／cm2 以
上のコンプレッシブストレスを有する絶縁膜６を形成
し、この際、テンシルストレスを有する絶縁膜７とコン
プレッシブストレスを有する絶縁膜６とからなる積層膜
のストレスがコンプレッシブストレスを有するようにす
る場合であってもよく、この場合も上記実施例と同様の
効果を得ることができる。In the above embodiment, Al-Cu-Ti is used.
Insulating film 6 having compressive stress on the wiring layer 5
However, the present invention is not limited to this, and as shown in FIG.
l-Cu-Ti on the wiring layer 5 an insulating film 7 is formed with a 10 8 ~10 9 dyne / cm 2 of about tensile stress, on the insulating film 7 having the tensile stress 10 9 dyne / cm 2 The insulating film 6 having the above-described compressive stress is formed so that the stress of the laminated film including the insulating film 7 having the tensile stress and the insulating film 6 having the compressive stress has the compressive stress. In this case, the same effect as in the above embodiment can be obtained.
【００１５】[0015]
【発明の効果】本発明によれば、Ａｌ−Ｃｕ−Ｔｉ配線
層上にパッシベーション膜を形成した際、Ａｌ−Ｃｕ−
Ｔｉ配線層にボイドを発生し難くすることができ、歩留
り及び素子信頼性を向上させることができるという効果
がある。According to the present invention, when a passivation film is formed on an Al-Cu-Ti wiring layer, Al-Cu-
It is possible to make it difficult to generate voids in the Ti wiring layer and to improve yield and device reliability.
【図１】本発明の一実施例に則した半導体装置の構造を
示す断面図である。FIG. 1 is a sectional view showing a structure of a semiconductor device according to an embodiment of the present invention.
【図２】本発明に適用できる半導体装置の構造を示す断
面図である。FIG. 2 is a sectional view showing a structure of a semiconductor device applicable to the present invention.
【図３】従来例の半導体装置の構造を示す断面図であ
る。FIG. 3 is a cross-sectional view showing the structure of a conventional semiconductor device.
１ 基板 ２ 配線層 ３ 絶縁膜 ４ 開口部 ５ Ａｌ−Ｃｕ−Ｔｉ配線層 ６ コンプレッシブストレスを有する絶縁膜 ７ テンシルストレスを有する絶縁膜 1 Substrate 2 Wiring Layer 3 Insulating Film 4 Opening 5 Al-Cu-Ti Wiring Layer 6 Insulating Film Having Compressive Stress 7 Insulating Film Having Tensile Stress
Claims (1)
む配線層が形成され、該Ａｌ−Ｃｕ−Ｔｉ層（５）上に
コンプレッシブストレスを有する絶縁膜（６）、あるい
はテンシルストレスを有する絶縁膜７とコンプレッシブ
ストレスを有する絶縁膜（６）とからなるコンプレッシ
ブストレスを有する積層膜が形成されてなること特徴と
する半導体装置。1. A wiring layer including at least an Al—Cu—Ti layer (5) is formed, and an insulating film (6) having a compressive stress or a tensile stress is formed on the Al—Cu—Ti layer (5). 1. A semiconductor device, comprising: a laminated film having a compressive stress, which is composed of an insulating film 7 having a stress and an insulating film (6) having a compressive stress.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897491A JPH0555203A (en) | 1991-08-29 | 1991-08-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897491A JPH0555203A (en) | 1991-08-29 | 1991-08-29 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555203A true JPH0555203A (en) | 1993-03-05 |
Family
ID=16728282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21897491A Withdrawn JPH0555203A (en) | 1991-08-29 | 1991-08-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555203A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5443995A (en) * | 1993-09-17 | 1995-08-22 | Applied Materials, Inc. | Method for metallizing a semiconductor wafer |
| US5747360A (en) * | 1993-09-17 | 1998-05-05 | Applied Materials, Inc. | Method of metalizing a semiconductor wafer |
-
1991
- 1991-08-29 JP JP21897491A patent/JPH0555203A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5443995A (en) * | 1993-09-17 | 1995-08-22 | Applied Materials, Inc. | Method for metallizing a semiconductor wafer |
| US5747360A (en) * | 1993-09-17 | 1998-05-05 | Applied Materials, Inc. | Method of metalizing a semiconductor wafer |
| US5904562A (en) * | 1993-09-17 | 1999-05-18 | Applied Materials, Inc. | Method of metallizing a semiconductor wafer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |