JPH0554072B2 - - Google Patents
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- JPH0554072B2 JPH0554072B2 JP16761282A JP16761282A JPH0554072B2 JP H0554072 B2 JPH0554072 B2 JP H0554072B2 JP 16761282 A JP16761282 A JP 16761282A JP 16761282 A JP16761282 A JP 16761282A JP H0554072 B2 JPH0554072 B2 JP H0554072B2
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- JP
- Japan
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- transistor
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- emitter
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- voltage
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Links
- 238000001514 detection method Methods 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 10
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はピーク電圧検出回路に係り、特に回路
全体を集積回路化することが可能な電気信号のピ
ーク電圧値を検出するためのピーク電圧検出回路
に関するものである。
全体を集積回路化することが可能な電気信号のピ
ーク電圧値を検出するためのピーク電圧検出回路
に関するものである。
従来のピーク電圧検出回路は例えば第１図に示
すような回路構成を有している。
すような回路構成を有している。
即ち入力端子１０にベース１1が接続された第
１のトランジスタQ1のエミツタ１2と第２のトラ
ンジスタQ2のエミツタ２2は接続され、これらエ
ミツタ１2，２2と接地間に電流源Ｉが接続され
る。また第１のトランジスタQ1のコレクタ１3と
第２のトランジスタQ2のコレクタ２3には第６の
トランジスタQ6と第５のトランジスタQ5及び第
３の抵抗R3と第４の抵抗R4からなるカレントミ
ラー回路が接続されている。また第２のトランジ
スタQ2のコレクタ２3には、コレクタ４3が電源１
２に接続された第４のトランジスタQ4のベース
４1とクランプ回路６が接続され、第４のトラン
ジスタQ4のエミツタ４2には負荷抵抗R5第２のト
ランジスタQ2のベース２1、ピークホールド用コ
ンデンサＣが接続され、この点が出力端子１１に
接続されている。
１のトランジスタQ1のエミツタ１2と第２のトラ
ンジスタQ2のエミツタ２2は接続され、これらエ
ミツタ１2，２2と接地間に電流源Ｉが接続され
る。また第１のトランジスタQ1のコレクタ１3と
第２のトランジスタQ2のコレクタ２3には第６の
トランジスタQ6と第５のトランジスタQ5及び第
３の抵抗R3と第４の抵抗R4からなるカレントミ
ラー回路が接続されている。また第２のトランジ
スタQ2のコレクタ２3には、コレクタ４3が電源１
２に接続された第４のトランジスタQ4のベース
４1とクランプ回路６が接続され、第４のトラン
ジスタQ4のエミツタ４2には負荷抵抗R5第２のト
ランジスタQ2のベース２1、ピークホールド用コ
ンデンサＣが接続され、この点が出力端子１１に
接続されている。
この回路の動作は次のように説明される。即
ち、入力端子１０に印加されている信号電圧Viが
出力端子１１の電圧Vpより大きくなると、第１
のトランジスタQ1はオン、第２のトランジスタ
Q2はオフになる。そして第１のトランジスタQ1
に電流ｉが流れると、第５のトランジスタQ5、
第６のトランジスタQ6、第３の抵抗R3及び第４
の抵抗R4からなるカレントミラー回路により第
５のトランジスタQ5にもほぼｉの大きさの電流
が流れる。そして、この電流により第４のトラン
ジスタQ4がオンになり出力端子１１の電圧Vpが
上昇する。このようにしてVpがViより大きくな
ると第１のトランジスタQ1はオフ、第２のトラ
ンジスタQ2はオンになり、第２のトランジスタ
Q2のコレクタ２3の電圧が下がり、第４のトラン
ジスタQ4はオフになるためVpの上昇は止まる。
このようにして出力端子１１には入力端子１０に
加わつた電圧のピーク値がホールドされる。入力
電圧Viが下がると第２のトランジスタQ2がオン
になり、第２のトランジスタQ2のコレクタ２3の
電圧が下がるため第４のトランジスタQ4はオフ
になり、出力電圧はほぼＣ×R5の時定数で下が
つていく。
ち、入力端子１０に印加されている信号電圧Viが
出力端子１１の電圧Vpより大きくなると、第１
のトランジスタQ1はオン、第２のトランジスタ
Q2はオフになる。そして第１のトランジスタQ1
に電流ｉが流れると、第５のトランジスタQ5、
第６のトランジスタQ6、第３の抵抗R3及び第４
の抵抗R4からなるカレントミラー回路により第
５のトランジスタQ5にもほぼｉの大きさの電流
が流れる。そして、この電流により第４のトラン
ジスタQ4がオンになり出力端子１１の電圧Vpが
上昇する。このようにしてVpがViより大きくな
ると第１のトランジスタQ1はオフ、第２のトラ
ンジスタQ2はオンになり、第２のトランジスタ
Q2のコレクタ２3の電圧が下がり、第４のトラン
ジスタQ4はオフになるためVpの上昇は止まる。
このようにして出力端子１１には入力端子１０に
加わつた電圧のピーク値がホールドされる。入力
電圧Viが下がると第２のトランジスタQ2がオン
になり、第２のトランジスタQ2のコレクタ２3の
電圧が下がるため第４のトランジスタQ4はオフ
になり、出力電圧はほぼＣ×R5の時定数で下が
つていく。
しかるに、この回路において、時定数を比較的
長い値に設定しようとする場合にはR5またはＣ
を大きくすることになるが集積回路においてＣの
値は、あまり大きくできない。また抵抗の値は大
きくできてもその専有面積が大きくなり、チツプ
サイズが大きくなつてしまう。
長い値に設定しようとする場合にはR5またはＣ
を大きくすることになるが集積回路においてＣの
値は、あまり大きくできない。また抵抗の値は大
きくできてもその専有面積が大きくなり、チツプ
サイズが大きくなつてしまう。
また出力端子１１に接続される回路の入力イン
ピーダンスが低い場合にはR5を大きくしても意
味がなくなる。
ピーダンスが低い場合にはR5を大きくしても意
味がなくなる。
このように集積回路においては、第１図の回路
では長い時定数のピーク電圧検出回路を作ること
は極めて困難となる問題点があつた。
では長い時定数のピーク電圧検出回路を作ること
は極めて困難となる問題点があつた。
本発明は前記従来の問題点に鑑みてなされたも
のであり、小型の集積回路が形成できかつ、より
高速の信号に対するピークホールドが可能なピー
ク電圧検出回路を提供することを目的とする。
のであり、小型の集積回路が形成できかつ、より
高速の信号に対するピークホールドが可能なピー
ク電圧検出回路を提供することを目的とする。
即ち、ベースを入力端子とする第１のトランジ
スタと、前記第１のトランジスタと同極性の第２
のトランジスタと、前記第１のトランジスタと第
２のトランジスタの両エミツタに接続する電流源
または抵抗と、前記第２のトランジスタのコレク
タに接続する第１の負荷と、前記負荷に接続する
電源と、前記第２のトランジスタのコレクタに
が、前記電源にコレクタを接続する第２のトラン
ジスタと、前記第１のトランジスタのエミツタに
ベースを接続し、コレクタを接地した前記第１の
トランジスタと逆極性の第５のトランジスタと、
前記第５のトランジスタのエミツタに接続する２
つの直列ダイオードと、前記ダイオードの他端に
ベースを、前記電源にコレクタを、前記第２のト
ランジスタのコレクタにエミツタを接続する第４
のトランジスタ、前記第３のトランジスタのエミ
ツタに一端を接続し他端を接地するコンデンサ
と、前記コンデンサにベースを、前記電源にコレ
クタを接続する第４のトランジスタと、前記第４
のトランジスタのエミツタに接続する第２の負荷
と、前記第２のトランジスタのベースに接続する
前記第４のトランジスタのエミツタにより構成す
る出力端子を具備することを特徴とするピーク電
圧検出回路。
スタと、前記第１のトランジスタと同極性の第２
のトランジスタと、前記第１のトランジスタと第
２のトランジスタの両エミツタに接続する電流源
または抵抗と、前記第２のトランジスタのコレク
タに接続する第１の負荷と、前記負荷に接続する
電源と、前記第２のトランジスタのコレクタに
が、前記電源にコレクタを接続する第２のトラン
ジスタと、前記第１のトランジスタのエミツタに
ベースを接続し、コレクタを接地した前記第１の
トランジスタと逆極性の第５のトランジスタと、
前記第５のトランジスタのエミツタに接続する２
つの直列ダイオードと、前記ダイオードの他端に
ベースを、前記電源にコレクタを、前記第２のト
ランジスタのコレクタにエミツタを接続する第４
のトランジスタ、前記第３のトランジスタのエミ
ツタに一端を接続し他端を接地するコンデンサ
と、前記コンデンサにベースを、前記電源にコレ
クタを接続する第４のトランジスタと、前記第４
のトランジスタのエミツタに接続する第２の負荷
と、前記第２のトランジスタのベースに接続する
前記第４のトランジスタのエミツタにより構成す
る出力端子を具備することを特徴とするピーク電
圧検出回路。
次に第２図により本発明の一実施例を説明す
る。図中第１図と同一符号は同一符号をつけてあ
る。但しトランジスタのベース、エミツタ、コレ
クタの番号は省略してある。
る。図中第１図と同一符号は同一符号をつけてあ
る。但しトランジスタのベース、エミツタ、コレ
クタの番号は省略してある。
即ち、入力端子１０にベースが接続された第１
のトランジスタQ1のエミツタと、第２のトラン
ジスタQ2のエミツタ及び電流源となる第９のト
ランジスタQ9のコレクタが接続されている。第
１のトランジスタQ1のコレクタと第２のトラン
ジスタQ2のコレクタには第５のトランジスタQ5、
第６のトランジスタQ6第３の抵抗R3及び第４の
抵抗R4からなるカレントミラー回路が接続され
ている。第２のトランジスタQ2のコレクタには、
コレクタが電源１２に接続された第３のトランジ
スタQ3のベースと、クランプのために第12のト
ランジスタQ12のエミツタが接続されている。第
３のトランジスタQ3のエミツタには第２の抵抗
R2が接続され、この第２の抵抗R2の他端にはピ
ークホールド用コンデンサＣとコレクタが電源１
２に接続された第４のトランジスタQ4のベース
が接続されている。第４のトランジスタQ4のエ
ミツタには第２のトランジスタQ2のベースと負
荷抵抗R5が接続され、この点が出力端子１１に
接続されている。コレクタが電源１２に接続され
た第12のトランジスタQ12のベースは一端が電源
１２に接続された第９の抵抗R9と直列に接続さ
れた２個のダイオードD1，D2につながれ、これ
らダイオードD1，D2の他端はコレクタが接地さ
れた第11のトランジスタQ11のエミツタに接続さ
れ、さらにこの第11のトランジスタQ11のベース
は第１のトランジスタQ1のエミツタに接続され
ている。また一端が電源１２に接続された第10の
抵抗R10にコレクタとベースが接続された第10の
トランジスタQ10はエミツタが接地され、この第
10のトランジスタQ10のベースは第９のトランジ
スタQ9のベースに接続されている。なお、第９
のトランジスタQ9に代えて抵抗を接続しても全
く同様に機能する。
のトランジスタQ1のエミツタと、第２のトラン
ジスタQ2のエミツタ及び電流源となる第９のト
ランジスタQ9のコレクタが接続されている。第
１のトランジスタQ1のコレクタと第２のトラン
ジスタQ2のコレクタには第５のトランジスタQ5、
第６のトランジスタQ6第３の抵抗R3及び第４の
抵抗R4からなるカレントミラー回路が接続され
ている。第２のトランジスタQ2のコレクタには、
コレクタが電源１２に接続された第３のトランジ
スタQ3のベースと、クランプのために第12のト
ランジスタQ12のエミツタが接続されている。第
３のトランジスタQ3のエミツタには第２の抵抗
R2が接続され、この第２の抵抗R2の他端にはピ
ークホールド用コンデンサＣとコレクタが電源１
２に接続された第４のトランジスタQ4のベース
が接続されている。第４のトランジスタQ4のエ
ミツタには第２のトランジスタQ2のベースと負
荷抵抗R5が接続され、この点が出力端子１１に
接続されている。コレクタが電源１２に接続され
た第12のトランジスタQ12のベースは一端が電源
１２に接続された第９の抵抗R9と直列に接続さ
れた２個のダイオードD1，D2につながれ、これ
らダイオードD1，D2の他端はコレクタが接地さ
れた第11のトランジスタQ11のエミツタに接続さ
れ、さらにこの第11のトランジスタQ11のベース
は第１のトランジスタQ1のエミツタに接続され
ている。また一端が電源１２に接続された第10の
抵抗R10にコレクタとベースが接続された第10の
トランジスタQ10はエミツタが接地され、この第
10のトランジスタQ10のベースは第９のトランジ
スタQ9のベースに接続されている。なお、第９
のトランジスタQ9に代えて抵抗を接続しても全
く同様に機能する。
次にこの回路の動作を説明すると、入力端子１
０に加わつている信号電圧Viが出力端子１１の電
圧Vpより大きくなると第１のトランジスタQ1は
オン、第２のトランジスタQ2はオフになる。そ
して第１のトランジスタQ1に電流ｉが流れると、
第５のトランジスタQ5、第６のトランジスタQ6、
第３の抵抗R3、第４の抵抗R4からなるカレント
ミラー回路により第５のトランジスタQ5にもほ
ぼｉの大きさの電流が流れ、この電流により第３
のトランジスタQ3がオンになり、コンデンサＣ
がチヤージアツプされると共に第４のトランジス
タQ4を通して出力端子１１の電圧Vpが上昇する。
VpがViより大きくなると、第１のトランジスタ
Q1はオフになり第２のトランジスタQ2がオンに
なり、第２のトランジスタQ2のコレクタ電圧が
下がり、第３のトランジスタQ3はオフになるた
めVpの上昇は止まる。このようにして出力端子
１１には入力端子１０に加わつた電圧のピーク値
がホールドされる。入力電圧Viが下がると、第２
のトランジスタQ2がオンになりこの第２のトラ
ンジスタQ2のコレクタの電圧が下がるため、第
３のトランジスタQ2はオフになり、出力電圧Vp
はほぼＣ×R5×Q4のhFEの時定数で下がつてい
く。
０に加わつている信号電圧Viが出力端子１１の電
圧Vpより大きくなると第１のトランジスタQ1は
オン、第２のトランジスタQ2はオフになる。そ
して第１のトランジスタQ1に電流ｉが流れると、
第５のトランジスタQ5、第６のトランジスタQ6、
第３の抵抗R3、第４の抵抗R4からなるカレント
ミラー回路により第５のトランジスタQ5にもほ
ぼｉの大きさの電流が流れ、この電流により第３
のトランジスタQ3がオンになり、コンデンサＣ
がチヤージアツプされると共に第４のトランジス
タQ4を通して出力端子１１の電圧Vpが上昇する。
VpがViより大きくなると、第１のトランジスタ
Q1はオフになり第２のトランジスタQ2がオンに
なり、第２のトランジスタQ2のコレクタ電圧が
下がり、第３のトランジスタQ3はオフになるた
めVpの上昇は止まる。このようにして出力端子
１１には入力端子１０に加わつた電圧のピーク値
がホールドされる。入力電圧Viが下がると、第２
のトランジスタQ2がオンになりこの第２のトラ
ンジスタQ2のコレクタの電圧が下がるため、第
３のトランジスタQ2はオフになり、出力電圧Vp
はほぼＣ×R5×Q4のhFEの時定数で下がつてい
く。
この時、第11のトランジスタQ11、第12のトラ
ンジスタQ12ダイオードD1，D2、第９の抵抗R9か
らなるクランプ回路により第２のトランジスタ電
圧は、ほぼVp＋VBE（0.7V）よりは下がらないよ
うにクランプし第２のトランジスタQ2が飽和し
ないようになつている。
ンジスタQ12ダイオードD1，D2、第９の抵抗R9か
らなるクランプ回路により第２のトランジスタ電
圧は、ほぼVp＋VBE（0.7V）よりは下がらないよ
うにクランプし第２のトランジスタQ2が飽和し
ないようになつている。
このように本実施例によれば容易に従来より第
４のトランジスタQ4のhFE倍だけ大きな時定数を
作ることができる。
４のトランジスタQ4のhFE倍だけ大きな時定数を
作ることができる。
なおこの回路において第２の抵抗R2は入力信
号の立上り時間が早いときに出力電圧のオーバー
シユートをおさえるための抵抗であり、入力信号
の立上り時間が遅い場合には第２の抵抗R2を入
れず第３のトランジスタQ3のエミツタと第４の
トランジスタQ4のベースとコンデンサＣとを直
結してもよい。
号の立上り時間が早いときに出力電圧のオーバー
シユートをおさえるための抵抗であり、入力信号
の立上り時間が遅い場合には第２の抵抗R2を入
れず第３のトランジスタQ3のエミツタと第４の
トランジスタQ4のベースとコンデンサＣとを直
結してもよい。
次に本実施例の第１の変形例を第３図により説
明する。図中実施例と同一符号は同一部分を示し
特に説明しない。
明する。図中実施例と同一符号は同一部分を示し
特に説明しない。
即ち本変形例と実施例の異なる点は、第１のト
ランジスタQ1のコレクタが電源１２に直結され、
第２のトランジスタQ2のコレクタには単なる電
流源負荷としての第15のトランジスタQ15が接続
され、第１のトランジスタQ1と第２のトランジ
スタQ2のエミツタに接続される電流源の電流IEは
第15のトランジスタ電流IQ15の２倍に設定されて
いて、入出力電圧が等しいときは第１のトランジ
スタQ1と第２のトランジスタQ2に等しい電流が
流れ、入出力誤差をおさえている。
ランジスタQ1のコレクタが電源１２に直結され、
第２のトランジスタQ2のコレクタには単なる電
流源負荷としての第15のトランジスタQ15が接続
され、第１のトランジスタQ1と第２のトランジ
スタQ2のエミツタに接続される電流源の電流IEは
第15のトランジスタ電流IQ15の２倍に設定されて
いて、入出力電圧が等しいときは第１のトランジ
スタQ1と第２のトランジスタQ2に等しい電流が
流れ、入出力誤差をおさえている。
前述した第２図及び第３図の回路は信号の正の
ピーク電圧を検出するが、これら回路のnpnトラ
ンジスタをpnpトランジスタ、pnpトランジスタ
をnpnトランジスタに置きかえることになり信号
の負のピークを検出することも可能である。
ピーク電圧を検出するが、これら回路のnpnトラ
ンジスタをpnpトランジスタ、pnpトランジスタ
をnpnトランジスタに置きかえることになり信号
の負のピークを検出することも可能である。
次に第４図により第２図の回路を負のピーク検
出回路におきかえた回路図を示す。
出回路におきかえた回路図を示す。
この回路の動作は入力信号Viが下降したときに
第１のトランジスタQ1がオン、第２のトランジ
スタがオフ第３のトランジスタQ3がオンとなり、
コンデンサＣがチヤージされ、出力電圧Vpが下
がり入力電圧Viの負のピークがホールドされるこ
とになる。
第１のトランジスタQ1がオン、第２のトランジ
スタがオフ第３のトランジスタQ3がオンとなり、
コンデンサＣがチヤージされ、出力電圧Vpが下
がり入力電圧Viの負のピークがホールドされるこ
とになる。
同じ様な考え方で第３図の回路を負のピーク検
出回路に置きかえることも可能である。
出回路に置きかえることも可能である。
また前述した３つの回路の負荷抵抗R5は電流
源負荷に置き換えてもよい。但し、この時には時
定数はhFE×Ｃ×出力電圧／電流源負荷の電流値
で表わされやはりhFE倍時定数を長くすることが
できる。
源負荷に置き換えてもよい。但し、この時には時
定数はhFE×Ｃ×出力電圧／電流源負荷の電流値
で表わされやはりhFE倍時定数を長くすることが
できる。
更に入出力の精度が多少悪くなつても許容でき
る場合には第２のトランジスタQ2のコレクタに
接続される負荷を抵抗とすることも可能である。
る場合には第２のトランジスタQ2のコレクタに
接続される負荷を抵抗とすることも可能である。
本発明に係わるピーク電圧検出回路は、より高
速の信号に対するピークホールドが可能になる点
が特徴である。即ち、ピークホールド時、トラン
ジスタＱ３のベース−エミツタ間電圧は0Vにな
る。従つて信号の入力時、Ｑ３が素早くオン状態
になつて高速信号のピークホールドが可能にな
る。更に、クランプ電圧は差動トランジスタの共
通エミツタから取つているので、入力電圧が上が
ると共にクランブ電圧も上昇するためにクランプ
回路自体も高速動作する。
速の信号に対するピークホールドが可能になる点
が特徴である。即ち、ピークホールド時、トラン
ジスタＱ３のベース−エミツタ間電圧は0Vにな
る。従つて信号の入力時、Ｑ３が素早くオン状態
になつて高速信号のピークホールドが可能にな
る。更に、クランプ電圧は差動トランジスタの共
通エミツタから取つているので、入力電圧が上が
ると共にクランブ電圧も上昇するためにクランプ
回路自体も高速動作する。
その上集積回路において、従来より長い時定数
のピーク電圧検出回路を形成することが可能であ
り、工業的価値は極めて大きい。
のピーク電圧検出回路を形成することが可能であ
り、工業的価値は極めて大きい。
第１図は従来のピーク検出回路の一例を示す回
路図、第２図は本発明のピーク検出回路の一実施
例の回路図、第３図は第２図の実施例の変形例を
示す回路図、第４図は第２図の実施例のトランジ
スタの型を変え、負のピークを検出するようにし
た変形例を示す回路図である。 １０……入力端子、１１……出力端子、１２…
…電源。
路図、第２図は本発明のピーク検出回路の一実施
例の回路図、第３図は第２図の実施例の変形例を
示す回路図、第４図は第２図の実施例のトランジ
スタの型を変え、負のピークを検出するようにし
た変形例を示す回路図である。 １０……入力端子、１１……出力端子、１２…
…電源。
Claims (1)
- １ ベースを入力端子とする第１のトランジスタ
と、前記第１のトランジスタと同極性の第２のト
ランジスタと、前記第１のトランジスタと第２の
トランジスタの両エミツタに接続する電流源また
は抵抗と、前記第２のトランジスタのコレクタに
接続する第１の負荷と、前記負荷に接続する電源
と、前記第２のトランジスタのコレクタにベース
が、前記電源にコレクタを接続する第３のトラン
ジスタと、前記第１のトランジスタのエミツタに
ベースを接続し、コレクタを接地した前記第１の
トランジスタと逆極性の第５のトランジスタと、
前記第５のトランジスタのエミツタに接続する２
つの直列ダイオードと、前記ダイオードの他端に
ベースを、前記電源にコレクタを、前記第２のト
ランジスタのコレクタにエミツタを接続する第６
のトランジスタと、前記第３のトランジスタのエ
ミツタに一端を接続し他端を接地するコンデンサ
と、前記コンデンサにベースを、前記電源にコレ
クタを接続する第４のトランジスタと、前記第４
のトランジスタのエミツタに接続する第２の負荷
と、前記第２のトランジスタのベースに接続する
前記第４のトランジスタのエミツタにより構成す
る出力端子を具備することを特徴とするピーク電
圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16761282A JPS5957171A (ja) | 1982-09-28 | 1982-09-28 | ピ−ク電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16761282A JPS5957171A (ja) | 1982-09-28 | 1982-09-28 | ピ−ク電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957171A JPS5957171A (ja) | 1984-04-02 |
| JPH0554072B2 true JPH0554072B2 (ja) | 1993-08-11 |
Family
ID=15853005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16761282A Granted JPS5957171A (ja) | 1982-09-28 | 1982-09-28 | ピ−ク電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957171A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1982
- 1982-09-28 JP JP16761282A patent/JPS5957171A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5957171A (ja) | 1984-04-02 |
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