JPH05505287A - シグマデルタ変調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 シグマデルタ変調器 閲浬出震 本出潮は、ポールエフ、ファーガソン、ジュニア、アバラジャンゲームソン及び ロバートタブリュ、アダムスによる「シグマデルタ変調器」の題を有する１９９ ０年１月３１日に登録された米国特許出願第０７／４７２．７０６号の一部継続 である。

主哩Ω光野 本発明は、高分解能へ〇変換器に関し、詳細には、斯かる変換器に用いられるシ グマデルタ変調器に関する。

元画の背！ アナログデジタル（Ａ／Ｄ）変換器は、高級オーディオシステム（コンパクトデ ィスク及びデジタルオーディオチーブを含む）並びに高精密測定システム等の多 くの電気再生及び測定システムにおける重要な成分である０通常、斯かるシステ ムにおいて、システム全体の精度のために高い変換器の分解能及び速度が要求さ れる。

従来高分Ｍ能高速度Ａ／Ｄ変換器は所要精度を達成するのに逐次近似技術又はデ ュアルランプ変換技術を用いてきた。逐次近似技術を用いる変換器では、フィー ドバック重み付はネットワークを有する増幅器を用いてアナログ入力信号を逐次 的に近似する。しかしながら、斯かる変換器が従来のモノリシック集積回路技術 で構成されると、通常、構成後の重み付はネットワークを物理的トリミングによ って調節する必要がある。このトリミングは高変換精度を達成するために正確で なければならず、その結果、より高い変換器精度の必要性が増大し且つ回路の寸 法が減少するにつ娠　トリミング作動は更に困難になっている。

デュアルランプ変換技術を用いる変換器は積分器、を流源、比較器及び高い速度 及び精度を有するサンプルホールド回路等の成分を必要とする０通常、これらの 回路はアナログ入力信号をサンプルし保持する（ｓａｍｐｌｅ　ａｎｄ　ｈｏｌ ｃりために切換コンデンサを利用する。しかしながら、現在の積分器回路技術で は、サンプルホールドコンデンサの電荷が寄生キャパシタンス及び切換インピー ダンスを通してもれるため高精度サンプル保持回路を構成するのは困難である。

景近、所要精度及び速度を得るために、オーバーサンプリングとノイズ形成の組 合せ（ａ　ｃｏｍｂｉｎａｔｉｏｎ　ｏｆ　ｏｖｅｒｓａｓｐｌｉｎｇ　ａｎｄ 　ｎｏｉｓｅ　ｓｈａｐｉｎｇ）を伴うシグマデルタ変換と呼ばれる別のＡ／Ｄ 変換技術が開発されている。この後者の技術は逐次近似又はデュアルランプ変換 技術に対して、デバイスのトリミング又は高いデバイスの公差を必要とせずにし かも所要速度及び精度を達成するという利点を有している。

典型的なシグマデルタシステムはデジタル１０進化フイルタがその後に続くシグ マデルタ変調器を用いている。この変調器はアナログ入力信号をパルス密度変調 （ＰＤＭ）単ビツトデジタル出力ビツト流に変換する。このデジタルフィルタは 、このＰＤＭビフト流を受け、多重ビットパルスコード変ＵＲ（ＰＤＭ）出力を 発生する。

この後者の技術がデバイスの公差を減少せしめる利点を有するのに対し、ＰＤＭ 信号をＰＣＭ信号に変換するのに要するデジタル１０進化フイルタは何千ものト ランジスタ素子を必要とする程高度に複雑である。その結果、シグマデルタ変換 器は逐次近似変換器又はデュアルランプ変換器と経済的には競合しなかった。し かしながら、価格的に競合するＶＬＳＩ集積回路技術の出現によって、シグマデ ルタ変換器は価格を大幅に減少せしめ、現在地の設計と競合し得る。

典型的なシグマデルタ変換器の全体の構成が第１図に示されており、これはデジ タル１０進化フイルタ１０８と直列の変調器１０２からなっている０周波数帯域 限定アナログ人力１００が変調器に通用され、ここでこの人力は通常ナイキスト サンプリング周波数の多重倍である周波数で作動するサンプリングクロック１０ ４によってサンプルされる０例えば、オーディオ信号帯域幅にあるアナログ信号 に対しては、サンプリングクロックは２−１Ｏ−Ｈｚであり得る。斯かるシステ ムにおいて、実際のサンプリング周波数をナイキスト周波数で除した比率はｒオ ーバーサンプリング比（ｏｖｅｒｓａｓｐｌｉｎｇ　ｒａｔｉｏ）　Ｊと呼ばれ ている。

この後詳細に述べられる様式でもって変調器１０２はその出力１０６にＰＤＭを 生成する（パルス密度変調は、与えられた期間にわたる出カビノド流におけるデ ジタルパルスの平均密度が同し期間にわたるアナログ入力の平均値と略等しいこ とを意味する）、ＰＤ？ｌ出力サ出力サンプリンツク０フ２る．変調器１０２複 雑性を減少せしめるために、この回路に非常に分解能の低いアナログデジタルが 用いられる。これは、変ＩＪ４器出力に大量の「量子化（ｑｕａｎｔｉｚａ−ｔ ｉｏｎ）　Ｊノイズを生成する。しかしながら、変調器周波数はこのノイズに形 を与えるため、出力量子化ノイズ電力の大部分は入力信号帯域幅の外側の周波数 に定位される。

従来の量子化のノイズ分析によると、量子化ノイズのスペクトル密度は直流から サンプリング周波数（ｓａｓｐｌｉｎｇ　ｆｒｅｑｕｅｎｃいの半分に至るまで 一定であることが示されている。その結果、オーバーサンプリング比（ｏｖｅｒ ｓａ■ｐｌｉｎｇ　ｒａｔｉｏ）が増大すると、与えられた帯域幅におけるノイ ズの量が減少することが容易に判る。変換器の最大分解能がＰＤＭ出力における ノイズの量に依存するため、変換器の分解能はオーバーサンプリング比を増大す ることにより上昇し得る。不幸にして、変換器の分解能は、サンプリング周波数 のログ（ｌｏｇ）としてのみ増大し、その結果、高分解能変換器はノイズ形成（ ｎｏｉｓｅ　ｓｈａｐｉｎｇ）が実行されない場合に禁止的に高いサンプリング 周波数を必要とする。

デジタルｌＯ進化フィルタ（ｄｉｇｉｔａｌ　ｄｅｃｉｍａｔｉｏｎ　ｆｉｌｔ ｅｒ）１０８　は基本的には、問題の帯域の信号を通過するが帯域外にある量子 化ノイズをカットする低域デジタ、ルフィルタである。このフィルタは入力ＰＤ Ｍビット流よりかなり低い周波数で多重ピノ）ＰＣＭ出力（通常は１２乃至１８ ビツト）を生成し、従ってＰＤ−−ＰＣＭ変換器として見ることができる。　Ｐ Ｄ門−ＰＣＭ変換の間、出力周波数はサンプリングクロック周波数からアナログ 人力周波数範囲のためのナイキストサンプリング速度（Ｎｙｑｕｉｓｔｓａｍｐ ｌｉｎｇ　ｒａｔｅ）に近い周波数範囲に低下し得る。斯かるフィルタは複雑で あるが、構造及び作動が従来のものであるためこれ以上述べないことにする。

従来の変調器１０２のより詳細なブロック図が第２図に示されており、ここでは 変調器はフィードバック回路によって包囲されているＡ／Ｄ変換器２１２から成 っている。このフィードバック回路は加算接合２０２、フィルタ回路２０４及び Ｄ／Ａ変換器２１８を含んでいる。特に、入力２００におけるアナログ人力Ｘ　 （ｚ）サンプリングクロックの周波数において入力をサンプルするサンプリング スイッチ２０１に与えられる。スイッチ２０１の出力は加算接合２０２に与えら れ、加算接合２０２の出力はフィルタ２０４に与えられ、そこからＡ／Ｄ変換器 ２１０に与えられる。Ａ／Ｄ変換器２１０はまた、フィルタ２０４によって生成 されるアナログ信号を出力ＰＤＭデジタル信号Ｙ　（ｚ）に変換するためにサン プリングクロック２１２によって制御される。

出力Ｙ　（ｚ）はライン２１６を経由して、デジタル出力をアナログ信号に再変 換するＤ／Ａ変換器２１８にフィードバンクされる。このアナログ信号は次にリ ード２０６を経由して加算接合２０２の負の入力に適用される。従って、出力Ｙ 　（ｚ）が入力Ｘ（ｚ）と正確に同しでない限り、エラー信号が加算接合２０２ によって生成され、この信号は次にループを通過して出力を補正する。フィード バックループの作動によりデジタル出力Ｙ　（ｚ）は量子化ノイズを構成する発 振の振幅でもってアナログ人力の値の前後に発振する。典型的なシグマデルタ変 Ｕｉ器では、ＡＩＤユニット２１０とＤ／Ａユニット２１８は両方共非常に荒い 変換器であり、寞際、単ビツト変換器から成り得る。その結果、これらのデバイ スによってシステムに導入される量子化ノイズはかなりなものである。しかしな がら、特定の仮定によると、量子化ノイズをそれがあたかもホワイトノイズ源Ｑ （Ｚ）によって生成され、第２図における破線によって示されるＡ／Ｄ変換器２ １０の位置における出力信号に付加されるものとして処理することが可能である 。

現在の変調器のサンプルされたデータ特性を無視し且つこの回路を線形回路とし て見ると、斯かる回路の順方向伝達関数が次式によって与えられることが従来の フィルタ理論によって判る。

しかしながら、ノイズ源Ｑ　（Ｚ）から出力への伝達関数は次式によって与えら れれる。

第３Ａ図は、順方向伝達関数（ｆｏｒｗａｒｄ　ｆｒａｎｓｔｅｒ　ｆｕｎｃｔ ｉｏｎ）　Ｙ　（ｚ）／Ｘ　（ｚ）の信号利得（ｄＢ）対周波数のプロットであ り、第３Ｂ図は量子化ノイズ伝達間数Ｙ　（ｚ）／Ｑ（ｚ）のプロットである。

上記の式（］）によると、第３Ａ図の伝達関数Ｙ　（ｚ）／χ（Ｚ）はフィルタ 回路２０４の特性Ｇ　（ｚ）によって決定される低減フィルタとして現われる。

しかしながら、第３Ｂ図が示すように、ノイズＱ　（ｚ）に対する伝達関数は高 域フィルタのそれである。従って、フィードバック及びフィルタ回路の効果は、 低周波数における量子化ノイズＱ　（ｚ）電力を低下し、高周波数におけるそれ を増加せしめることである。

例えば、１０進化フイルタ１０８（第１図）のカットオフ周波数がｆＯである場 合（第３Ａ図及び３Ｂ図における破線によって示される）、直流とｆＯＯ間の周 波数帯域の間は、第３Ａ図によって示される人力信号は減衰せず、一方量子化ノ イズ（第３Ｂ図によって示される）は大幅に減衰する。

この構造は晩つかのＩ′ｏＩＲをこうむる。より詳細には、フィルタ２０４が一 １″次」フィルタである場合、このシステムを通過する量子化ノイズは略１２ピ ントよりも大きい分解能を達成するのに必要なオーバーサンプリング比が禁止的 に大きくなるように大きく相関する。この問題を克服する１つの先行技術の方法 はフィルタ２０４の人力に小さな「ディザ−（ｄｉ　ｔｈｅｒ）　Ｊ信号を付加 することである。この信号は入力信号スペクトルをより大きな範囲にわたり展開 し、入力信号から量子化ノイズの相関関係を無くす。

ノイズ相関を避は且つデジタルフィルタ帯域における量子化ノイズの量を減少せ しめるための別の先行技術の方法は、サンプリング周波数（上記の）を増大せし めるかあるいはフィルタ２０４の「次元（ｏｒｄｅｒ）　Ｊを増大せしめること により帯域におけるノイズ伝達関数の勾配を増大せしめることである。

より高い次元のフィルタを利用する回路が第４図に示されている。第４図に示さ れている変調器は第２図と類似の特性を有しており、アナログ人力４００が加算 接合４０２に与えられている。しかしながら、第２図に示されているフィルタ２ ０４は第２加算接合４１２によって接合されている２つの単衣積分器４０４およ び４１８に分割されている。加算接合４０２の出力４０６は積分器４０４に与え られており、積分器４０４の出力４１０は加算接合４１２に与えられている。接 合４１２の出力４１４は第２積分器４１８に与えられている。積分器４１８の出 力４２０はＰＤＭ出力４２４を発生するＡ／Ｄ変換器４２２に与えられている。

単衣変調器の場合と同しように、デジタル出力がＩルート４２６を経由してＤ／ Ａ変換器４２８にフィードバックされる。　Ｄ／Ａ変換器の出力はす〜ド４０８ および４１６を経由して加算接合４０２及び４１２にそれぞれ与えられる。この 変調器は、第３Ｂ図に示されているノイズ伝達曲線の勾配が従来のフィルタ理論 によるとより急激であるということを除いて第２図に示されている様式をＭ似の 様式で作動する。

順方向の径路に２つ以上の積分器を含んでいるより高いオーダのシグマデルタ変 調器は理論的には分解能の更なる増大の可能性を提供した。しかしながら、２つ 以上の積分器を有する変調器は童子化器の平均利得を減少せしめる傾向のある大 信号の蓄積及び積分器における位相遅延に因る不安定をこうむっていたことが見 い出された。その結果、第４図に示される基本的にアーキテクチャををする三次 オーダル以上の変調器は、これらの変調器がかろうして安定であり且つこれらは 発振すると信しられていたため設計されなかった。

しかしながら、種々の代替方法を用いて高いオーダーの変調器を構成してきた。

１つの斯かる技術が第５図に示されている。この回路は所要ノイズ形式を達成す るためにフィードフォワード及びフィードバンク径路の両方と組み合わさった積 分器５１４及び５２０から構成されている二次フィルタを用いている。特に、リ ード５００上のアナログ入力が加算接合５０２に与えられる。加算接合５０２の 出力は積分器５１４に与えられ、積分器５１４の出力５１６は積分器５２０に与 えられる。加算接合５０２は、フィードバンクＤ／Ａ変換器５３６からのフィー ドバック５１０が与えられている。しかしながら、加うるに、加算接合５０２に は別の加算接合５０４からのフィードバックが与えられ、加算接合５０４はこれ らの積分器の各々の出力からのフィードバンクを受ける。より詳細には、積分器 ５１４の出力は、リード５１８及び増幅器５０８を経由して、加算接合５０４に 通用され、積分器５２０の出力は、リード５２２及び増幅器５０６を経由して加 算接合５０４に適用される。

同様にして、積分器５１４及び５２０の出力は加算接合５０２の出力と同しよう に増幅器５２４−５２８を経由して更なる加算接合５３０に適用される。この後 者の加算接合の出力は、リード５３８を経由して、ＰＤＭ変調出力５４０を生成 するＡ／Ｄ変換器５３４に適用される。第５図における回路は補間変調器と予測 変調器の両方の組合せである。加算接合５０４によって生成されたフィードバッ ク信号は補間様式に作動し、この信号によりフィードバックループはＡ／Ｄ変換 器５３４によって発生される量子化ノイズをろ波する。あるいは、加算接合５３ ０によって生成されるフィードフォワード信号は予測的様式に作動し、この信号 によりフィードバックループの出力は入力を予測する。その結果得られる如何な るエラーも量子化さね一次の予測を行うのに用いられる。

第５図に示されているフィルタ構成は、変調器の信号対雑音化を改善することが できる。しかしながら、この構成はこの回路の入力と出力の両方において係数加 算接合５０４及び５３０を必要とする。斯くして、これらの加算接合を実施する のに高精度高速度増幅器を用いなければならないかあるいはこれらの加算接合を 加算コンデンサに接続することによりこれらの信号を付加しなければならない、 後者の場合、これらの出力はこの加算コンデンサと並列の寄生キャパシタンスに 因るひずみ及び否正確さをこうむる。

第３の型式の先行技術の回路が第６図に示されている。この回路はｒＭＡｓＨ， 技術として知られているものを利用している。この構成に因ると、３つの１次シ グマデルタ変調器（各々第２図に示されている構成を有する）が直列にカスケー ド　−結合されており、それらの出力はまとめて加算され最終ＰＤＭ出力を形成 する。特に、リード６００上のアナログ入力は第１シグマデルタ変調器（ＳＤＭ ）　６０２に適用される。ＰＤＭ出力６０４には第２図に示されている内部フィ ルタ回路Ｐ　（Ｚ）の出力が加算される。加算器６０６によって生成されるエラ ー信号は、リード６０８を経由して第２の一次ＳＤＭ６１０に与えられる。変調 器６１０の出力（リード６１４上の）には、加）Ｅ器６１１１１におけるリード ６１９上のフィルタ信号Ｐ　（ｚ）が加算される。加算器６１８の出力は、リー ド６２０を経由して第３の一次ＳＤＭ６１２に与えられる。

これらの３つの５０Ｍ６０２−６１２の出力６０４，６１４及び６２２は次に処 理されて最終出力を発生する。より詳細には、第２３０Ｍ６１０の出力は微分器 ６１６を経由して微分され、リード６３０を経由して加算接合６３４に通用され る。第３５０Ｍ６１２の出力６２２は微分器６２４及び６２６によって２回微分 され、リード６３２を経由して加算接合６３４に与えられる。加算接合６３４の 出力には接合６３６におけるリード６２８上の５０Ｍ６０２の出力が加算され、 最終出力６３８を生成する。

第６図に示されている回路は、第１５０Ｍ６０２によって生成される粗量子化エ ラーが各更なる段において順次補正されるため高い分解能を達成する可能性を有 している。不幸にｔ７て、この先行技術の構成は２つの有意の問題を有している 。特に、出力６３８は幾つかの異なった信号の和であるため、これはもはやシン グルピント信号ではあらず、多重ビツト信号となる。多重ビットは変換器の残り の部分（特に、デジタルフィルタ）においてより複雑な処理回路を必要とする。

第２に、第２及び第３シグマデルタ変調器６１０及び６１２の出力はこれらを合 成するのに微分されなければならない、この微分が変調器６０２及び６１０によ って絶対的に寞行される積分の正確な逆転ではない場合にエラーが生じる。変調 器６１０及び６１２の出力６１４及び６２２はデジタル信号であるため、完璧に 近い微分器を構成することができる。斯くして、積分器のエラーは５Ｄ１１６０ ２及び６１０の量子化ノイズをＰＤ）１出力に「漏らし」でしまう、（これらの 段からのノイズは低次ＳＤＭによって形成されるため、このノイズは認知できる スペクトルトーン（ｓｐｅｃｔｒａｌ　ｔｏｎｅｓ）を含む）。

従って、本発明の目的は、高分解能と高速度の両方を有するシグマデルタ変調器 （ｓｉｇｍａ　ｄｅｌｔａ　ｍｏｄｕｌａｔｏｒ）を提供することにある。

本発明の別の目的は、フィルタオーダ（ｆｉｌ　ｔｅｒ　ｏｒｄｅｒ）が不安定 をこうむることなく２次オーダ（ｓｅｃｏｎｄ　ｏｒｄｅｒ）を超えて増大し得 るシグマデルタ変調器を提供することにある。

本発明の更なる目的は、複雑性が減少し且つモノリンツク回路によって容易に構 成し得るシグマデルタ変ＷＲ器を提供することにある。

本発明の更に別の目的は、過度からの回復が容易に達成し得るシグマデルタ変調 器を提供することにある。

本発明のまた別の目的は、切換コンデンサ回路を用いて構成し得るシグマデルタ 変調器を提供することにある。

本発明の更に別の目的は、デジタル式デジタル−アナログ変換器においてデジタ ルノイズシェーパとして用いられ得るデジタルシグマデルタ変調器を提供するこ とにある。

発皿ｑ要約 従来のシグマデルタ変調器のＤ／Ａ変換器とフィードバック径路における加算接 合の間に別のフィルタ回路が挿入されている本発明の１つの例示的な実施例にお いて前記の諸目的が達成され且つ前記の諸問題が解決される。この付加的なフィ ルタによって、量子化ノイズ伝達関数プロフィールの制ｊＢがフォワード信号伝 達関数と無関係に行なわれる。伝達関数を適当にあつられることにより、不安定 を生成することなく３次又は高いオーダのフィルタを構成することができる。

好ましい実施例において、フォワード信号フィルタ回路とフィードバック径路フ ィルタ回路の両方を複数のカスケード結合された個別シングルオーダフィルタ回 路（ｓｉｇｌｅ−ｏｒｄｅｒ　ｆｉｌｔｅｒ　ｃｉｒｃｕｉｔｓ）からなる分布 回路として構成することができる。カスケード結合されたフィードバック回路に おける中間ノードからのフィードパ、りがフォワード径路における個別フィルタ ユニット間に定位されている中間加算接合に通用される。これらのフィードバッ クノードの適切な選択により、各々の単衣フィルタ回路の入力にフィードバック を適用することができ、斯く−で、過負荷状態の場合において、各フィルタ回路 はフィードバックにより直接的に制御されて、前段が飽和した場合でも発振を制 御することができる。

別の実施例において、シグマデルタ変調器回路の全体をレジタルノイズンエーパ （ｄｉｇｉｔａｌ　ｎｏｉｓｅ　５ｈａｐｅｒ）とｊ４、で用いることができる ようにデジタル回路として構成される。このデジタルノイズシェーバはサンプル されたアナログ入力信号を処理して周波数形成された単ビツト出力信号を発生す るデジタル−アナログ変換器どして用いられ得る。この出力信号は次に１渡され て元のアナログ入力を得ることができる。

阻血の重率ｌ説朋 第１図は、シグマデルタ変調器を用いている典型的な先行技術のアナログ−デジ タル変換器のブロック電気略図である。

第２図は、従来のシグマデルタ変調器の電気ブロック略図である。

第３Ａ図及び３Ｂ図は、第２図に示されている回路のための信号伝達関数及びノ イズ伝達関数を示している。

第４図は、先行技術の２次オーダシグマデルタ変調器の電気ブロック略図である 。

第５図は、別の先行技術のシグマデルタ変調器の電気ブロック略図である。

第６図は、ＭＡＳＨ位相幾何学を用いる更に別の先行技術のシグマデルタ変調器 の；スブロノクの略図である。

第７図は、発明的なシグマデルタ変調器の電気ブロック略図である。

第８Ａ図は、分布フィルタを用いる発明的なシグマデルタ変調器の好ましい実施 例の電気ブロック図である。

第８Ｂ図は、分布フィードバンクと直列の積分器及び共振器を用いる３次オーダ の進歩的シグマデルタ変調器の電気ブロツク略図である。　′第９図は、第８Ｂ 図に示されている回路のための信号伝達関数とノイズ伝達関数の両方の減衰対周 波数プロットである。

第１０図は、従来の切換コンデンサ回路により構成されている例示的な積分器回 路の電気略図である。

第１１図は、第１０図に示されている積分器を作動するのに用いられるクロック 信号の波形図である。

第１２図は、第８Ｂ図に示されている回路における使用に好適な切換コンデンサ 回路により実施される例示的共振器回路の電気略図である。

第１３図は、切換コンデンサ回路により実施される進歩的３次オーダシグマデル タ変調器の１つの実施例の完全な回路図である。

第１４図は、第７図に示されている回路と類似しているが過渡応答特性を改善す るために前置フィルタ回路を組み込んでいる例示的変調器回路の電気ブロック略 図である。

第１５図は、第８図Ａ図に示されている回路と類似しているが過渡応答特性を改 善するために分布前置フィルタ回路を組み込んでいる例示的変調器回路の電気ブ ロック略図である。

第１６図は、第１３図に示されている回路に類似しており且つ切換コンデンサ技 術により実施されているが過渡応答特性を改善するために分布前置回路を組み込 んでいる例示的変調回路の電気略図である。

第１７図は、発明的シグマデルタ変調器のデジタル型をノイズ形成ネットワーク として用いるデジタル−アナログ変換器の簡易ブロック略図である。

第１８図は、第１７図の回路における種々の指定点における信号流の周波数プロ ノットである。

第１９図は、第１７図に示されているデジタルノイズシェーバ回路のより詳細な ブロック図である。

第２０図は、第１９図のデジタルノイズシェーパ回路に用いられているフィード ハック加算器積分器ユニットの更により詳細なブロック図である。

しい　の−　な−゛ 第７図は、進歩的シグマデルタ変調器のブロック図を示している。第７図と第２ 図の比較は、進歩的変調器がフィードバックループに付加的なフィルタ素子７１ ２を有していることを示している。特に、リード７００上のアナログ入力はサン プリングスイッチ７０２を経由して加算接合７０４に通用される。加算接合７０ ４の出カフ０６はフィルタユニット７０８に通用さ娠この後者のフィルタユニッ トの出カフ１４はＡ／Ｄ変換器７２０に適用される。変換器７２０はリード７１ ８に与えられるサンプリングクロックを経由してサンプリングクロック周波数で 作動するように制御される。リード７２４における変換器７２０の出力はパルス 密度変調出力Ｙ　（ｚ）である、この出力はＤ／Ａ変換器７２２の出カフ１６を 経由してフィルタユニット７１２にフィードバックされる。フィルタユニット７ １２の出カフ１０は加算接合７０４に通用さ−れる。

従来の理論から、線形順方向伝達関数は、であり且つノイズ伝達関数（Ａ／Ｄ変 換器７２０によって導入される量子化ノイズが変換器７２０の位置における付加 的なホワイトノイズに等価的であると仮定すると）は、 であることが容易に判る。

これらの伝達関数は第３Ａ図及び第３Ｂ図に示されている一般的な形をそれぞれ 存している。しかしながら、これらの伝達関数はこの時点では関数Ｇ　（ｚ）と Ｉ（（ｚ）の両方に依存する。その結果、関数Ｇ　（Ｚ）とＨ（ｚ）の通切な選 択により、順方向伝達関数と無関係に規定することができる。

発明の別の実施例によると、第８Ａ図に示すように、順方向フィルタ回路とフィ ードバックフィルタ回路を両方共分布回路として実施することができる。特に、 第８Ａ図に示すように、回路７０８として第７図に示されている順方向フィルタ 間数Ｇ　（ｚ）回路８０８．８２０及び８３０に相当する２つ又はそれ以上の個 別間数Ｇｌ（ｚ）−Ｇ３（ｚ）に分割され得る。同様にして、回路７１０として 第７図に示されているフィードバックフィルタ間数Ｈ（ｚ）は回路８１２，８２ ２及び８３２に相当する２つ又はそれ以上の部分Ｈ１（ｚ）−Ｈ３（２）に分割 し得る。第８Ａ図に示されている構成において、３つの順方向関数８０８，８２ ０及び８３０は加算接合８０４，８１４及び８２６に直列にカスケード結合され ている。これらの加算接合の各々は分布フィードバック素子８１２．８２２及び ８３２の出力８１０．８１８及び８２８からそれぞれフィードバック信号を受け る。Ａ／Ｄ変換器８３８及びＤ／Ａ変換器８４０は第７図に示されている実施例 の等傷成分として機能する。

第８Ａ図に示されている回路は各順方向フィルタ回路８０８．８２０及び８３０ の入力が相当するフィードバック信号８１０，８１８及び８２８の直接の制御下 にあるという点で第７図に示されている変調器回路に対する利点を有している。

第７図実施例では、関数Ｇ　（ｚ）が多重カスケード結合段を有する高いオーダ のフィルタによって実施される場合、Ｄ／Ａ変換器７２２の比較的ノイズの多い 出力によってこれらのフィルタ段の幾つかは飽和することができる。カスケード 結合されたフィルタ鎖の入力フィルタ段が飽和した場合、このカスケードにおけ る残りの段はフィードバック信号から効果的に断接され、斯くしてもはや制御下 にない、その結果、変調器はノイズ及びこれらの段の幾つかを飽和する非直線性 から回復するために長いインタバルの時間を必要とし得る。

第８Ａ図に示されている分布的な実施例では、多次オーダフィルタを複数の単一 オーダ段から構成することができる。これらの段の１つが飽和した場合、残りの 段は依然としてフィードバックループの制酊にあり、斯くしてこの回路全体は過 渡及びノイズから即座に回復することができる。

その結果、人力における非直線性は第７図の総括された実施例におけるよりも第 ８Ａ図の分布実施例においてより簡単に取り扱われる。

第８Ａ図の変調器の特定の実施例が第８Ｂ図に示されている。第８Ｂ図の実施例 は伝達関数Ｇ　（ｚ）として３次オーダフィルタ回路（ｔｈｉｒｄ−ｏｒｄｅｒ 　ｆｉｎｅｒ　ｃｉｒｃｕｉｔ）をＰＨＩ用している。これらの積分器をＩＡ図 に示すようにカスケード結合することにより３次オーダフィルタを構成すること が可能である。しかしながら、第８Ｂ図の実施例は出力デジタルフィルタの帯域 内の量子化ノイズ電力を更に低下せしめるために従来のノイズ形成技術を用いて いる。

より詳細には、Ｇ　（ｚ）フィルタ回路のオーダが増大すると帯域内の伝達関数 の勾配が増大し且つ低周波におけるノイズ電力が低下するが、Ｇ　（ｚ）伝達関 数がこの領域において急激に増大するためかなりの量のノイズが帯域の高周波端 で依然として存在する。伝達関数を操作して全体の帯域にわたる全量子化ノイズ 電力を低下せしめるこ七が公知の様式で可能である。これは、伝達関数における １つ又はそれ以上の対の複ゼロをＤＣ（ここでフィルタが積分器のカスケードで ある場合に生しる）から帯域内の別の周波数に動かすことによりなされ得る。各 ゼロは量子化ノイズ伝達関数の周波数応答特性における「ノツチ（ｎｏｔｃｈ） 　」を生成する。

例えば、第９図において、信号（Ｙ　（ｘ）／Ｘ　（ｚ）　）とノイズ（Ｙ（ｚ ）／Ｑ（ｚ）　）の両方の伝達間数が示されている。前に述べたように、信号伝 達関数９０４は１０進化フイルタ帯域内で比較的平坦であり、ノイズ伝達関数は 帯域の外ｍ端の近くまで急激に上昇する。ノイズ伝達関数におけるノツチはフィ ルタ回路を適切に設計することにより点９０２に導入されている。このノツチは 帯域の下端の近くのノイズを増大する効果を有するが、帯域の上端におけるノイ ズを低下せしめる効果をも有する。伝達関数の勾配は帯域のＪ：端に向って比較 的急であるため、全体の効果は帯域内の全ノイズエスルギを低下せしめることで ある。

第９図に示されているノイズ伝達関数は共振器とカスケード結合されている積分 器により実施され得る。この積分器はＤＣ周波数においてＤＣにおける無限減衰 を生じるゼロを生成し、一方弁振器は点９０２においてノツチを生成する。

従って、第８Ｂ図に戻ると、例示の回路は共振器８２０とカスケード結合されて いる積分器８０８を用いている。共振器８２０は積分！１８５０．積分器８５１ 及びフィードバックコンデンサ８５２から成っている。特に、リード８００上の アナログ入力信号はサンプリングスイッチ８０２によってサンプルされ、加算接 合８０４に与えられる。

加算接合の出力は積分器８０８に与えられ、積分器の出力は加算接合８１４に与 ｉられる。加算接合８１４の出力は積分器８５０に与えられる。積分器８５０の 出力は加算器８５３に与えられ、加夏器８５３の出力は積分器８５１の入力に接 続されている。積分器８５１の出力はコンデンサ８５２を通して加夏器８１４に フィードバックされる。

積分器８５１の出力はＡ／Ｄ変換器又は量子化器８３８に与えられる。　Ａ／Ｄ 変換器８３８は改良された精度のための多重ビツト変換器であり得るが、従来の 設計慣行によると、単ピント比較器８３８がＡ／Ｄ変換器として用いられる。比 較器の使用により、回路が簡単になり且つ多重ビツト変換器に存在する非直線性 がなくなる。比較器８３８はリード８４２上のサンプリングクロックによりクロ ックされる。

比較器８３８の出力８４６（パルス密度変調信号Ｙ（Ｚ）を構成している）はＤ ／Ａ変換器８４０に与えられる。これは、フィードバックリード８３６にプラス あるいはマイナスの基準電圧（Ｖｒｅｆ）を適用する比較器８３８によって制御 されるスイッチによって構成される単純な１ビツト変換器からなっている。リー ド８３６上の信号はフィードバックネットワークを経由して加算接合８０４及び ８１４に適用される０例示の実施例において、フィードバックネットワークは３ つのコンデンサ８１２，８３２及び８３３を含んでいる。

例示の実施例は従来の切換コンデンサ技術を用いて積分器８０８及び共振器８２ ０を実施することにより構成され得る。より詳細には、積分器８０８の切換コン デンサによる実施が第１０図に示されており、これは積分器と直列の切換コンデ ンサ回路から成っている。切換コンデンサ回路はコンデンサ１００６及び関連の ＭＯＳスイッチ１００２−１０１０から成っており、この積分器は演算増幅器１ ０１４及び積分コンデンサ１０１２から構成されている。

サンプリングスイッチ１００２−１０１０が第１１図に示されており月つＰＨＩ 　１及びＰＨＩ２で示されている２つの非オーバラノビングクロノク信号によっ て駆動される。

これらの信号はＰＨＩ　１が活発（高）である時、ＰＨＩ　２が不活発（低）と なるように構成されている０両方の信号共サンプリング周波数において周期的で ある。

これらのクロ／り信号は第１０図における積分器に通用され、スイッチ１００２ −１０１０を制御して入力アナログ信号をサンプルする。より詳細には、リード １０００の入力信号Ｉ　Ｎ　（ｚ）はＭＯＳスイッチ１００２に通用される。ク ロック信号ＰＨＩ　２のアクティブ位相（ａｃｔｉｖｅ　ｐｈａｓｅ）の間、門 Ｑｓスイッチ１００２及び１０１０は閉じられる。斯くして、コンデンサ１００ ６は回路の径路、部ちリード１０００、スイッチ１００２．コンデンサ１００６ 及び接地されているスイッチ１０１０を通してＩＮ（ｚ）の値まで充電する。

クロックＰＨＩ　２のアクティブ位相の端部において、スイッチ１００２と１０ １０が開く。

次に、クロックＰＨ１１のアクティブ位相の間、ＭＯＳスイッチ１００４及び１ ００８が閉じる。その際コンデンサ１００６はアース、スイッチ１００４、コン デンサ１００６、スイッチ１００８及び演算増幅器１０１４の負の入力（負のフ ィードバック接合により「実質的」アースに保持されている）から成る径路を通 して放電する。サンプリンゲスイッチ１００２−１０１０が周期的な様式で作動 するため、コンデンサ１００６とスイッチ１００２−１１０１０のアセンブリは サンプリング周波数よりもかなり低い周波数において抵抗として現われる。演算 増幅器１０１４は従来の負フィードバック構成に接合されており、フィードバッ クループにおける積分コンデンサ１０１２により積分器として作動する。

演算増幅器１０１４の負入力における信号は、増幅器１０１４の正の入力が接地 されてい　−るため従来の様式で積分される。斯くして出力１０１８は信号ＩＮ （ｚ）の積分である信号ＯＵ　Ｔ　（ｚ）を生成する。

第８Ｂ図における共振器８２０のための切換コンデンサによる実施が第１？図に 示されている。この共振器は直列にカスケード結合されている２つの積分器１２ ０２及び１２０４から成りたっている。これらの積分器の各々は第１０図に示さ れているものと等価であり、同様に作動する。積分器１２０４の出力はフィード バックループを経由して積分器コンデンサ１２１２及びスイッチ１２０８及び１ ２１０により積分器１２０２の入力に接続されている。クロックＰＩ（ｒ　１の アクティブ位相の間、積分器Ｉ２０４の出力１２０６は共振器コンデンサ１２１ ２を経由して共振器１２０２の接合１２１６に接続されている。この接続により 共振器コンデンサ１２１２はサンプリングコンデンサ１２１４と効果的に並列に 置かれ、これにより点１２１６は積分器１２０２の作動で増幅器１２１８への入 力のための加算接合として作用するという効果が得られる。これにより、他の場 合では必要となる別の加算接合がなくなる。

クロックＰＨ１２のアクティブ位相の間、スイッチ１２０日が開き、スイッチ１ ２１０及び１２２０が閉して、斯くしてコンデンサ１２１２が放電される。斯く して、フィードバックによるこれら２つの積分器のカスケード結合により、各積 分器の特性及び共振器コンデンサ１２１２の値を制御することにより調整され得 る所定周波数において共鳴が生じる。従って、入力１２００から出力１２０６　 （ＯＩＪＴ　（Ｚ）　／　ＩＮ　（Ｚ）　）への伝達関数は所定共鳴周波数にお ける無限ピークを有している。

第１３図は進歩的シグマデルタ変調器の１つの例示的実施例の詳細な略図を示し ている。この変調器は第１０図に示されている構成を有しており、共振器１３２ ０力スケード結合されている積分器１３０８から構成されている。共振器１３２ ０の出力は比較器１３３８に与えられ、この比較器はＰＤ？Ｉ出力Ｙ　（ｚ）を 生成する。出力１３４６はまたＤ／Ａ変換器１３４０に与えられる。変換器１３ ４０は基本的には、第１０図におけるスイッチ１１４０と等価の１ピットスイッ チであるが、唯１つの極性の基４！Ａ電圧（νｒｅｆ）が用いられるだけである という点が異なる。変換器１３４０は１組のサンプリングスイッチを駆動するク ロック位相を変化することによりこれらのスイッチは正のあるいは「負の」抵抗 として現われることができるという利点を利用している。斯くして、′　第１３ 図における１つの基準電圧Ｖｒｓｆは正及び負の電圧として現われるようにする ことができる。これらの正及び負の基準電圧は出力１３４６及びインバータ１３ ４８の制御下で作動するＭＯＳスイッチ１３４２及び１３４４によってフィード バンクリード１３３６に選択的にゲーティングされる。

フィードバックリード１３３６上の信号はフィードバックコンデンサ１３１２及 び１３３２３によって積分器１３０８及び共振器１３２０に適用される。フィー ドバックはまたフィードバックコンデンサ１３５０によ７て共振器１３２０の内 部ノード１３５２にも適用される。

この後者の接続により、第１共振器部分が上記に論しられたように飽和した場合 共振器部分に対するより清書な制御が可能になる。図示のような接続により、こ の回路は第１０図に関して前に論じられた様式で作動する。

第８Ｂ図の回路の１つの可能性のある欠点は、信号伝達間数Ｙ　（ｚ）　／　Ｘ 　（ｚ）がループフィルタのオーダに等しい速度でロールオフすることである０ 例えば、３次オーダＳＤＭは問題の帯域の上の特定の周波数において３次オーダ 低域特性を示す。

この信号周波数応答特性は問題の帯域内では平坦であるが、特定の状況では、よ り速い時間−領域過渡応答特性が必要となり得る。より詳細にシよ、高いオーダ のＳＤＭは、それらの入力が選択的に過駆動される場合に発振し、過負荷信号が 除去された後でも発振を継続し得ることは周知である。この問題に対する共通の 解決法は、ＰＤＭ出力の中でデジタルｒ１．又は「０」の長い連続的ストリング を探すことにより発振を検出する回路を組み込むことである。斯かる発振が検出 されると、全ての積分器出力をゼロにすることにより安定が回復される。これら の積分器かりセットされた後、これらは解除され、この回路は回復を開始する。

この回復が遅すぎる場合、不正確な値即ち「誤信号（ｇｌ　１ｔｃｈ）　ＪがＡ １０変換器のＩＯ進化出力に現われ得る。

第１４図は第７図の回路に類似のＳＤＭの別の例示実施例のブロック図を示して いるが、前置フィルタの機能Ｐ　（２）　（１４７５）が入力１４００と加算接 合１４０４に直接に付加されているという点が異なる。第７図及び１４図の類似 の素子には同等の数字が与えられている０例えば、フィルタ７０８フイルタ１４ ０８等と相当する。前置フィルタ１４７５の目的は、Ｓ開ループの信号伝達関数 の低域ロールオフ特性を部分的に消す利得を高周波数において提供することであ る。

第１５図は第１４図に前置フィルタ出力信号が如何にフィードバックフィルタＨ （Ｚ）が第８Ａ図において分布されたと同し様式でこれらの積分器の入力に分布 され得るかを示す別の例示的実施例のブロック図である。第７図及び１４図の場 合と同しように、第１５図の１１（Ｄの素子には第７図及び第１４図と同等の数 字が与えられている。例えば、フィルタ１５０８はフィルタ７０Ｂ及び１４０８ 等に対応する。フィルタ関数Ｐ　（ｚ）は３つの個別前置フィルタ１５５０．１ ５５２及び１５５４に分布されている。前置フィルタ１５５０．１５５２及び１ ５５４はアナログ人力ライン１５５６に並列に接続されており、部分的前置フィ ルタ信号を加算接合１５０４．１５１４及び１５２６にそれぞれ通用している。

第１６図は、第１５図に示されている回路の切換コンデンサによる実施を示して いる。第１５図の回路は第１３図（同等の数字を有する）に類似しているが、２ つの付加的な加算コンデンサ】６６０及び１６６１が図に示されるように回路に 付加されているという点が異なる。これらのコンデンサの値が従来のフィルタ理 論に従って正しく選択されると、信号伝達関数Ｙ（ｚ）／Ｘ（ｚ）は、１次オー ダ低域フィルタの伝達関数に類似するように直接することができる。従って、第 １５図の回路の過渡応答特性は、３次オーダロールオフ特性を示す第１３図の回 路のそれよりもかなり速い。

上記に開示されたアナログシグマデルタ変調器ループをノングルビットデジタル 信号を処理する完全にデジタルの回路として構成することも可能である。すると この回路はデジタルＤ／Ａ変換器に用いられ得るデジタルノイズシェーパ（ｄｉ ｇｉｔａｌｎｏｉｓｅ　５ｈａｐｅｒ）として作用する。斯かる回路の簡易ブロ ック図が第１７図に示されており、この回路はデジタル補間器回路１７００から なっており、この回路の後にはデジタルノイズシェーパ１７０２が続き、この後 にはアナログフィルタ１７０４が続いている。

斯かるデバイスへの入力（Ａ）は従来のサンプリング及びデジタル化回路によっ てアナログ信号から発生される多重ビツトデジタル信号である。例えば、オーデ ィオ帯域における入力信号の場合、デジタル入力は通常４４．１Ｋ）ｌｚサンプ リング速度（ｆｓ）において１６乃至１８ビットデジタル信号である。斯かる信 号の周波数スペクトルプロントが第１８図のラインＡに示されている。この入力 信号は従来のデジタル補間フィルタに適用され、このフィルタは有効サンプリン グ速度を元の速度（Ｎ☆Ｆｓ）の多重倍に増大せしめ且つ中間スペクトルイメー ジを第１８１１ｉＵのラインＢに示されているように除去する。例えば、典型的 な回路では、４８にＦＩｚ速度でサンプルされた入力信号の場合、出力サンプリ ング速度は約６　ｍＨｚであり得る。

第１８図のライン已に示されている信号は次にデジタル信号上で作動する以外上 記で論じられたアナログシグマデルタ変調器と類似のアーキテクチャを有する発 明的ノイズシェーパ回路に通用される。上記の論述によると、ノイズシェーパ回 路は補間器１７００とサンプリング速度と略等しい周波数においてクロックされ 、より高いサンプリング速度において１ビットデジタル信号である出力を生成す る。

補間器１７００から出る信号のワード速度は適切な回路作動のためにノイズシェ ーパ１７０２のクロッキング速度と正確に一致する必要はない０例えば、補間器 １７００によって発生する信号のワード速度がノイズシェーパ１７０２のクロッ キング速度より低い場合、ノイズシェーパ１７０２は単に幾つかのクロックサイ クルに対して同し入力値を用いる。

デジタルノイズシェーパ１７０２の出力は所望の信号スペクトルにかなりの量の 上記に論じられた帯域を外れた量子化ノイズを足したものを含む第１８図のライ ンＣに示されているようなスペクトル信号を有している。この出力信号は次にア ナログフィルタ１７０４を通過して元のアナログ信号を回復せしめる。アナログ ろ波の結果が第１８図のラインＤに示されており、ここで帯域を外れるノイズが かなり減少している。

第１９図は、デジタルノイズシェーバ１７０２のための例示的構造を示している 。この構造は三極フィルタからなっており、全ての極はり、Ｃ，周波数に定位さ れている。

このフィルタは多重ビツトデジタル入力を受け、単ビツト出力を発生する。この フィルタの全体の位相幾何学は第８Ａ図に関連にて上記に論じられたアナログ／ デジタル構造と同等であるが、このフィルタ内の全ての信号がデジタルであると いう点が異なる。加うるに、第１９図に示されている構造は、共振器を構成する のに積分器の対の回りにフィードバックループを有していないため第８Ｂ図に示 されるフィルタよりも僅かに単純である。

このフィルタは直列に接続されている５つの積分器１９０２４９１０からなって おり、各々の積分器はその入力にフィードバック加算接合１９１２−１９２０を 存している。入力１９００は第１加算接合１９１２に供給され、フィルタ出力１ ９２２は比較器１９２４に適用されてデジタルフィードバンクを発生する。比較 器１９２４の出力１９３６における単ビ。

トフィードバック信号は係数発生器１９２６−１９３４に並列に適用されてフィ ードバック係数ａ１〜ａ５を発生する。

第１９図に示されている構造の実施は、比較器出力１９３６が１ビット信号であ るために大幅に筒略化されている。従って、係数発生器１９２６−１９３４はフ ィードバック信号によって直接作動することができ、各フィルタ段に対するフィ ードバック信号を発生するのにデジタル乗算器が必要でない。これは必要ではな いが、これらのフィードバンク係数が２の最も近いべき数になる場合この構造を 更に簡略化することも可能である。この場合、フィードバンク信号は各々、比較 器１９２４の出力１９３６を加算器１９１２４９２０の各人力における適切なタ ップに接続することにより発生され得るシングルビット信号である。図１９に示 されている回路は連結されているため（各積分器は１クロツクサイクルだけの遅 延を有する）、任意クロックサイクルの期間中実行されなければならない付加の 最大数は２である−即ちフィードバックに対しては１つの付加そして積分器自体 においては１つの付加である。

第２０図は第１９図において破線の箱１９３８の中で示されているようなノング ルフィルタ段の拡大ブロック図である。デジタル実施の場合、この積分器は単に 、レジスタの出力から入力に戻るフィードバックを有する累算器レジスタである 。この累算器レジスタはその入力がデジタル加算器２００４の出力である多重サ ンプリング速度周波数においてクロックされるＤ型レジスタ２００６である。レ ジスタ２００６の出力２００８は加算器入力２０１０に適用される。

第２デジタル加夏器２００２は加算器２００６の人力に与えられ、比較器からの フィードバンク信号を付加する。上記に述べられたように、フィードバック信号 がシングルビット又は小さな数のピントとなるように選択された場合、フィード ハ、ツクは入力信号の幾つかの最上桁にのみ作用し、その結果、加算器（Ｂ）入 力の最下桁が２０１６に示すように接地され得る。斯くして、加算器２００２は 数ビットの広さしかないため効果的である。

同様にして、所望の信号対雑音比に応して、各フィルタ段の出力２０１２は次の フィルタ段に送られる最上桁のみによって打切ることができる。次段に送られる ビットの数は実験的にあるいはこの回路を従来の様式でシミュレートすることに より決定することができる。フィルタ出力が打切られると、各連続フィルタ段は 入力ビットの数が減少するに従って単純になる。

比較器１９２０は、最後のフィルタ段の最上桁をフィルタ及び比較器出力として とるだけでデジタル回路に実施することができる。デジタル数学は全て２の補正 演算によって通常なされるため、最後のフィルタ段の最上桁は符号のビットであ り、出力の数がゼロよりも大きいかあるいは少ないかを示す、この出力は直接デ ジタル−アナログ変換器出力に送られるかあるいは個別一時間アナログフィルタ を通して送られ、アナログ信号を再構成し、ノイズシェーパ回路によって生成さ れた高周波数形式ノイズを除去する。

幾つかの例示的実施例のみが論述されてきたが、他の修正及び変更が当業者には 即座に明日となろう０例えば、受動フィルタ素子のみが例示実施例に示されてい るが、当業者は本発明の原理及び教示により能動フィルタ素子を用いて等価回路 を容易に設計し得る。これらの変更及び修正は以下の請求の範囲によって網羅さ れるものと意図される。

請求の範囲は以下の通りである。

Ｆｉｇ、４　（先ｔＴ技書な） Ｆｉｃｊ、　６　＜’ｆｃ行鼓街） 劉　５炙　鷹文（へＪレツノ 要約書 従来のシグマデルタ変調器のフィードバック径路におけるＤ／Ａ変換器と加算接 合との間に別のフィルタ回路（１５１２，１５２２，１，５３２）が挿入されて いる。この付加的なフィルタにより順方向信号伝達間数に無関係に量子化ノイズ 伝達関数プロフィールの制御を行うことができる。これらの伝達関数を適切にあ つらえることにより、不安定さを生成することなく３次元以上の変調器を構成す ることができる。この変調器はまた、完全にデジタル的な回路として構成するこ ともでき、デジタルのデジタル−アナログ変換器におけるノイズ形成回路として 用いることができる。

国際調査報告 、、、、、−、、、、Ａ、、、、、、、、ＰＣＴ／ＬＩＳ　９１１００６８６１ ＋ｎ、、、＊＋ｈｍｄ　Ａ９．、ｌｅｓ　Ｎ。　ＰＣＴ／ＬＩＳ　９Ｉ１００６ ８Ｇ

Claims (35)

【特許請求の範囲】
1. １．多重ビット入力デジタルデータ流から所定のノイズ特性を有するシングルビ ットパルス密度変調デジタルデータ流を発生するためのデジタルノイズシェーパ 回路において、 上記出力データ流を発生するためにエラー信号を受け且つ処理するための多極デ ジタルフィルタネットワーク、 上記出力流に応答してフィードバック信号を発生するための手段、上記フィード バック信号に応答して上記フィードバック信号を周波数シェーピングするための 手段、及び 上記エラー信号を発生するために上記多重ビット入力デジタルデータ流及び上記 周波数シェーピングされたフィードバック信号をデジタル的に付加するための手 段 を含むことを特徴とするデジタルノイズシェーパ回路。
2. ２．上記周波数シェーピング手段が上記フィードバック信号発生手段と上記付加 手段との間に接続されているフィードバック処理ネットワークを含むことを特徴 とする請求項１に記載のデジタルノイズシェーパ回路。
3. ３．上記フィードバック信号発生手段が比較器であることを特徴とする請求項１ に記載のデジタルノイズシェーパ回路。
4. ４．上記フィードバック信号発生手段が上記出力データ流の最上桁であることを 特徴とする請求項１に記載のデジタルノイズシェーパ回路。
5. ５．上記多極デジタルフィルタネットワークが少なくとも２つのデジタル累算器 から形成されていることを特徴とする請求項１に記載のデジタルノイズシェーパ 回路。
6. ６．上記フィードバック信号を周波数シェーピングするための上記手段が上記フ ィードバック信号と所定デジタル数を乗算するための手段を含むことを特徴とす る請求項１に記載のデジタルノイズシェーパ回路。
7. ７．上記多極デジタルフィルタネットワークが複数のフィルタ段から形成されて おり、上記フィルタ段の各々が出力がデジタル累算器に接続されているデジタル 加算器から構成されていることを特徴とする請求項１に記載のデジタルノイズシ ェーパ回路。
8. ８．上記フィードバック信号を周波数シェーピングするための上記手段か複数の 周波数シェーピング回路を含んでおり且つ上記フィルタ段の各々における上記デ ジタル加算器がフィルタ段に接続されている第１入力及び上記周波数シェーピン グ回路の１つに接続されている第２入力を有することを特徴とする請求項７に記 載のデジタルノイズシェーパ回路。
9. ９．アナログ信号から出力デジタルデータ流を発生するためのシグマデルタ変調 器において、 エラー信号を受け且つ処理するための複数のフィルタモジュール、上記フィルタ モジュールを直列に接続する手段、フィルタモジュールの各対の間に信号を導入 するための手段、上記フィルタ回路の出力に応答して上記出力データ流を発生す るためのアナログーデジタル変換器、 上記出力流に応答してフィードバック信号を発生するためのデジタル−アナログ 変換器、 上記エラー信号を発生するために上記アナログ信号と上記フィードバック信号を 加算するための手段、 上記フィードバック信号に応答して部分的フィードバック信号を上記導入手段の 各々と且つ上記加算手段に供給するための手段、上記アナログ入力に並列に接続 されている複数の前置フィルタであって、各々が部分的前置フィルタ信号を発生 する複数の前置フィルタ、及び部分的前置フィルタ信号を上記導入手段の各々に 且つ上記加算手段に供給するための手段 を含むことを特徴とするシグマデルタル変調器。
10. １０．上記導入手段が複数の加算接合を含み、上記複数の加算接合の１つがフィ ルタモジュールの各対の間に接続されていることを特徴とする請求項９に記載の シグマデルタ変調器。
11. １１．上記周波数シェーピング手段が複数のフィードバックモジュールを含んで おり、上記モジュールの各々が部分的フィードバック信号を発生し且つ上記部分 的フィードバック信号の各々が上記複数の加算接合の１つに供給されることを特 徴とする請求項１０に記載のシグマデルタ変調器。
12. １２．上記フィードバックモジュールの各々が受動ネットワークであることを特 徴とする請求項１１に記載のシグマデルタ変調器。
13. １３．上記フィードバックモジュールの各々が能動ネットワークであることを特 徴とする請求項１１に記載のシグマデルタ変調器。
14. １４．上記フィルタモジュールの各々が受動ネットワークであることを特徴とす る請求項９に記載のシグマデルタ変調器。
15. １５．上記フィルタモジュールの各々が能動ネットワークであることを特徴とす る請求項９に記載のシグマデルタ変調器。
16. １６．アナログ入力におけるアナログ信号から出力デジタルデータ流を発生する ためのシグマデルタ変調器において、 カスケードフィルタとして接続されている複数のフィルタ回路であってエラー信 号を受け且つ処理するための複数のフィルタ回路、複数の加算接合であって、そ の１つが上記カスケードフィルタにおけるフィルタ回路の各対の間に配置されて いる複数の加算接合、上記カスケードフィルタの出力に応答して上記出力データ 流を発生するためのアナログーデジタル変換器、 上記出力流に応答してフィードバック信号を発生するためのデジタル−アナログ 変換器、 カスケードフィードバック回路として接続され、上記フィードバック信号を受け 且つ処理するための複数のフィードバック回路であって、上記複数のフィードバ ックモジュールの各々が複数の部分的フィードバック信号の１つを発生する該複 数のフィードバック回路、 上記複数の部分的フィードバック信号の１つを上記加算接合の１つに供給するた めの手段、 上記アナログ入力に並列に接続され、各々が部分的前置フィルタ信号を発生する 複数の前置フィルタ、及び 上記複数の部分的前置フィルタ信号の１つを上記加算接合の１つに供給するため の手段 を含むことを特徴とするシグマデルタ変調器。
17. １７．上記フィードバック回路の各々が受動ネットワークであることを特徴とす る請求項１６に記載のシグマデルタ変調器。
18. １８．上記フィードバック回路の各々が能動ネットワークであることを特徴とす る請求項１６に記載のシグマデルタ変調器。
19. １９．上記フィルタ回路の各々が受動ネットワークであることを特徴とする請求 項１６に記載のシグマデルタ変調器。
20. ２０．上記フィルタ回路の各々が能動ネットワークであることを特徴とする請求 項１６に記載のシグマデルタ変調器。
21. ２１．上記アナログーデジタル変換器がシングルビット比較器を含むことを特徴 とする請求項１６に記載のシグマデルタ変調器。
22. ２２．上記デジタル−アナログ変換器がシングルビットデジタル−アナログ変換 器を含むことを特徴とする請求項１６に記載のシグマデルタル変調器。
23. ２３．上記シングルビットデジタル−アナログ変換器が２つの基準電圧レベルと 、上記出力流に応答して上記基準電圧レベルの１つを上記フィードバック信号と して選択するための手段とを含むことを特徴とする請求項１６に記載のシグマデ ルタ変調器。
24. ２４．上記フィルタ回路の少なくとも１つが積分器であることを特徴とする請求 項１６に記載のシグマデルタ変調器。
25. ２５．上記フィルタ回路の少なくとも１つが共振器であることを特徴とする請求 項１６に記載のシグマデルタル変調器。
26. ２６．アナログ入力におけるアナログ信号から出力デジタルデータ流を発生する ためのシグマデルタ変調器において、 上記アナログ信号に応答して第１エラー信号を発生するための第１加算接合、上 記エラー信号に応答して積分されたエラー信号を発生するための積分器、上記積 分されたエラー信号に応答して第２エラー信号を発生するための第２加算接合、 上記第２エラー信号に応答して出力エラー信号を発生するための共振器ネットワ ーク、 上記出力エラー信号に応答して上記出力データ流を発生するための比較器、上記 出力流に応答して２つ基準電圧の１つをフィードバック信号として選択するため の選択スイッチ 上記フィードバック信号に応答して第１部分的フィードバック信号を発生するた めの第１フィードバック回路、 上記第２エラー信号を発注するために上記第１部分的フィードバック信号を上記 の積分されたエラー信号を加算される上記第２加算接合に供給するための手段、 上記第１部分的フィードバック信号に応答して第２部分的フィードバック信号を 発生するための第２フィードバック回路、上記第１エラー信号を発生するために 上記第２部分的フィードバック信号を上記アナログ信号が加算されるべき上記第 １加算接合に供給するための手段、上記アナログ入力と上記第１加算接合との間 に接続されている第１前置フィルタ、及び 上記アナログ入力と上記第２加算接合の間に接続されている第２前置フィルタを 含むことを特徴とするシグマデルタ変調器。
27. ２７．上記第１フィードバック回路がコンデンサであることを特徴とする請求項 ２６に記載のシグマデルタ変調器。
28. ２８．上記第２フィードバック回路がコンデンサであることを特徴とする請求項 ２６に記載のシグマデルタ変調器。
29. ２９．上記積分器が切換コンデンサ技術によって構成されていることを特徴とす る請求項２６に記載のシグマデルタ変調器。
30. ３０．上記共振器が切換コンデンサ技術によって構成されていることを特徴とす る請求項２６に記載のシグマデルタ変調器。
31. ３１．アナログ信号から出力デジタルデータ流を発生するためのシグマデルタ変 調器において、 エラー信号を受け且つ処理するためのフィルタネットワーク、上記フィルタネッ トワークの出力に応答して上記出力データ流を発生するためのアナログーデジタ ル変換器、 上記出力流に応答してフィードバック信号を発生するためのデジタル−アナログ 変換器、 上記エラー信号を発生するために上記アナログ信号と上記フィードバック信号を 加算するための手段、 上記フィードバック信号に応答して部分的フィードバック信号を上記ネットワー クにおける第１の複数の所定点に導入するための手段、上記アナログ入力に並列 に接続されている複数の前置フィルタであって各々が部分的前置フィルタ信号を 発生する複数の前置フィルタ、及び部分的前置フィルタ信号を上記フィルタネッ トワークにおける第２の複数の所定点に供給するための手段 を含むことを特徴とするシグマデルタル変調器。
32. ３２．アナログ信号から出力デジタルデータ流を発生するためのシグマデルタ変 調器において、 エラー信号を受け且つ処理するための複数のフィルタモジュール、上記フィルタ モジュールを直列に接続する手段、フィルタモジュールの各対の間に信号を導入 するための手段、共振器を形成するためにフィルタモジュールの共振器対の出力 をフィルタモジュールの上記共振器対の入力に接続している少なくとも１つの共 振器フィードバックネットワーク、 上記フィルタ回路の出力に応答して上記出力データ流を発生するためのアナログ ーデジタル変換器、 上記出力流に応答してフィードバック信号を発生するためのデジタル−アナログ 変換器、 上記エラー信号を発注するために上記アナログ信号と上記フィードバック信号を 加算するための手段、及び 上記フィードバック信号に応答して部分的フィードバック信号を上記導入手段の 各々と上記加算手段とに供給するための手段、を含むことを特徴とするシグマデ ルタ変調器。
33. ３３．上記導入手段が複数の加算接合を含み、上記共振器フィードバックネット ワークがフィルタモジュールの共振器対の出力とフィルタモジュールの上記共振 器対の上記入力における上記複数の加算接合の１つの間に接続されていることを 特徴とする請求項３２に記載のシグマデルタ変調器。
34. ３４．上記フィルタモジュールの各々が積分器を含むことを特徴とする請求項３ ２に記載のシグマデルタ変調器。
35. ３５．アナログ入力におけるアナログ信号から出力デジタルデータ流を発生する ためのシグマデルタル変調器において、上記アナログ信号に応答して第１エラー 信号を発生するための第１加算接合、上記エラー信号に応答して第１の積分され たエラー信号を発生するための第１積分器、 上記第１の積分されたエラー信号に応答して第２エラー信号を発生するための第 ２加算接合、 上記第２エラー信号に応答して第２の積分されたエラー信号を発生するための第 ２積分器、 上記第２積分されたエラー信号に応答して第３エラー信号を発生するための第３ 加算接合、 上記第３エラー信号に応答し且つ出力を有する第３積分器、共振器を形成するた めに上記第３積分器出力と上記第２加算接合との間に接続されている共振器フィ ードバックネットワーク、上記第３積分器出力に応答して出力エラー信号を発生 するための手段、上記出力エラー信号に応答して上記出力データ流を発生するた めの比較器、上記出力流に応答して２つの基準電圧の１つをフィードバック信号 として選択するための選択スイッチ、 上記フィードバック信号に応答して第１部分的フィードバック信号を発生するた めの第１フィードバック回路、 上記第２エラー信号を発生するために上記第１の部分的フィードバック信号を上 記積分されたエラー信号か加算されるべき上記第２加算接合に供給するための手 段、 上記第１部分的フィードバック信号に応答して第２の部分的フィードバック信号 を発生するための第２のフィードバック回路、及び上記第１のエラー信号を発生 するために上記第２の部分的フィードバック信号を上記アナログ信号が加算され るべき上記第１加算接合に供給するための手段を含むことを特徴とするシグマデ ルタ変調器。