JPH0547766A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0547766A JPH0547766A JP3204252A JP20425291A JPH0547766A JP H0547766 A JPH0547766 A JP H0547766A JP 3204252 A JP3204252 A JP 3204252A JP 20425291 A JP20425291 A JP 20425291A JP H0547766 A JPH0547766 A JP H0547766A
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】 この発明は、ＩＣチップ内部に保持された機
密事項を解析困難とする半導体集積回路装置を提供しよ
うとするものである。 【構成】 ＩＣチップ（１００）上には集積回路部（１
０２）が設けられている。そして、この集積回路部（１
０２）の上方を、アルミニウム層（２４）で覆うように
した。このようなものであると、ＩＣチップ（１００）
の上方からは、集積回路部（１０２）内に形成される内
部配線層（２０）を直視できない。よって、集積回路部
（１０２）の配線状態から、ＩＣチップ（１００）内部
に保持された機密事項を読み取ることはできなくなる。
密事項を解析困難とする半導体集積回路装置を提供しよ
うとするものである。 【構成】 ＩＣチップ（１００）上には集積回路部（１
０２）が設けられている。そして、この集積回路部（１
０２）の上方を、アルミニウム層（２４）で覆うように
した。このようなものであると、ＩＣチップ（１００）
の上方からは、集積回路部（１０２）内に形成される内
部配線層（２０）を直視できない。よって、集積回路部
（１０２）の配線状態から、ＩＣチップ（１００）内部
に保持された機密事項を読み取ることはできなくなる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
係わり、特に機密事項がチップ上に回路化されて保持さ
れているＲＯＭや特殊回路等において、これらが保持す
る機密事項を解析できなくなるような半導体集積回路装
置に関する。
係わり、特に機密事項がチップ上に回路化されて保持さ
れているＲＯＭや特殊回路等において、これらが保持す
る機密事項を解析できなくなるような半導体集積回路装
置に関する。
【０００２】
【従来の技術】従来、半導体装置（以下ＩＣチップと称
す）における最上層の導電層は、内部配線層そのもので
ある。図１２は、従来の半導体集積回路装置の概略的な
平面図、図１３は、従来の半導体集積回路装置の概略的
な断面図である。
す）における最上層の導電層は、内部配線層そのもので
ある。図１２は、従来の半導体集積回路装置の概略的な
平面図、図１３は、従来の半導体集積回路装置の概略的
な断面図である。
【０００３】図１２に示すように、ＩＣチップ１００の
上方から、マイクロスコ−プ等で直視すると、ＩＣチッ
プ１００上に形成された集積回路部１０２において、内
部配線層１０４1 はあらわとなる。また、内部配線層１
０４1 の下に形成された内部配線層１０４2 も直視し得
るものである。
上方から、マイクロスコ−プ等で直視すると、ＩＣチッ
プ１００上に形成された集積回路部１０２において、内
部配線層１０４1 はあらわとなる。また、内部配線層１
０４1 の下に形成された内部配線層１０４2 も直視し得
るものである。
【０００４】このように、内部配線層１０４1 、１０４
2 が直視できるということは、集積回路の内部配線状態
が分かってしまうということであり、特に機密事項をチ
ップ上に回路化して保持しているようなＲＯＭや特殊回
路等でも、この内部配線状態を調べてしまえば、第三者
でも、その機密事項を知ることが可能である。
2 が直視できるということは、集積回路の内部配線状態
が分かってしまうということであり、特に機密事項をチ
ップ上に回路化して保持しているようなＲＯＭや特殊回
路等でも、この内部配線状態を調べてしまえば、第三者
でも、その機密事項を知ることが可能である。
【０００５】上記内部配線層が直視できるという問題へ
の対応策としては、例えば図１３に示される、パッシベ
−ション膜１０６を非透明にするとか、内部配線層１０
４があらわとならないように、これらの内部配線層１０
４を基板１０８内に拡散層で作り込んでしまうしか、現
在のところ手段がない。しかしながら、これらのような
手段を用いても、大部分の回路情報は直視で可能であ
り、秘密保持というレベルにおいてはかなり低いもので
ある。
の対応策としては、例えば図１３に示される、パッシベ
−ション膜１０６を非透明にするとか、内部配線層１０
４があらわとならないように、これらの内部配線層１０
４を基板１０８内に拡散層で作り込んでしまうしか、現
在のところ手段がない。しかしながら、これらのような
手段を用いても、大部分の回路情報は直視で可能であ
り、秘密保持というレベルにおいてはかなり低いもので
ある。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
ＩＣチップでは、次のような問題があった。
ＩＣチップでは、次のような問題があった。
【０００７】（１） 内部配線層が見えてしまうので、
ＩＣチップの上方からマイクロスコ−プ等で見れば、集
積回路部の内部配線状態が分かってしまう。この内部配
線状態を見れば、チップ情報を、ある程度まで読み取る
ことが可能である。よって、秘密保護にならない。
ＩＣチップの上方からマイクロスコ−プ等で見れば、集
積回路部の内部配線状態が分かってしまう。この内部配
線状態を見れば、チップ情報を、ある程度まで読み取る
ことが可能である。よって、秘密保護にならない。
【０００８】（２） パッシベ−ション膜を非透明とし
ても、このパッシベ−ション膜を除去してしまえば、内
部配線層が剥き出しになる。よって、上記（１）と同様
に、チップ情報を、ある程度まで読み取れるので秘密保
護にならない。さらに、剥き出しとなった内部配線層
に、プロ−ブ等で電気信号を送れば、その回路の構成を
より確実に知られてしまう。
ても、このパッシベ−ション膜を除去してしまえば、内
部配線層が剥き出しになる。よって、上記（１）と同様
に、チップ情報を、ある程度まで読み取れるので秘密保
護にならない。さらに、剥き出しとなった内部配線層
に、プロ−ブ等で電気信号を送れば、その回路の構成を
より確実に知られてしまう。
【０００９】（３） ＩＣは能動素子の集合体であり、
電気的な動作を行わせると、微弱ながら、電気ノイズを
発生する。この微弱なノイズを、ＥＢテスタを用いて捕
まえると、能動素子の動作を把握できるので、上記
（１）、（２）同様に、ＩＣチップ内に保持された機密
事項が知られてしまう。
電気的な動作を行わせると、微弱ながら、電気ノイズを
発生する。この微弱なノイズを、ＥＢテスタを用いて捕
まえると、能動素子の動作を把握できるので、上記
（１）、（２）同様に、ＩＣチップ内に保持された機密
事項が知られてしまう。
【００１０】この発明は、上記従来のＩＣチップでは、
その内部に保持された機密事項を解析できる、という問
題を解決し、ＩＣチップ内部に保持された機密事項を解
析困難とする半導体集積回路装置を提供することを目的
としている。
その内部に保持された機密事項を解析できる、という問
題を解決し、ＩＣチップ内部に保持された機密事項を解
析困難とする半導体集積回路装置を提供することを目的
としている。
【００１１】
【課題を解決するための手段】この発明に係わる半導体
集積回路装置の第１の態様は、集積回路部上方の全て
を、又はその上方の一部を導電層で覆うようにした。さ
らに、その第２の態様は、上記導電層に、所定の電位を
印加するようにした。
集積回路装置の第１の態様は、集積回路部上方の全て
を、又はその上方の一部を導電層で覆うようにした。さ
らに、その第２の態様は、上記導電層に、所定の電位を
印加するようにした。
【００１２】さらに、その第３の態様は、上記導電層
に、この導電層が切断されたことを検出する検出器を接
続した。そして、この検出器は、導電層が切断されたこ
とを検知すると、集積回路部の動作が停止してしまうよ
うな信号を出力するように構成した。
に、この導電層が切断されたことを検出する検出器を接
続した。そして、この検出器は、導電層が切断されたこ
とを検知すると、集積回路部の動作が停止してしまうよ
うな信号を出力するように構成した。
【００１３】
【作用】上記第１の態様による半導体集積回路装置にあ
っては、集積回路部上方の全て、又はその上方の一部を
導電層で覆うので、この導電層直下の集積回路部は、直
視することができなくなる。よって、マイクロスコ−プ
等で、ＩＣチップ上方から見ても、集積回路部の内部配
線層の接続状態は分からない。また、プロ−ブを、この
導電層を貫いて上記集積回路部にさしても、プロ−ブが
複数本同時にさされた場合には、上記導電層を介して、
プロ−ブどうしがショ−トしてしまうので、集積回路部
の動作の解析が不可能になる。
っては、集積回路部上方の全て、又はその上方の一部を
導電層で覆うので、この導電層直下の集積回路部は、直
視することができなくなる。よって、マイクロスコ−プ
等で、ＩＣチップ上方から見ても、集積回路部の内部配
線層の接続状態は分からない。また、プロ−ブを、この
導電層を貫いて上記集積回路部にさしても、プロ−ブが
複数本同時にさされた場合には、上記導電層を介して、
プロ−ブどうしがショ−トしてしまうので、集積回路部
の動作の解析が不可能になる。
【００１４】また、上記第２の態様による半導体集積回
路装置にあっては、上記導電層に、所定の電位が印加し
ている。このため、第２の態様の装置では、第１の態様
の装置での作用に加えて、さらにＥＢテスタによる集積
回路部の動作の解析をも不可能にする作用が得られる。
これは、上記導電層が電位を有するために、集積回路部
から放出される磁気的放出物が、上記導電層でカットさ
れ、導電層より上方に放出されなくなるからである。
路装置にあっては、上記導電層に、所定の電位が印加し
ている。このため、第２の態様の装置では、第１の態様
の装置での作用に加えて、さらにＥＢテスタによる集積
回路部の動作の解析をも不可能にする作用が得られる。
これは、上記導電層が電位を有するために、集積回路部
から放出される磁気的放出物が、上記導電層でカットさ
れ、導電層より上方に放出されなくなるからである。
【００１５】また、上記第３の態様による半導体集積回
路装置にあっては、上記導電層に、この導電層が切断さ
れたことを検出する検出器を接続している。そして、こ
の検出器は、導電層が切断されたことを検出すると、集
積回路部の動作を停止させてしまうような信号を発生す
るように構成している。このため、第３の態様の装置で
は、第１の態様の装置での作用に加えて、さらに上記導
電層を剥ごうと試み、上記導電層を切ってしまった場
合、集積回路部が動作しなくなるので、集積回路部の動
作を解析できなくなる。
路装置にあっては、上記導電層に、この導電層が切断さ
れたことを検出する検出器を接続している。そして、こ
の検出器は、導電層が切断されたことを検出すると、集
積回路部の動作を停止させてしまうような信号を発生す
るように構成している。このため、第３の態様の装置で
は、第１の態様の装置での作用に加えて、さらに上記導
電層を剥ごうと試み、上記導電層を切ってしまった場
合、集積回路部が動作しなくなるので、集積回路部の動
作を解析できなくなる。
【００１６】
【実施例】以下、図面を参照して、この発明を実施例に
より説明する。
より説明する。
【００１７】図１は、この発明の第１の実施例に係わる
半導体集積回路装置の概略的な平面図、図２は、第１の
実施例に係わる半導体集積回路装置の要部の断面図であ
る。図１、図２に示すように、接地（ＧＮＤ）されたシ
リコン基板１０内には、能動素子、例えばＭＯＳＦＥＴ
１２1 ，１２2 が形成されている。ＭＯＳＦＥＴ１
２1 ，１２2 はそれぞれ、ゲ−ト電極１４、ソ−ス／ド
レイン拡散層１６を有する。そして、ゲ−ト電極１４上
は、絶縁膜１８で覆われている。絶縁膜１８上には、内
部配線層２０が形成されている。さらに絶縁膜１８上に
は、内部配線層２０上を覆うように絶縁膜２２が形成さ
れている。絶縁膜２２上には、アルミニウム層２４が形
成されている。このアルミニウム層２４は、絶縁膜１８
および絶縁膜２２に形成された開口部２６を介して基板
１０に接続されている。これにより、アルミニウム層２
４は接地電位が供給される。アルミニウム層２４上に
は、パッシベ−ション膜２８が形成されている。このア
ルミニウム層２４は、図１の平面図に示すように、ＩＣ
チップ１００上に設けられた集積回路部１０２の上方を
覆うように形成されている。
半導体集積回路装置の概略的な平面図、図２は、第１の
実施例に係わる半導体集積回路装置の要部の断面図であ
る。図１、図２に示すように、接地（ＧＮＤ）されたシ
リコン基板１０内には、能動素子、例えばＭＯＳＦＥＴ
１２1 ，１２2 が形成されている。ＭＯＳＦＥＴ１
２1 ，１２2 はそれぞれ、ゲ−ト電極１４、ソ−ス／ド
レイン拡散層１６を有する。そして、ゲ−ト電極１４上
は、絶縁膜１８で覆われている。絶縁膜１８上には、内
部配線層２０が形成されている。さらに絶縁膜１８上に
は、内部配線層２０上を覆うように絶縁膜２２が形成さ
れている。絶縁膜２２上には、アルミニウム層２４が形
成されている。このアルミニウム層２４は、絶縁膜１８
および絶縁膜２２に形成された開口部２６を介して基板
１０に接続されている。これにより、アルミニウム層２
４は接地電位が供給される。アルミニウム層２４上に
は、パッシベ−ション膜２８が形成されている。このア
ルミニウム層２４は、図１の平面図に示すように、ＩＣ
チップ１００上に設けられた集積回路部１０２の上方を
覆うように形成されている。
【００１８】上記構成の半導体集積回路装置であると、
集積回路部１０２上が、アルミニウム膜で覆われている
ので、ＩＣチップ１００上方からは、集積回路部１０２
内に形成設された内部配線層２０の配線状態が見えな
い。従って、集積回路部１０２の配線状態から、チップ
情報を読み取ることはできなくなる。
集積回路部１０２上が、アルミニウム膜で覆われている
ので、ＩＣチップ１００上方からは、集積回路部１０２
内に形成設された内部配線層２０の配線状態が見えな
い。従って、集積回路部１０２の配線状態から、チップ
情報を読み取ることはできなくなる。
【００１９】また、プロ−ブ等を、内部配線層２０に刺
そうとすると、プロ−ブはアルミニウム層２４を貫通す
ることになるので、複数本刺した場合には、プロ−ブど
うしが互いにショ−トしてしまう。従って、プロ−バ−
を用いた集積回路部の動作解析も行えなくなる。上記第
１の実施例では、アルミニウム層２４が接地されてい
る。このようにした場合には、上記効果に加えてさら
に、次のような効果を得ることができる。すなわち、プ
ロ−ブを１本だけ刺したとしても、アルミニウム層２４
が接地されていれば、プロ−ブからの電気信号は、内部
配線層２０には伝わらなくなる。
そうとすると、プロ−ブはアルミニウム層２４を貫通す
ることになるので、複数本刺した場合には、プロ−ブど
うしが互いにショ−トしてしまう。従って、プロ−バ−
を用いた集積回路部の動作解析も行えなくなる。上記第
１の実施例では、アルミニウム層２４が接地されてい
る。このようにした場合には、上記効果に加えてさら
に、次のような効果を得ることができる。すなわち、プ
ロ−ブを１本だけ刺したとしても、アルミニウム層２４
が接地されていれば、プロ−ブからの電気信号は、内部
配線層２０には伝わらなくなる。
【００２０】さらに、ＥＢテスタを用いて、集積回路部
１０２からの微弱な電気的ノイズを捕まえようとして
も、アルミニウム層２４が接地されていれば、あるいは
所定の電位を供給しておけば、電気的ノイズは、アルミ
ニウム層２４に吸収されてしまうので、アルミニウム層
２４上には、ノイズが出なくなる。よって、ＥＢテスタ
による動作解析も不可能である。
１０２からの微弱な電気的ノイズを捕まえようとして
も、アルミニウム層２４が接地されていれば、あるいは
所定の電位を供給しておけば、電気的ノイズは、アルミ
ニウム層２４に吸収されてしまうので、アルミニウム層
２４上には、ノイズが出なくなる。よって、ＥＢテスタ
による動作解析も不可能である。
【００２１】尚、電気ノイズをアルミニウム層２４上に
出さなくするには、上記アルミニウムを接地する他、所
定の電位（例えばＶＤＤレベル）を供給するように構成
しても良い。
出さなくするには、上記アルミニウムを接地する他、所
定の電位（例えばＶＤＤレベル）を供給するように構成
しても良い。
【００２２】図３は、この発明の第２の実施例に係わる
半導体集積回路装置の概略的な平面図である。図３にお
いて、図１と同一の部分については、同一の参照符号を
付し、異なる部分についてのみ説明する。
半導体集積回路装置の概略的な平面図である。図３にお
いて、図１と同一の部分については、同一の参照符号を
付し、異なる部分についてのみ説明する。
【００２３】図３に示すように、アルミニウム層２４
は、集積回路部１０２の上方をすべて覆わなくても、集
積回路部１０２の一部の上方のみを覆うをようにしても
良い。例えば図３に示すように、集積回路部１０２が、
ＣＰＵ３０、マスクＲＯＭ（ＭＲＯＭ）３２、ＲＡＭ３
４、およびプログラマブルＲＯＭ（ＰＲＯＭ）３６で構
成され、ＩＣチップ１００が１チップマイコンであった
場合には、アルミニウム層２４を、機密事項を回路化し
ているＰＲＯＭ３４上のみを、覆うようにしても良い。
は、集積回路部１０２の上方をすべて覆わなくても、集
積回路部１０２の一部の上方のみを覆うをようにしても
良い。例えば図３に示すように、集積回路部１０２が、
ＣＰＵ３０、マスクＲＯＭ（ＭＲＯＭ）３２、ＲＡＭ３
４、およびプログラマブルＲＯＭ（ＰＲＯＭ）３６で構
成され、ＩＣチップ１００が１チップマイコンであった
場合には、アルミニウム層２４を、機密事項を回路化し
ているＰＲＯＭ３４上のみを、覆うようにしても良い。
【００２４】図４は、この発明の第３の実施例に係わる
半導体集積回路装置の概略的な平面図である。図４にお
いて、図１と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
半導体集積回路装置の概略的な平面図である。図４にお
いて、図１と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【００２５】図４に示すように、第３の実施例は、集積
回路部１０２内に、異常信号検出部４０を設けたもので
ある。この異常信号検出部４０の入力端には、アルミニ
ウム層２４が開口部４２を介して接続される。また、異
常信号検出部４０の出力端は、ＣＰＵ３０の入力端に接
続するようにしている。そして、アルミニウム層２４
が、剥離された時に、異常信号検出部４０は、ＣＰＵ３
０の動作を停止させるような信号を出す。図５は、この
発明の第３の実施例に係わる半導体集積回路装置の具体
的な構成図である。
回路部１０２内に、異常信号検出部４０を設けたもので
ある。この異常信号検出部４０の入力端には、アルミニ
ウム層２４が開口部４２を介して接続される。また、異
常信号検出部４０の出力端は、ＣＰＵ３０の入力端に接
続するようにしている。そして、アルミニウム層２４
が、剥離された時に、異常信号検出部４０は、ＣＰＵ３
０の動作を停止させるような信号を出す。図５は、この
発明の第３の実施例に係わる半導体集積回路装置の具体
的な構成図である。
【００２６】図５に示すように、異常信号検出部４０
は、第１の入力端４４、第２の入力端４６、出力端４８
をそれぞれ有している。第１の入力端４４は、アルミニ
ウム層２４の一端に接続されている。アルミニウム層２
４の他端は、接地ＧＮＤに接続されている。第１の入力
端４４は、検出部４０内に設けられたインバ−タ５０の
入力端に接続されている。また、インバ−タ５０の入力
端と第１の入力端４４との間のノ−ド５２には、抵抗素
子５４の一端が接続されている。抵抗素子５４の他端
は、ＶＤＤに接続されている。インバ−タ５０の出力端
は、アンドゲ−ト５６の第１の入力端に接続されてい
る。検出部４０の第２の入力端４６は、リセット信号が
供給される端子５８に接続されている。また、第２の入
力端４６は、アンドゲ−ト５６の第２の入力端に接続さ
れている。アンドゲ−ト５６の出力端は、検出部４０の
出力端４８に接続され、この出力端４８は、ＣＰＵ３０
のリセット端子Ｒに接続されている。次に、上記構成の
検出部４０の動作について説明する。
は、第１の入力端４４、第２の入力端４６、出力端４８
をそれぞれ有している。第１の入力端４４は、アルミニ
ウム層２４の一端に接続されている。アルミニウム層２
４の他端は、接地ＧＮＤに接続されている。第１の入力
端４４は、検出部４０内に設けられたインバ−タ５０の
入力端に接続されている。また、インバ−タ５０の入力
端と第１の入力端４４との間のノ−ド５２には、抵抗素
子５４の一端が接続されている。抵抗素子５４の他端
は、ＶＤＤに接続されている。インバ−タ５０の出力端
は、アンドゲ−ト５６の第１の入力端に接続されてい
る。検出部４０の第２の入力端４６は、リセット信号が
供給される端子５８に接続されている。また、第２の入
力端４６は、アンドゲ−ト５６の第２の入力端に接続さ
れている。アンドゲ−ト５６の出力端は、検出部４０の
出力端４８に接続され、この出力端４８は、ＣＰＵ３０
のリセット端子Ｒに接続されている。次に、上記構成の
検出部４０の動作について説明する。
【００２７】まず、アルミニウム層２４は接地電位であ
るので、検出部４０の第１の入力端４４には、常に
“Ｌ”レベルの信号が供給される。この“Ｌ”レベルの
信号は、インバ−タ５０で反転される。よって、アンド
ゲ−ト５６の第１の入力端には、“Ｈ”レベルの信号
が、常に供給される。また、端子４８に、“Ｈ”レベル
のリセット信号が供給され、アンドゲ−ト５６の第２の
入力端に“Ｈ”レベルの信号が供給されると、アンドゲ
−ト５６は、その出力端から“Ｈ”レベルの信号を出力
し、ＣＰＵ３０のリセット端Ｒに“Ｈ”レベルのリセッ
ト信号を供給する。これにより、ＣＰＵ３０が活性化す
る。
るので、検出部４０の第１の入力端４４には、常に
“Ｌ”レベルの信号が供給される。この“Ｌ”レベルの
信号は、インバ−タ５０で反転される。よって、アンド
ゲ−ト５６の第１の入力端には、“Ｈ”レベルの信号
が、常に供給される。また、端子４８に、“Ｈ”レベル
のリセット信号が供給され、アンドゲ−ト５６の第２の
入力端に“Ｈ”レベルの信号が供給されると、アンドゲ
−ト５６は、その出力端から“Ｈ”レベルの信号を出力
し、ＣＰＵ３０のリセット端Ｒに“Ｈ”レベルのリセッ
ト信号を供給する。これにより、ＣＰＵ３０が活性化す
る。
【００２８】また、端子４８に、“Ｌ”レベルの信号が
供給されている場合には、アンドゲ−ト５６は、その出
力端から“Ｌ”レベルの信号を出力するので、ＣＰＵ３
０は、活性化されない。
供給されている場合には、アンドゲ−ト５６は、その出
力端から“Ｌ”レベルの信号を出力するので、ＣＰＵ３
０は、活性化されない。
【００２９】ここで、アルミニウム層２４を剥離したと
する。すると、検出部４０の第１の入力端４４は接地レ
ベルではなくなるので、インバ−タ５０の入力端には、
ＶＤＤの電位、すなわち“Ｈ”レベルの信号が、抵抗素
子５４を介して供給されるようになる。よって、アンド
ゲ−ト５６の第１の入力には、常に“Ｌ”レベルの信号
が供給されるようになる。このような状態となれば、ア
ンドゲ−ト５６の第２の入力に、“Ｈ”レベル、“Ｌ”
レベルいずれの信号を供給したとしても、その出力は常
に“Ｌ”レベルになる。従って、リセット信号をＩＣチ
ップに供給しても、ＣＰＵ３０は動作しなくなる。
する。すると、検出部４０の第１の入力端４４は接地レ
ベルではなくなるので、インバ−タ５０の入力端には、
ＶＤＤの電位、すなわち“Ｈ”レベルの信号が、抵抗素
子５４を介して供給されるようになる。よって、アンド
ゲ−ト５６の第１の入力には、常に“Ｌ”レベルの信号
が供給されるようになる。このような状態となれば、ア
ンドゲ−ト５６の第２の入力に、“Ｈ”レベル、“Ｌ”
レベルいずれの信号を供給したとしても、その出力は常
に“Ｌ”レベルになる。従って、リセット信号をＩＣチ
ップに供給しても、ＣＰＵ３０は動作しなくなる。
【００３０】以上のように、第３の実施例によれば、ア
ルミニウム層２４を剥がしてしまうと、ＣＰＵ３０が動
作しなくなるので、内部配線層の配線状態が見えたとし
ても、その動作は解析できなくなる。
ルミニウム層２４を剥がしてしまうと、ＣＰＵ３０が動
作しなくなるので、内部配線層の配線状態が見えたとし
ても、その動作は解析できなくなる。
【００３１】図６は、この発明の第４の実施例に係わる
半導体集積回路装置の概略的な平面図である。図６にお
いて、図４と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
半導体集積回路装置の概略的な平面図である。図６にお
いて、図４と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【００３２】図６に示すように、第４の実施例は、第３
の実施例に準じており、アルミニウム層２４に、その幅
を狭くした領域（以下配線６０と称す）を設け、アルミ
ニウム層２４を切れやすくしたものである。この配線６
０でのアルミニウム層２４の幅は、例えばリソグラフィ
技術で得られる、最小の幅とすれば良い。配線６０の一
端は、開口部２６を介して基板（接地電位）に接続さ
れ、その他端はアルミニウム層２４に接続されている。
このアルミニウム層２４は、開口部４２を介して異常信
号検出部４０に接続されている。
の実施例に準じており、アルミニウム層２４に、その幅
を狭くした領域（以下配線６０と称す）を設け、アルミ
ニウム層２４を切れやすくしたものである。この配線６
０でのアルミニウム層２４の幅は、例えばリソグラフィ
技術で得られる、最小の幅とすれば良い。配線６０の一
端は、開口部２６を介して基板（接地電位）に接続さ
れ、その他端はアルミニウム層２４に接続されている。
このアルミニウム層２４は、開口部４２を介して異常信
号検出部４０に接続されている。
【００３３】上記構成の装置であると、パッシベ−ショ
ン膜を剥がした際、その衝撃によって、配線６０が切れ
てしまう。配線６０が切れてしまうと、アルミニウム層
２４は、接地レベルではなくなってしまうので、第３の
実施例と同様にＣＰＵ３０が動作しなくなってしまう。
ン膜を剥がした際、その衝撃によって、配線６０が切れ
てしまう。配線６０が切れてしまうと、アルミニウム層
２４は、接地レベルではなくなってしまうので、第３の
実施例と同様にＣＰＵ３０が動作しなくなってしまう。
【００３４】図７は、この発明の第４の実施例に係わる
半導体集積回路装置の具体的な構成図である。図７にお
いて、図５と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
半導体集積回路装置の具体的な構成図である。図７にお
いて、図５と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【００３５】上記構成のように、一端を基板に接続した
配線６０をアルミニウム層２４に接続し、さらにこのア
ルミニウム層２４を検出部４０に接続すれば、パッシベ
−ション膜を剥がした際、その衝撃によって配線６０が
切れてしまうと、ＣＰＵ３０が動作しなくなる。
配線６０をアルミニウム層２４に接続し、さらにこのア
ルミニウム層２４を検出部４０に接続すれば、パッシベ
−ション膜を剥がした際、その衝撃によって配線６０が
切れてしまうと、ＣＰＵ３０が動作しなくなる。
【００３６】図８は、この発明の第５の実施例に係わる
半導体集積回路装置の概略的な平面図である。図８にお
いて、図６と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
半導体集積回路装置の概略的な平面図である。図８にお
いて、図６と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【００３７】図８に示すように、第５の実施例は、第４
の実施例のようにアルミニウム層２４に配線６０を接続
するとともに、この配線６０の途中に、さらにヒュ−ズ
６２を設けたものである。そのヒュ−ズ６２は、パッシ
ベ−ション膜と、エッチングレ−トが取りにくい導電体
で構成され、パッシベ−ション膜をエッチングすると、
ヒュ−ズ６２も同時にエッチングされてしまうようにす
る。このようにすれば、パッシベ−ション膜をエッチン
グするだけで、アルミニウム層２４の電位をフロ−ティ
ングとできる。よって、パッシベ−ション膜をエッチン
グしてしまうと、第３、第４の実施例と同様に、ＣＰＵ
３０が動作しなくなる。
の実施例のようにアルミニウム層２４に配線６０を接続
するとともに、この配線６０の途中に、さらにヒュ−ズ
６２を設けたものである。そのヒュ−ズ６２は、パッシ
ベ−ション膜と、エッチングレ−トが取りにくい導電体
で構成され、パッシベ−ション膜をエッチングすると、
ヒュ−ズ６２も同時にエッチングされてしまうようにす
る。このようにすれば、パッシベ−ション膜をエッチン
グするだけで、アルミニウム層２４の電位をフロ−ティ
ングとできる。よって、パッシベ−ション膜をエッチン
グしてしまうと、第３、第４の実施例と同様に、ＣＰＵ
３０が動作しなくなる。
【００３８】図９は、この発明の第５の実施例に係わる
半導体集積回路装置の具体的な構成図である。図９にお
いて、図５と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
半導体集積回路装置の具体的な構成図である。図９にお
いて、図５と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【００３９】上記構成のようなヒュ−ズ６２を、配線６
０の途中に設ければ、パッシベ−ション膜を剥がした
際、ヒュ−ズ６２が切れてしまうので、ＣＰＵ３０が動
作しなくなる。
０の途中に設ければ、パッシベ−ション膜を剥がした
際、ヒュ−ズ６２が切れてしまうので、ＣＰＵ３０が動
作しなくなる。
【００４０】図１０はヒュ−ズ６２の具体的な構成を示
す断面図であり、（ａ）はパッシベ−ション膜を剥がす
前の断面を、（ｂ）はパッシベ−ション膜を剥がした後
の断面をそれぞれ示している。
す断面図であり、（ａ）はパッシベ−ション膜を剥がす
前の断面を、（ｂ）はパッシベ−ション膜を剥がした後
の断面をそれぞれ示している。
【００４１】図１０（ａ）に示すように、基板１０上に
は、絶縁膜１８が形成されている。絶縁膜１８上には、
ヒュ−ズ６２が形成されている。絶縁膜１８上には、ヒ
ュ−ズ６２を覆うように、絶縁膜２２が形成されてい
る。絶縁膜２２上には、アルミニウム層２４が形成され
ている。アルミニウム層２４は、絶縁膜２２内に形成さ
れた開口部６４を介して、ヒュ−ズ６２に接続されてい
る。絶縁膜２２上には、アルミニウム層２４を覆うよう
に、パッシベ−ション膜２８が形成されている。上記構
成のヒュ−ズ６２において、このヒュ−ズ６２を、パッ
シベ−ション膜２８とエッチングレ−トが取りにくいも
ので構成する。例えばパッシベ−ション膜２８がシリコ
ン窒化膜で構成される場合には、ヒュ−ズ６２をポリシ
リコンで構成する。
は、絶縁膜１８が形成されている。絶縁膜１８上には、
ヒュ−ズ６２が形成されている。絶縁膜１８上には、ヒ
ュ−ズ６２を覆うように、絶縁膜２２が形成されてい
る。絶縁膜２２上には、アルミニウム層２４が形成され
ている。アルミニウム層２４は、絶縁膜２２内に形成さ
れた開口部６４を介して、ヒュ−ズ６２に接続されてい
る。絶縁膜２２上には、アルミニウム層２４を覆うよう
に、パッシベ−ション膜２８が形成されている。上記構
成のヒュ−ズ６２において、このヒュ−ズ６２を、パッ
シベ−ション膜２８とエッチングレ−トが取りにくいも
ので構成する。例えばパッシベ−ション膜２８がシリコ
ン窒化膜で構成される場合には、ヒュ−ズ６２をポリシ
リコンで構成する。
【００４２】このようにしておけば、図１０（ｂ）に示
すように、シリコン窒化膜から成るパッシベ−ション膜
２８を、ＣＦ4 等でエッチングすると、ポリシリコンか
ら成るヒュ−ズ６２も、同時にエッチングされ、図中６
６に示すように、ヒュ−ズ６２が切断される。
すように、シリコン窒化膜から成るパッシベ−ション膜
２８を、ＣＦ4 等でエッチングすると、ポリシリコンか
ら成るヒュ−ズ６２も、同時にエッチングされ、図中６
６に示すように、ヒュ−ズ６２が切断される。
【００４３】尚、この例では、ヒュ−ズ６２とパッシベ
−ション膜２８との間に絶縁膜２２が形成されている
が、ヒュ−ズ６２上での絶縁膜２２の膜厚Ｔを充分に薄
くすれば、図１０（ｂ）に示すように、ヒュ−ズ６２
を、パッシベ−ション膜２８をエッチングするだけで切
断することが可能である。
−ション膜２８との間に絶縁膜２２が形成されている
が、ヒュ−ズ６２上での絶縁膜２２の膜厚Ｔを充分に薄
くすれば、図１０（ｂ）に示すように、ヒュ−ズ６２
を、パッシベ−ション膜２８をエッチングするだけで切
断することが可能である。
【００４４】図１１はヒュ−ズ６２の具体的な構成のそ
の他の例を示す断面図であり、（ａ）はパッシベ−ショ
ン膜を剥がす前の断面を、（ｂ）はパッシベ−ション膜
を剥がした後の断面をそれぞれ示している。
の他の例を示す断面図であり、（ａ）はパッシベ−ショ
ン膜を剥がす前の断面を、（ｂ）はパッシベ−ション膜
を剥がした後の断面をそれぞれ示している。
【００４５】図１０（ａ）、（ｂ）で説明したように、
ヒュ−ズ６２上での絶縁膜２２が、ヒュ−ズ６２を切断
する際の障壁となるような場合には、図１１（ａ）のよ
うに、ヒュ−ズ６２上の絶縁膜２２内に開口部６８を新
たに形成すればよい。そして、この開口部６８を介し
て、ヒュ−ズ６２とパッシベ−ション膜２８とが直接に
接触するようにすれば良い。
ヒュ−ズ６２上での絶縁膜２２が、ヒュ−ズ６２を切断
する際の障壁となるような場合には、図１１（ａ）のよ
うに、ヒュ−ズ６２上の絶縁膜２２内に開口部６８を新
たに形成すればよい。そして、この開口部６８を介し
て、ヒュ−ズ６２とパッシベ−ション膜２８とが直接に
接触するようにすれば良い。
【００４６】
【発明の効果】以上説明したように、この発明によれ
ば、ＩＣチップ内部に保持された機密事項を解析困難と
する半導体集積回路装置を提供できる。
ば、ＩＣチップ内部に保持された機密事項を解析困難と
する半導体集積回路装置を提供できる。
【図１】図１はこの発明の第１の実施例に係わる半導体
集積回路装置の概略的な平面図。
集積回路装置の概略的な平面図。
【図２】図２は第１の実施例に係わる半導体集積回路装
置の要部の断面図。
置の要部の断面図。
【図３】図３はこの発明の第２の実施例に係わる半導体
集積回路装置の概略的な平面図。
集積回路装置の概略的な平面図。
【図４】図４はこの発明の第３の実施例に係わる半導体
集積回路装置の概略的な平面図。
集積回路装置の概略的な平面図。
【図５】図５はこの発明の第３の実施例に係わる半導体
集積回路装置の具体的な構成図。
集積回路装置の具体的な構成図。
【図６】図６はこの発明の第４の実施例に係わる半導体
集積回路装置の概略的な平面図。
集積回路装置の概略的な平面図。
【図７】図７はこの発明の第４の実施例に係わる半導体
集積回路装置の具体的な構成図。
集積回路装置の具体的な構成図。
【図８】図８はこの発明の第５の実施例に係わる半導体
集積回路装置の概略的な平面図。
集積回路装置の概略的な平面図。
【図９】図９はこの発明の第５の実施例に係わる半導体
集積回路装置の具体的な構成図。
集積回路装置の具体的な構成図。
【図１０】図１０は、この発明の第５の実施例で用いら
れるヒュ−ズの具体的な構成を示す断面図で、（ａ）は
パッシベ−ション膜を剥がす前の断面図、（ｂ）はパッ
シベ−ション膜を剥がした後の断面図。
れるヒュ−ズの具体的な構成を示す断面図で、（ａ）は
パッシベ−ション膜を剥がす前の断面図、（ｂ）はパッ
シベ−ション膜を剥がした後の断面図。
【図１１】図１１は、この発明の第５の実施例で用いら
れるヒュ−ズのその他の具体的な構成を示す断面図で、
（ａ）はパッシベ−ション膜を剥がす前の断面図、
（ｂ）はパッシベ−ション膜を剥がした後の断面図。
れるヒュ−ズのその他の具体的な構成を示す断面図で、
（ａ）はパッシベ−ション膜を剥がす前の断面図、
（ｂ）はパッシベ−ション膜を剥がした後の断面図。
【図１２】図１２は従来の半導体集積回路装置の概略的
な平面図。
な平面図。
【図１３】図１３は従来の半導体集積回路装置の要部の
断面図。
断面図。
１０…シリコン基板、２０…内部配線層、２４…アルミ
ニウム層、２８…パッシベ−ション膜、１００…ＩＣチ
ップ、１０２…集積回路部、３０…ＣＰＵ、３２…ＭＲ
ＯＭ、３４…ＲＡＭ、３６…ＰＲＯＭ、４０…異常信号
検出部、６０…幅の狭い配線、６２…ヒュ−ズ。
ニウム層、２８…パッシベ−ション膜、１００…ＩＣチ
ップ、１０２…集積回路部、３０…ＣＰＵ、３２…ＭＲ
ＯＭ、３４…ＲＡＭ、３６…ＰＲＯＭ、４０…異常信号
検出部、６０…幅の狭い配線、６２…ヒュ−ズ。
Claims (5)
- 【請求項１】 半導体基板と、 前記基板内に設けられた集積回路部と、 前記集積回路部の上方のすべて、またはその上方の一部
を覆うようにして前記基板上方に形成された導電層と、 を具備することを特徴とする半導体集積回路装置。 - 【請求項２】 前記導電層には、所定の電位が印加され
ていることを特徴とする請求項１に記載の半導体集積回
路装置。 - 【請求項３】 前記導電層が切断されたことを検出し、
入力端および出力端をそれぞれ有する検出器と、 電源に接続される、前記導電層に設けられた第１の接続
部と、 前記検出器に接続される、前記導体層に設けられた第２
の接続部と、をさらに具備し、 前記検出器の入力端には、前記電源から、前記第１の接
続部、前記導体層、前記第２の接続部を順次介して入力
信号が供給され、その出力端からは、前記導体層が切断
された際、前記集積回路部の動作を停止させるような出
力信号を出力することを特徴とする請求項１に記載の半
導体集積回路装置。 - 【請求項４】 一端、他端をそれぞれ有する、前記導電
層と同一の導電層より形成された配線を、さらに具備
し、 前記電源に接続される第１の接続部は、前記配線の一端
に設けられ、 前記配線の他端は、前記導体層に接続され、 前記検出器に接続される第２の接続部は、前記導体層に
設けられることを特徴とする請求項３に記載の半導体集
積回路装置。 - 【請求項５】 前記電源と前記導体層とを接続する前記
配線に設けられたヒュ−ズを、さらに具備し、 前記ヒュ−ズは、前記導体層上を覆うように形成された
パッシベ−ション膜とほぼ同等のエッチングレ−トを有
する導電体によって構成されることを特徴とする請求項
４に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204252A JP3048429B2 (ja) | 1991-08-14 | 1991-08-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204252A JP3048429B2 (ja) | 1991-08-14 | 1991-08-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547766A true JPH0547766A (ja) | 1993-02-26 |
| JP3048429B2 JP3048429B2 (ja) | 2000-06-05 |
Family
ID=16487381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204252A Expired - Fee Related JP3048429B2 (ja) | 1991-08-14 | 1991-08-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048429B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1154606A (ja) * | 1997-08-04 | 1999-02-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JP2002229857A (ja) * | 2001-01-03 | 2002-08-16 | Internatl Business Mach Corp <Ibm> | 可撓性保護メッシュ構造を有する不正侵入感応カプセル封止エンクロージャ |
| JP2002528896A (ja) * | 1998-10-16 | 2002-09-03 | シュラムバーガー システムズ | 電磁放射の作用に対し保護されるよう製造された集積回路チップ |
| JP2002529928A (ja) * | 1998-11-05 | 2002-09-10 | インフィネオン テクノロジース アクチエンゲゼルシャフト | Ｉｃ集積回路用保護回路 |
| JP2002540520A (ja) * | 1999-03-26 | 2002-11-26 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 不正操作に対して保護された集積回路 |
| US7194719B2 (en) | 2003-08-28 | 2007-03-20 | Matsushita Electric Industrial Co., Ltd. | Basic cell, edge cell, wiring shape, wiring method, and shield wiring structure |
| US7256599B2 (en) | 2003-08-28 | 2007-08-14 | Matsushita Electric Industrial Co., Ltd. | Protection circuit for semiconductor device and semiconductor device including the same |
| JP2007533129A (ja) * | 2004-04-08 | 2007-11-15 | ダブリュ．エル．ゴア アンド アソシエーツ（ユーケー）リミティド | 不正開封反応カバーリング |
| WO2013005460A1 (ja) * | 2011-07-07 | 2013-01-10 | Ｎｅｃインフロンティア株式会社 | フレキシブルプリントケーブルおよび情報処理装置 |
| WO2023276520A1 (ja) * | 2021-06-29 | 2023-01-05 | ローム株式会社 | 電子部品 |
-
1991
- 1991-08-14 JP JP3204252A patent/JP3048429B2/ja not_active Expired - Fee Related
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002528896A (ja) * | 1998-10-16 | 2002-09-03 | シュラムバーガー システムズ | 電磁放射の作用に対し保護されるよう製造された集積回路チップ |
| US8138566B1 (en) | 1998-10-16 | 2012-03-20 | Gemalto Sa | Integrated circuit chip made secure against the action of electromagnetic radiation |
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| JP2002229857A (ja) * | 2001-01-03 | 2002-08-16 | Internatl Business Mach Corp <Ibm> | 可撓性保護メッシュ構造を有する不正侵入感応カプセル封止エンクロージャ |
| US7345497B2 (en) | 2003-08-28 | 2008-03-18 | Matsushita Electric Industrial Co., Ltd. | Protection circuit for semiconductor device and semiconductor device including the same |
| US7376928B2 (en) | 2003-08-28 | 2008-05-20 | Matsushita Electric Industrial Co., Ltd. | Basic cell, edge cell, wiring shape, wiring method, and shield wiring structure |
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| JP2007533129A (ja) * | 2004-04-08 | 2007-11-15 | ダブリュ．エル．ゴア アンド アソシエーツ（ユーケー）リミティド | 不正開封反応カバーリング |
| WO2013005460A1 (ja) * | 2011-07-07 | 2013-01-10 | Ｎｅｃインフロンティア株式会社 | フレキシブルプリントケーブルおよび情報処理装置 |
| JP2013020704A (ja) * | 2011-07-07 | 2013-01-31 | Nec Infrontia Corp | フレキシブルプリントケーブルおよび情報処理装置 |
| US8977868B2 (en) | 2011-07-07 | 2015-03-10 | Nec Infrontia Corporation | Flexible printed cable and information processing device |
| US9147089B2 (en) | 2011-07-07 | 2015-09-29 | Nec Platforms, Ltd. | Flexible printed cable and information processing device |
| WO2023276520A1 (ja) * | 2021-06-29 | 2023-01-05 | ローム株式会社 | 電子部品 |
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|---|---|
| JP3048429B2 (ja) | 2000-06-05 |
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