JPH0546113A - Semiconductor integrated circuit - Google Patents
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- JPH0546113A JPH0546113A JP23120691A JP23120691A JPH0546113A JP H0546113 A JPH0546113 A JP H0546113A JP 23120691 A JP23120691 A JP 23120691A JP 23120691 A JP23120691 A JP 23120691A JP H0546113 A JPH0546113 A JP H0546113A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路（以下、
ＩＣという）に関し、特に液晶駆動用のＩＣに関する。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor integrated circuit (hereinafter,
IC), and particularly to an IC for driving a liquid crystal.
【０００２】[0002]
【従来の技術】図７は従来のこの種の半導体集積回路の
構成を示すブロック図である。ＩＣチップ１の液晶駆動
用電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２に液晶駆動電圧を印
加し、その印加された電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２
の各電圧値をｎ個のマルチプレクサ回路６２，６３，・
・６４（１番目、２番目及びｎ番目の回路のみ図示す
る）で夫々１つ選択し、液晶用出力端子Ｙ1 ，Ｙ2，・
・Ｙn に出力する。マルチプレクサ回路６２，６３，６
４は制御信号回路１５の出力信号Ｃ，Ｍ，Ａ1 ，Ａ2 ，
・・Ａn により制御されている。2. Description of the Related Art FIG. 7 is a block diagram showing the structure of a conventional semiconductor integrated circuit of this type. A liquid crystal drive voltage is applied to the liquid crystal drive power supply terminals V1, V3, V4, V2 of the IC chip 1, and the applied power supply terminals V1, V3, V4, V2.
Each of the voltage values of n multiplexer circuits 62, 63, ...
64 (only the 1st, 2nd and nth circuits are shown in the figure) select one and output the liquid crystal output terminals Y 1 , Y 2 ,.
・ Output to Y n . Multiplexer circuits 62, 63, 6
4 is an output signal C, M, A 1 , A 2 , of the control signal circuit 15,
..Controlled by A n .
【０００３】図８はマルチプレクサ回路６２，６３，６
４の内部回路の具体的構成例を示す。図８に示す内部回
路は、ＮＡＮＤゲート５，６と、ＮＯＲゲート７，８
と、インバータゲート９，１０，１１，１２と、ＮＡＮ
Ｄゲート５，６の出力Ｄ1，Ｄ2を制御信号とするＰチャ
ネルトランジスタ１，２と、ＮＯＲゲート７，８の出力
Ｄ3，Ｄ4を制御信号とするＮチャネルトランジスタ３，
４とで構成されている。制御信号Ａn 及びＣ，Ｍを入力
した場合のタイミングチャートを図９，１０に示す。FIG. 8 shows multiplexer circuits 62, 63 and 6
4 shows a specific configuration example of the internal circuit of No. 4. The internal circuit shown in FIG. 8 includes NAND gates 5 and 6 and NOR gates 7 and 8.
, Inverter gates 9, 10, 11, 12 and NAN
P-channel transistors 1 and 2 having outputs D 1 and D 2 of D gates 5 and 6 as control signals, and N-channel transistors 3 and 3 having outputs D 3 and D 4 of NOR gates 7 and 8 as control signals.
4 and 4. Timing charts when the control signals A n, C and M are input are shown in FIGS.
【０００４】図９のタイミングチャートは、制御信号
Ｃ，Ｍとして同一のデータを入力した場合のものであ
る。制御信号Ｃ，Ｍが高電位（以下、“Ｈ”とする）の
とき、制御信号Ａn が低電位（以下、“Ｌ”とする）か
ら“Ｈ”に変化すると（変化点１）、信号Ｄ１，Ｄ２が
夫々“Ｈ”→“Ｌ”，“Ｌ”→“Ｈ”に変化し、信号Ｄ
３，Ｄ４は“Ｌ”のままなので、出力端子Ｙn の信号は
電源端子Ｖ３の電位から電源端子Ｖ１の電位値に変化す
る。The timing chart of FIG. 9 shows the case where the same data is input as the control signals C and M. When the control signals C n and M have a high potential (hereinafter, “H”), the control signal A n changes from a low potential (hereinafter, “L”) to “H” (change point 1). D1 and D2 change from "H" to "L" and "L" to "H" respectively, and the signal D
Since 3 and D4 remain "L", the signal of the output terminal Y n changes from the potential of the power supply terminal V3 to the potential value of the power supply terminal V1.
【０００５】次に、制御信号Ｃ，Ｍを“Ｈ”→“Ｌ”に
変化させると（変化点２）、信号Ｄ２，Ｄ３は“Ｌ”→
“Ｈ”に変化し、信号Ｄ１，Ｄ４は夫々“Ｈ”、“Ｌ”
のままなので、出力端子Ｙn の信号は電源端子Ｖ３の電
圧値から電源端子Ｖ４の電圧値に変化する。Next, when the control signals C and M are changed from "H" to "L" (change point 2), the signals D2 and D3 are changed from "L" to "L".
It changes to "H", and the signals D1 and D4 are "H" and "L", respectively.
As it is, the signal of the output terminal Y n changes from the voltage value of the power supply terminal V3 to the voltage value of the power supply terminal V4.
【０００６】その後、制御信号Ｃ，Ｍが“Ｌ”のとき、
制御信号Ａn が“Ｌ”から“Ｈ”に変化すると（変化点
３）、信号Ｄ３，Ｄ４が夫々“Ｈ”→“Ｌ”、“Ｌ”→
“Ｈ”に変化し、信号Ｄ１，Ｄ２は“Ｈ”のままなの
で、出力端子Ｙn の信号は電源電位Ｖ４の電圧値から電
源電位Ｖ２の電圧値に変化する。After that, when the control signals C and M are "L",
When the control signal A n changes from "L" to "H" (change point 3), the signals D3 and D4 change from "H" to "L" and "L" to "L", respectively.
The signal at the output terminal Y n changes from the voltage value of the power supply potential V4 to the voltage value of the power supply potential V2 since the signal changes to "H" and the signals D1 and D2 remain "H".
【０００７】以上のように、図９のタイミングチャート
の変化点１，２，３における出力端子Ｙn の信号の変化
を説明したが、変化点４，５においても、Ｙn 信号は同
様な考え方で変化している。As described above, the change of the signal of the output terminal Y n at the changing points 1, 2 and 3 in the timing chart of FIG. 9 has been described. At the changing points 4 and 5, the Y n signal has the same concept. Is changing.
【０００８】図１０のタイミングチャートは、制御信号
Ｃ，Ｍのデータを相互に異ならせた場合のものである。
制御信号Ｃ，Ｍが夫々“Ｈ”，“Ｌ”のとき、制御信号
Ａnが“Ｌ”→“Ｈ”に変化すると（変化点１）、信号
Ｄ１，Ｄ３が“Ｈ”→“Ｌ”に変化し、信号Ｄ２，Ｄ４
は夫々“Ｈ”，“Ｌ”のままなので、出力端子Ｙn の信
号は電源端子Ｖ４の電圧値から電源端子Ｖ１の電圧値に
変化する。The timing chart of FIG. 10 shows the case where the data of the control signals C and M are different from each other.
When the control signals C n and M are "H" and "L", respectively, and the control signal A n changes from "L" to "H" (change point 1), the signals D1 and D3 are "H" to "L". Changes to signals D2 and D4
Remain at "H" and "L" respectively , the signal at the output terminal Y n changes from the voltage value at the power supply terminal V4 to the voltage value at the power supply terminal V1.
【０００９】次に、制御信号Ｃ，Ｍを夫々“Ｈ”→
“Ｌ”，“Ｌ”→“Ｈ”に変化させると（変化点２）、
信号Ｄ２，Ｄ３が“Ｈ”→“Ｌ”に変化し、信号Ｄ１，
Ｄ４は夫々“Ｈ”，“Ｌ”のままなので、Ｙn 信号は電
源端子Ｖ４の電圧値から電源端子Ｖ３の電圧値に変化す
る。Next, the control signals C and M are changed to "H" →
When changing from “L”, “L” to “H” (change point 2),
The signals D2 and D3 change from "H" to "L", and the signals D1 and
Since D4 remains "H" and "L", respectively, the Y n signal changes from the voltage value of the power supply terminal V4 to the voltage value of the power supply terminal V3.
【００１０】また、次に制御信号Ｃ，Ｍが夫々“Ｌ”，
“Ｈ”のとき、制御信号Ａn が“Ｌ”→“Ｈ”に変化す
ると（変化点３）、信号Ｄ２，Ｄ４が“Ｌ”→“Ｈ”に
変化し、信号Ｄ１，Ｄ３は夫々“Ｈ”，“Ｌ”のままな
ので、Ｙn 信号は電源端子Ｖ３の電位から電源端子Ｖ２
の電圧値に変化する。Next, the control signals C and M are "L", respectively.
When the control signal An changes from "L" to "H" at "H" (change point 3), the signals D2 and D4 change from "L" to "H", and the signals D1 and D3 respectively change to "H". Since it remains at H ”and“ L ”, the Y n signal changes from the potential of the power supply terminal V3 to the power supply terminal V2.
Changes to the voltage value of.
【００１１】以上のように、図１０のタイミングチャー
トの変化点１，２，３によるＹn 信号の変化を説明した
が、変化点４，５においてもＹn 信号は同様な考えで変
化している。As described above, the change of the Y n signal at the changing points 1, 2 and 3 in the timing chart of FIG. 10 has been described, but the Y n signal also changes at the changing points 4 and 5 with the same idea. ..
【００１２】[0012]
【発明が解決しようとする課題】近時、液晶駆動用ＩＣ
としては、液晶駆動用電圧の高電圧化及び液晶駆動用端
子の増大化が要求されている。しかし、上述した従来の
液晶駆動用ＩＣでは、図９，１０のタイミングチャート
から明らかなように、信号Ｄ１，Ｄ２，Ｄ３，Ｄ４は常
に同じタイミングで変化するため、電源端子Ｖ１，Ｖ
２，Ｖ３，Ｖ４に接続された各電源には、信号Ｄ１，Ｄ
２，Ｄ３，Ｄ４の変化点において、貫通電流が一瞬流れ
ることになる。また、貫通電流が一瞬流れることによ
り、電源端子Ｖ１，Ｖ２，Ｖ３，Ｖ４の電源波形にノイ
ズが発生することになる。Recently, liquid crystal driving ICs have been used.
As a result, it is required to increase the liquid crystal driving voltage and increase the liquid crystal driving terminals. However, in the above-described conventional liquid crystal driving IC, as is clear from the timing charts of FIGS. 9 and 10, the signals D1, D2, D3, and D4 always change at the same timing, and therefore the power supply terminals V1 and V4.
Signals D1 and D are supplied to the respective power supplies connected to V2, V3 and V4.
At a change point of 2, D3, D4, a through current will momentarily flow. In addition, since the through current momentarily flows, noise is generated in the power supply waveforms of the power supply terminals V1, V2, V3 and V4.
【００１３】図１１は図９のタイミングチャートの変化
点１，４における電源端子Ｖ１の電源波形を示す。信号
Ａn が“Ｌ”→“Ｈ”に変化する変化点１において、信
号Ｄ１，Ｄ２は図８のＰチャネルトランジスタ１，２の
ゲート容量及び配線容量のために、波形の立ち上がり及
び立ち下がりが図１１の信号Ｄ１，Ｄ２のように遅れし
まう。そのため、Ｐチャネルトランジスタ１，２の双方
がオンする期間が一瞬発生してしまい、電源端子Ｖ１の
電源から電源端子Ｖ３の電源に電流が流れてしまう。そ
の結果、図１１のＶ１波形に示すように、電源ノイズが
発生することになる。FIG. 11 shows the power supply waveform of the power supply terminal V1 at the changing points 1 and 4 in the timing chart of FIG. At the transition point 1 where the signal A n changes from “L” to “H”, the signals D1 and D2 have rising and falling waveforms due to the gate capacitance and the wiring capacitance of the P-channel transistors 1 and 2 in FIG. It is delayed like the signals D1 and D2 in FIG. Therefore, a period in which both the P-channel transistors 1 and 2 are turned on occurs for a moment, and a current flows from the power supply of the power supply terminal V1 to the power supply of the power supply terminal V3. As a result, power supply noise is generated as shown by the V1 waveform in FIG.
【００１４】信号Ａnが“Ｈ”→“Ｌ”に変化する変化
点４においても、電源端子Ｖ１の電圧波形には電源ノイ
ズが発生する。同様に、他の変化点２，３，５において
も、各電源波形に貫通電流が流れ、電源ノイズが発生す
ることになる。At the changing point 4 where the signal A n changes from "H" to "L", power supply noise is generated in the voltage waveform of the power supply terminal V1. Similarly, at the other change points 2, 3, and 5, a through current flows in each power supply waveform, and power supply noise is generated.
【００１５】以上のような電源ノイズは液晶駆動用電圧
の高電圧化及び液晶駆動用端子の増大化が進めば、液晶
駆動用電源間に流れる貫通電流が増大し、液晶駆動用電
源の消費電流が増大するという問題点がある。The power supply noise as described above increases the through-current flowing between the liquid crystal drive power supplies as the liquid crystal drive voltage increases and the liquid crystal drive terminals increase, and the current consumption of the liquid crystal drive power supplies increases. There is a problem that is increased.
【００１６】本発明はかかる問題点に鑑みてなされたも
のであって、液晶駆動用電源間に貫通電流が流れること
を防止し、液晶駆動用電源の消費電流を減少させること
ができる半導体集積回路を提供することを目的とする。The present invention has been made in view of the above problems, and a semiconductor integrated circuit capable of preventing a through current from flowing between liquid crystal driving power supplies and reducing the current consumption of the liquid crystal driving power supplies. The purpose is to provide.
【００１７】[0017]
【課題を解決するための手段】本発明に係る半導体集積
回路は、少なくともマルチプレクサ回路を内蔵した半導
体集積回路において、前記マルチプレクサ回路の制御信
号の立ち上がり及び立ち下がり信号の変化点を遅延させ
る遅延回路を有することを特徴とする。A semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit having at least a multiplexer circuit built-in, and includes a delay circuit for delaying a change point of rising and falling signals of a control signal of the multiplexer circuit. It is characterized by having.
【００１８】[0018]
【作用】本発明においては、マルチプレクサ回路の制御
信号を遅延回路が遅延させるので、液晶駆動用電源に接
続されたトランジスタ間の貫通電流の発生が防止され、
液晶駆動用電源の消費電流が減少する。In the present invention, since the control signal of the multiplexer circuit is delayed by the delay circuit, generation of a through current between the transistors connected to the liquid crystal driving power source is prevented,
The current consumption of the liquid crystal driving power supply is reduced.
【００１９】[0019]
【実施例】次に、本発明の実施例について、添付の図面
を参照して説明する。Embodiments of the present invention will now be described with reference to the accompanying drawings.
【００２０】図１は本発明の実施例に係る半導体集積回
路を示すブロック図、図２は、図１に示すマルチプレク
サ２２，２３，２４及び遅延回路２６，２７の具体例を
示す回路図である。図１に示すように、ＩＣチップ２１
の液晶駆動用電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２に液晶駆
動用電圧を印加し、その印加された電源端子Ｖ１，Ｖ
３，Ｖ４，Ｖ２の各電圧値をｎ個のマルチプレクサ回路
２２，２３，・・２４（図中、３個の回路のみ示す）に
入力する。入力された電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２
の各電圧値の１つを、マルチプレクサ回路２２，２３，
・・２４が選択し、夫々液晶用出力端子Ｙ1 ，Ｙ2 ，・
・Ｙn に出力する。また、マルチプレクサ回路２２，２
３，・・２４は制御信号回路２５の出力信号Ａ1 ，Ａ
2 ，・・Ａn，Ｃ，Ｍ（Ｍ１，Ｍ２）により制御されて
いる。遅延回路２６，２７は制御信号Ｍを遅延信号Ｍ
１，Ｍ２に変換するための回路である。FIG. 1 is a block diagram showing a semiconductor integrated circuit according to an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a concrete example of the multiplexers 22, 23, 24 and delay circuits 26, 27 shown in FIG. .. As shown in FIG. 1, the IC chip 21
Liquid crystal drive power supply terminals V1, V3, V4, V2 are applied with liquid crystal drive voltage, and the applied power supply terminals V1, V
The voltage values of 3, V4 and V2 are input to n multiplexer circuits 22, 23, ..., 24 (only three circuits are shown in the figure). Input power terminals V1, V3, V4, V2
One of the voltage values of the multiplexer circuits 22, 23,
.. 24 are selected, and liquid crystal output terminals Y 1 , Y 2 ,
・ Output to Y n . In addition, the multiplexer circuits 22 and 2
3, ... 24 are output signals A 1 , A of the control signal circuit 25
2 ... A n , C, M (M1, M2) are controlled. The delay circuits 26 and 27 send the control signal M to the delay signal M.
It is a circuit for converting into 1 and M2.
【００２１】次に、図２を参照して、マルチプレクサ回
路２２，２３，２４及び遅延回路５３，５４の構成を説
明する。先ず、マルチプレクサ回路２２，２３，２４
は、ＮＡＮＤゲート５，６と、ＮＯＲゲート７，８と、
インバータゲート９，１０，１１，１２と、遅延回路５
１，５２と、ＮＡＮＤゲート５，６の出力を制御信号と
するＰチャネルトランジスタ１，２と、ＮＯＲゲート
７，８の出力を制御信号とするＮチャネルトランジスタ
３，４とで構成されている。Next, the configurations of the multiplexer circuits 22, 23, 24 and the delay circuits 53, 54 will be described with reference to FIG. First, the multiplexer circuits 22, 23, 24
Are NAND gates 5 and 6, NOR gates 7 and 8,
Inverter gates 9, 10, 11, 12 and delay circuit 5
1, 52, P-channel transistors 1 and 2 that use the outputs of the NAND gates 5 and 6 as control signals, and N-channel transistors 3 and 4 that use the outputs of the NOR gates 7 and 8 as control signals.
【００２２】図２に示すように、遅延回路５１はインバ
ータゲート４１，４２，４３、ＮＡＮＤゲート４７、コ
ンデンサ４８により構成されている。As shown in FIG. 2, the delay circuit 51 is composed of inverter gates 41, 42, 43, a NAND gate 47, and a capacitor 48.
【００２３】図３は遅延回路５１のタイミングチャート
を示す。図２のインバータゲート９に入力される制御信
号Ａn として、図３に示すタイミングの制御信号Ａn が
入力されると、遅延回路５１のノードＢ３の波形の変化
は、コンデンサ４８の充電時間のため、波形の立ち上が
り及び立ち下がりに遅延を生じる。そのため、遅延回路
５１の出力Ｂ１は、図３に示すように、制御信号Ａn の
波形の立ち上がりよりも遅延することになる。FIG. 3 shows a timing chart of the delay circuit 51. As the control signal A n input to the inverter gate 9 of FIG. 2, when the control signal A n of the timing shown in FIG. 3 is input, a change in the waveform of the node B3 of the delay circuit 51, the charging time of the capacitor 48 Therefore, there is a delay in rising and falling of the waveform. Therefore, the output B1 of the delay circuit 51 is delayed from the rising edge of the waveform of the control signal A n , as shown in FIG.
【００２４】また、図２の遅延回路５２も同様に、イン
バータゲート４４，４５，４６、ＮＡＮＤゲート４９、
及びコンデンサ５０により構成されている。遅延回路５
２には、図２に示すように、制御信号Ａnがインバータ
ゲート９により反転した反転信号（Ａn）｛本明細書で
は、便宜上反転信号を（）で囲んで示す。図面において
は、通常の現し方に倣って、記号の上にバーを付して反
転信号を現す｝が入力すると、図３に示すように、遅延
回路５２のノードＢ４の波形はコンデンサ５０の充電時
間のために遅延を生じる。そのため、遅延回路５２の出
力Ｂ２は図３に示すように、制御信号（Ａn）の立ち上
がりよりも遅延されることになる。Similarly, the delay circuit 52 shown in FIG. 2 has inverter gates 44, 45 and 46, a NAND gate 49, and
And a capacitor 50. Delay circuit 5
2, an inverted signal (A n ) obtained by inverting the control signal A n by the inverter gate 9 as shown in FIG. 2 (in the present specification, the inverted signal is enclosed by () for convenience. As shown in FIG. 3, the waveform of the node B4 of the delay circuit 52 charges the capacitor 50 as shown in FIG. There is a delay due to the time. Therefore, the output B2 of the delay circuit 52 is delayed from the rising edge of the control signal (A n ) as shown in FIG.
【００２５】次に、遅延回路５３，５４の構成につい
て、図２を参照して説明する。遅延回路５３、５４の内
部回路を図２に示すように、遅延回路５３，５４は遅延
回路５１，５２と略同様の構成であり、インバータゲー
ト３０〜３５、ＮＡＮＤゲート３６，３７、及びコンデ
ンサ３８，３９で構成されている。Next, the configuration of the delay circuits 53 and 54 will be described with reference to FIG. As shown in FIG. 2 showing the internal circuits of the delay circuits 53 and 54, the delay circuits 53 and 54 have substantially the same configuration as the delay circuits 51 and 52, and the inverter gates 30 to 35, the NAND gates 36 and 37, and the capacitor 38. , 39.
【００２６】図４は遅延回路５３，５４のタイミングチ
ャートを示す。遅延回路５３，５４に制御信号Ｍとし
て、図４に示す波形の信号を入力すると、遅延回路５３
のノードＭ３の信号はコンデンサ３８のために、図４に
示す制御信号Ｍ３のように遅延される。そして、遅延回
路５３の出力信号Ｍ１の立ち上がりは、図４に示すよう
に、制御信号Ｍの立ち上がりよりも遅れることになる。
同様に、遅延回路５４もコンデンサ３９のためにノード
Ｍ４の信号は図４に示すように遅延される。そのため、
遅延回路５４の出力信号Ｍ２の立ち下がりは、制御信号
Ｍの立ち下がりよりも遅れることになる。FIG. 4 shows a timing chart of the delay circuits 53 and 54. When the signal having the waveform shown in FIG. 4 is input to the delay circuits 53 and 54 as the control signal M, the delay circuit 53
Due to the capacitor 38, the signal at node M3 of is delayed like control signal M3 shown in FIG. Then, the rising edge of the output signal M1 of the delay circuit 53 is delayed from the rising edge of the control signal M, as shown in FIG.
Similarly, in the delay circuit 54, the signal at the node M4 is delayed due to the capacitor 39, as shown in FIG. for that reason,
The falling edge of the output signal M2 of the delay circuit 54 is later than the falling edge of the control signal M.
【００２７】次に、図２の制御信号Ａn ，Ｃ，Ｍとし
て、図５、６に示す波形の信号を入力した場合の各部分
の信号波形について、図５，図６を参照して説明する。
図５のタイミングチャートは、制御信号Ｃ，Ｍのデータ
を同じ波形にした場合である。制御信号Ｃ，Ｍが“Ｈ”
のとき、制御信号Ａnが“Ｌ”→“Ｈ”に変化すると
（変化点１）、信号Ｂ２は“Ｈ”→“Ｌ”に変化する
が、信号Ｂ１は遅延回路５１で図５の期間６だけ遅延さ
れて、“Ｌ”→“Ｈ”に変化する。信号Ｄ１，Ｄ２は同
じタイミングで変化せず、信号Ｄ２が“Ｌ”→“Ｈ”に
変化した後には、期間６だけ遅延されてから、信号Ｄ１
が“Ｈ”→“Ｌ”に変化する。そのため、Ｐチャネルト
ランジスタ２がオフしてから、Ｐチャネルトランジスタ
１がオンするので、電源端子Ｖ１の電源から電源端子Ｖ
３の電源に流れる電流経路がなくなり、その結果、電源
端子Ｖ１−Ｖ３の電源間での貫通電流の発生がなくな
る。Next, the signal waveforms of the respective portions when the signals having the waveforms shown in FIGS. 5 and 6 are input as the control signals A n , C and M of FIG. 2 will be described with reference to FIGS. 5 and 6. To do.
The timing chart of FIG. 5 shows the case where the data of the control signals C and M have the same waveform. Control signals C and M are "H"
At this time, when the control signal A n changes from “L” to “H” (change point 1), the signal B2 changes from “H” to “L”, but the signal B1 is delayed by the delay circuit 51 in the period of FIG. It is delayed by 6 and changes from "L" to "H". The signals D1 and D2 do not change at the same timing, and after the signal D2 changes from “L” to “H”, it is delayed by the period 6 and then the signal D1.
Changes from "H" to "L". Therefore, since the P-channel transistor 2 is turned off and then the P-channel transistor 1 is turned on, the power source of the power source terminal V1 changes from the power source terminal V1.
3 does not exist, and as a result, a through current is not generated between the power supplies of the power supply terminals V1 to V3.
【００２８】以上、図５のタイミングチャートの変化点
１について説明したが、他の変化点２，３，４，５につ
いても、夫々遅延期間８，９，７，１０により、Ｐチャ
ネルトランジスタ１，２及びＮチャネルトランジスタ
３，４のスイッチング時に発生する貫通電流の発生を解
消することができる。Although the change point 1 in the timing chart of FIG. 5 has been described above, the other change points 2, 3, 4, and 5 are delayed by the delay periods 8, 9, 7, and 10, respectively. It is possible to eliminate the occurrence of shoot-through current that occurs when switching the 2 and N-channel transistors 3 and 4.
【００２９】図６に示すタイミングチャートは、制御信
号Ｃ，Ｍのデータを相互に異ならせた場合のものであ
る。図６のタイミングチャートも、図５のタイミングチ
ャートと同じように、各変化点１，２，３，４，５にお
いて、夫々遅延期間６，８，９，７，１０を図２の遅延
回路５１〜５４により付加することができるので、Ｐチ
ャネルトランジスタ１，２及びＮチャネルトランジスタ
３，４のスイッチング時に発生する貫通電流の発生を防
止することができる。The timing chart shown in FIG. 6 shows the case where the data of the control signals C and M are different from each other. In the timing chart of FIG. 6, similarly to the timing chart of FIG. 5, the delay periods 6, 8, 9, 7, and 10 are respectively set to the delay circuit 51 of FIG. 54 to 54, it is possible to prevent the generation of a through current generated at the time of switching the P-channel transistors 1 and 2 and the N-channel transistors 3 and 4.
【００３０】[0030]
【発明の効果】以上説明したように、本発明の液晶駆動
用ＩＣは、マルチプレクサ回路の制御信号を複数の遅延
回路で遅延することにより液晶駆動用電源に接続された
トランジスタ間での貫通電流をなくし、液晶駆動用電源
の消費電流を減少させることができるという効果を奏す
る。As described above, the liquid crystal driving IC of the present invention delays the control signal of the multiplexer circuit by the plurality of delay circuits to prevent the shoot-through current between the transistors connected to the liquid crystal driving power supply. Therefore, it is possible to reduce the consumption current of the liquid crystal driving power supply.
【図１】本発明の実施例に係る半導体集積回路を示すブ
ロック図である。FIG. 1 is a block diagram showing a semiconductor integrated circuit according to an embodiment of the present invention.
【図２】図１に示した回路のマルチプレクサ及び遅延回
路の具体的構成を示す回路図である。2 is a circuit diagram showing a specific configuration of a multiplexer and a delay circuit of the circuit shown in FIG.
【図３】同じく本実施例のタイミングチャート図であ
る。FIG. 3 is a timing chart diagram of the present embodiment.
【図４】同じく本実施例のタイミングチャート図であ
る。FIG. 4 is a timing chart of the same embodiment.
【図５】同じく本実施例のタイミングチャート図であ
る。FIG. 5 is also a timing chart of the present embodiment.
【図６】同じく本実施例のタイミングチャート図であ
る。FIG. 6 is a timing chart diagram of the present embodiment.
【図７】従来の半導体集積回路を示すブロック図であ
る。FIG. 7 is a block diagram showing a conventional semiconductor integrated circuit.
【図８】図７に示した回路のマルチプレクサを示す回路
図である。FIG. 8 is a circuit diagram showing a multiplexer of the circuit shown in FIG.
【図９】従来回路の各部におけるタイミングチャート図
である。FIG. 9 is a timing chart in each part of the conventional circuit.
【図１０】同じく従来回路のタイミングチャート図であ
る。FIG. 10 is a timing chart of the conventional circuit.
【図１１】同じく従来回路のタイミングチャート図であ
る。FIG. 11 is a timing chart of the conventional circuit.
１，２；Ｐチャネルトランジスタ ３，４；Ｎチャネルトランジスタ ５，６，３６，３７，４７，４９；ＮＡＮＤゲート ７，８；ＮＯＲゲート ３０〜３５，４１〜４６；インバータゲート ５１〜５４；遅延回路 1, 2; P-channel transistors 3, 4; N-channel transistors 5, 6, 36, 37, 47, 49; NAND gates 7, 8; NOR gates 30 to 35, 41 to 46; Inverter gates 51 to 54; Delay circuits
Claims (1)
た半導体集積回路において、前記マルチプレクサ回路の
制御信号の立ち上がり及び立ち下がり信号の変化点を遅
延させる遅延回路を有することを特徴とする半導体集積
回路。1. A semiconductor integrated circuit including at least a multiplexer circuit, comprising a delay circuit for delaying a change point of a rising signal and a falling signal of a control signal of the multiplexer circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23120691A JPH0546113A (en) | 1991-08-16 | 1991-08-16 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23120691A JPH0546113A (en) | 1991-08-16 | 1991-08-16 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546113A true JPH0546113A (en) | 1993-02-26 |
Family
ID=16920007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23120691A Pending JPH0546113A (en) | 1991-08-16 | 1991-08-16 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546113A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747979A (en) * | 1995-09-12 | 1998-05-05 | Sharp Kabushiki Kaisha | Multiple value voltage output circuit and liquid crystal display driving circuit |
| US6559677B2 (en) | 2000-11-21 | 2003-05-06 | Oki Electric Industry Co.., Ltd. | Driving circuit for LCD |
| JP2005024583A (en) * | 2003-06-30 | 2005-01-27 | Renesas Technology Corp | Liquid crystal driver |
| JP2006171301A (en) * | 2004-12-15 | 2006-06-29 | Sony Corp | Display apparatus |
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-
1991
- 1991-08-16 JP JP23120691A patent/JPH0546113A/en active Pending
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