JPH0544180B2 - - Google Patents
Info
- Publication number
- JPH0544180B2 JPH0544180B2 JP59005001A JP500184A JPH0544180B2 JP H0544180 B2 JPH0544180 B2 JP H0544180B2 JP 59005001 A JP59005001 A JP 59005001A JP 500184 A JP500184 A JP 500184A JP H0544180 B2 JPH0544180 B2 JP H0544180B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- thin film
- vacuum chamber
- insulating substrate
- substrate holder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 112
- 239000010409 thin film Substances 0.000 claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 239000010408 film Substances 0.000 claims description 5
- 230000007246 mechanism Effects 0.000 claims description 5
- 238000003825 pressing Methods 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 239000012808 vapor phase Substances 0.000 claims 1
- 239000011521 glass Substances 0.000 description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 230000007723 transport mechanism Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Photovoltaic Devices (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に液晶等と組合せて画
像表示装置を構成するためのシリコンを主成分と
する非晶質シリコン半導体よりなる薄膜電界効果
トランジスタ(以後TFTと呼ぶ)の製造方法に
関するものである。
像表示装置を構成するためのシリコンを主成分と
する非晶質シリコン半導体よりなる薄膜電界効果
トランジスタ(以後TFTと呼ぶ)の製造方法に
関するものである。
従来例の構成とその問題点
プラズマ化学気相堆積法により堆積される非晶
質シリコン(微結晶シリコンを含む)は、薄膜太
陽電池、ラインセンサー等の光電変換装置、画像
表示装置として実用化が期待されている。これら
の装置は性質の異なる複数の薄膜を積層したもの
であり、これらの積層膜を工業的に大面積かつ大
量に堆積する目的で、複数のプラズマ堆積室を有
するプラズマ化学気相堆積装置が開発されてい
る。ここでまずこのような装置として、2室のプ
ラズマ堆積室を有する装置を例にとつて説明す
る。第1図に示すように、基板1a,1bは基板
保持部2に保持されて第1の真空室3に下向きに
配置され、基板1a,1b主面上に第1の薄膜が
堆積される。その後、基板1は基板保持部2とと
もに搬送機構4a,4bにより開閉板5を介して
第2の真空室6へ真空状態のまま移動され、そこ
で第2の薄膜が堆積される。7a,7bはプラズ
マ電極、8は基板保持台、9は裏板である。
質シリコン(微結晶シリコンを含む)は、薄膜太
陽電池、ラインセンサー等の光電変換装置、画像
表示装置として実用化が期待されている。これら
の装置は性質の異なる複数の薄膜を積層したもの
であり、これらの積層膜を工業的に大面積かつ大
量に堆積する目的で、複数のプラズマ堆積室を有
するプラズマ化学気相堆積装置が開発されてい
る。ここでまずこのような装置として、2室のプ
ラズマ堆積室を有する装置を例にとつて説明す
る。第1図に示すように、基板1a,1bは基板
保持部2に保持されて第1の真空室3に下向きに
配置され、基板1a,1b主面上に第1の薄膜が
堆積される。その後、基板1は基板保持部2とと
もに搬送機構4a,4bにより開閉板5を介して
第2の真空室6へ真空状態のまま移動され、そこ
で第2の薄膜が堆積される。7a,7bはプラズ
マ電極、8は基板保持台、9は裏板である。
通常、薄膜が堆積される時には基板保持台2は
プラズマ電極7a,7bに対向する電極を兼ね基
板保持台2自体がアース電位に固定されるように
なつている。
プラズマ電極7a,7bに対向する電極を兼ね基
板保持台2自体がアース電位に固定されるように
なつている。
次に、従来使用されている基板保持台2の基板
が保持される部分の断面図を第2図に示す。保持
台8には、基板1の主面の面積に比べやや小さい
開孔部8aが金属基板保持台8の一方面側に形成
され、かつ保持台8の他方の面側には基板1の主
面面積よりやや大きい穴8bが作り込まれてい
る。こうして大きい穴8bの側から基板を1落し
込み、その後基板の裏側に金属性裏板9を落し込
み基板1の端部1aを台8と板9で保持する構造
がとられていた。この構造ではプラズマ放電中に
おける基板保持台8と裏板9との電気的接触は単
なる機械的接触のみに依存しており、保持台8を
アースしても裏板9すなわち基板1を充分アース
電位とすることができない。
が保持される部分の断面図を第2図に示す。保持
台8には、基板1の主面の面積に比べやや小さい
開孔部8aが金属基板保持台8の一方面側に形成
され、かつ保持台8の他方の面側には基板1の主
面面積よりやや大きい穴8bが作り込まれてい
る。こうして大きい穴8bの側から基板を1落し
込み、その後基板の裏側に金属性裏板9を落し込
み基板1の端部1aを台8と板9で保持する構造
がとられていた。この構造ではプラズマ放電中に
おける基板保持台8と裏板9との電気的接触は単
なる機械的接触のみに依存しており、保持台8を
アースしても裏板9すなわち基板1を充分アース
電位とすることができない。
前記第1,2図の従来の基板保持部2を用い
て、プラズマ化学気相堆積法によりリンを高濃度
ドープした金属的シリコン基板1上に、原料ガス
としてシラン、アンモニア、希釈ガスとしてアル
ゴン、窒素、水素等を使用して第1の薄膜なる窒
化シリコン、第2の薄膜なるアモルフアスシリコ
ンをそれぞれ4000Å堆積し、選択的にエツチング
することによりチヤンネル長10μm、チヤンネル
幅1mmの薄膜電界効果トランジスタ(TFT)を
多数形成した。そのTFTのドレイン電流−ゲー
ト電圧特性のひとつは第3図曲線に示されるも
のであり、第3図に示すごとく、そのTFTの
スイツチ−オン状態(本説明ではゲート電圧値が
15Vの時)とオフ状態(本説明ではゲート電圧値
が0Vの時)のドレイン電流の比(ON−OFF比)
は5桁(105)以上であつた。
て、プラズマ化学気相堆積法によりリンを高濃度
ドープした金属的シリコン基板1上に、原料ガス
としてシラン、アンモニア、希釈ガスとしてアル
ゴン、窒素、水素等を使用して第1の薄膜なる窒
化シリコン、第2の薄膜なるアモルフアスシリコ
ンをそれぞれ4000Å堆積し、選択的にエツチング
することによりチヤンネル長10μm、チヤンネル
幅1mmの薄膜電界効果トランジスタ(TFT)を
多数形成した。そのTFTのドレイン電流−ゲー
ト電圧特性のひとつは第3図曲線に示されるも
のであり、第3図に示すごとく、そのTFTの
スイツチ−オン状態(本説明ではゲート電圧値が
15Vの時)とオフ状態(本説明ではゲート電圧値
が0Vの時)のドレイン電流の比(ON−OFF比)
は5桁(105)以上であつた。
一方、低価格基板の要求やTFTを液晶デイス
プレー等のスイツチングマトリツクスアレーへ応
用する場合には、シリコン基板ではなく透明絶縁
性基板を用いる必要があることから、ガラス等絶
縁性基板上へのTFTの形成は重要である。
プレー等のスイツチングマトリツクスアレーへ応
用する場合には、シリコン基板ではなく透明絶縁
性基板を用いる必要があることから、ガラス等絶
縁性基板上へのTFTの形成は重要である。
しかしながら、同様のプラズマ化学気相堆積装
置により前記従来の基板保持部2を用いてゲート
金属が選択的に被着形成されたガラス基板1上
に、前述の場合と同様に窒化シリコンとアモルフ
アスシリコンよりなるチヤンネル長10μm、チヤ
ンネル幅10mmのTFTを形成した場合、そのドレ
イン電流−ゲート電圧特性は極めて劣悪であり、
一例を第3図曲線に示す。図に示すごとく、そ
のTFTのON−OFF比は2桁(102)と非常に小
さく実用に耐えなかつた。
置により前記従来の基板保持部2を用いてゲート
金属が選択的に被着形成されたガラス基板1上
に、前述の場合と同様に窒化シリコンとアモルフ
アスシリコンよりなるチヤンネル長10μm、チヤ
ンネル幅10mmのTFTを形成した場合、そのドレ
イン電流−ゲート電圧特性は極めて劣悪であり、
一例を第3図曲線に示す。図に示すごとく、そ
のTFTのON−OFF比は2桁(102)と非常に小
さく実用に耐えなかつた。
本発明者らはかかる問題を検討したところ、基
板1の裏板9が充分アース電位に保持されていな
いためであろうと想定し、本発明はこの問題の解
決することにより、良好な薄膜トランジスタを作
成可能とするものである。
板1の裏板9が充分アース電位に保持されていな
いためであろうと想定し、本発明はこの問題の解
決することにより、良好な薄膜トランジスタを作
成可能とするものである。
発明の目的
すなわち、本発明は前述の問題点に鑑みなされ
たもので、ガラス等の絶縁性基板上に絶縁体薄膜
および半導体薄膜からなるTFT等の半導体装置
を形成した場合にも所望の特性が得られる半導体
装置の製造方法を提供することを目的とする。
たもので、ガラス等の絶縁性基板上に絶縁体薄膜
および半導体薄膜からなるTFT等の半導体装置
を形成した場合にも所望の特性が得られる半導体
装置の製造方法を提供することを目的とする。
発明の構成
本発明は、絶縁性基板への薄膜形成に用いる複
数の真空室を有するプラズマ化学気相堆積装置に
使用する基板保持台が、基板の密着保持される領
域の面積が基板よりも大きく、かつその領域がア
ース電位に直接接続されている状態で基板保持台
と放電電極との間でプラズマ放電を行うことによ
り薄膜を形成して半導体装置、特にTFTを製造
する方法を提供するものである。
数の真空室を有するプラズマ化学気相堆積装置に
使用する基板保持台が、基板の密着保持される領
域の面積が基板よりも大きく、かつその領域がア
ース電位に直接接続されている状態で基板保持台
と放電電極との間でプラズマ放電を行うことによ
り薄膜を形成して半導体装置、特にTFTを製造
する方法を提供するものである。
実施例の説明
以下、図面を用いて本発明を詳細に説明する。
本発明の一実施例に用いる基板保持部を第4図
に示す。アルミニウム製等の導電製基板保持台1
0にはガラス等の絶縁性基板1よりもやや大きく
かつ深さd1の凹部が形成され、基板1はこの凹部
に押え部材11およびネジ12により基板保持台
10に密着収納される。なお、この場合基板の厚
みd2と凹部の深さd1を機械精度程度に一致させる
ことにより、基板1の裏面が十分基板保持台10
に密着され、且つ基板1の製膜面(表面)が基板
保持台10のプラズマにさらされる主面10aと
面いちになることが好ましい。
に示す。アルミニウム製等の導電製基板保持台1
0にはガラス等の絶縁性基板1よりもやや大きく
かつ深さd1の凹部が形成され、基板1はこの凹部
に押え部材11およびネジ12により基板保持台
10に密着収納される。なお、この場合基板の厚
みd2と凹部の深さd1を機械精度程度に一致させる
ことにより、基板1の裏面が十分基板保持台10
に密着され、且つ基板1の製膜面(表面)が基板
保持台10のプラズマにさらされる主面10aと
面いちになることが好ましい。
上述の基板保持台10及び第1図の装置を使用
してプラズマ化学気相堆積法により、ゲート金属
(図示せず)が選択形成された下向きのガラス基
板1表面上に原料ガスとしてシラン、アンモニ
ア、希釈ガスとしてアルゴン、窒素、水素等を使
用し、窒化シリコン、アモルフアスシリコンをそ
れぞれ4000Å堆積して、チヤンネル長10μm、チ
ヤンネル幅10mmのTFTを形成したところ、その
TFTのドレイン電流−ゲート電圧特性は第3図
曲線に示すものと同じであつた。すなわち、5
桁(106)以上の非常にすぐれたON−OFF比を
示すTFTをガラス基板1上に形成できた。
してプラズマ化学気相堆積法により、ゲート金属
(図示せず)が選択形成された下向きのガラス基
板1表面上に原料ガスとしてシラン、アンモニ
ア、希釈ガスとしてアルゴン、窒素、水素等を使
用し、窒化シリコン、アモルフアスシリコンをそ
れぞれ4000Å堆積して、チヤンネル長10μm、チ
ヤンネル幅10mmのTFTを形成したところ、その
TFTのドレイン電流−ゲート電圧特性は第3図
曲線に示すものと同じであつた。すなわち、5
桁(106)以上の非常にすぐれたON−OFF比を
示すTFTをガラス基板1上に形成できた。
本発明の他の実施例を第5図に示す。基板1の
大きさLよりも小さい内径l1の開孔部13を一方
面側に有し、かつ他方の面側から基板1の大きさ
Lより大きい内径l2の開孔部14を有するアルミ
ニウム製基板支持部材15の端部15aに、ガラ
ス基板1をTFTが形成される表面を下に向けて
載置した後、前述の開孔部14の内径l2より小さ
い外径l3の凸部16を有する基板保持台17に密
着保持される。そして、保持台17と支持部材1
5は互いに密着される。
大きさLよりも小さい内径l1の開孔部13を一方
面側に有し、かつ他方の面側から基板1の大きさ
Lより大きい内径l2の開孔部14を有するアルミ
ニウム製基板支持部材15の端部15aに、ガラ
ス基板1をTFTが形成される表面を下に向けて
載置した後、前述の開孔部14の内径l2より小さ
い外径l3の凸部16を有する基板保持台17に密
着保持される。そして、保持台17と支持部材1
5は互いに密着される。
上述のような基板保持台17と支持部材15を
使用して、ゲート金属が選択的に被着形成された
ガラス基板1上に、窒化シリコン、アモルフアス
シリコンよりなるチヤンネル長10μm、チヤンネ
ル幅10mmのTFTを形成した場合にも、そのTFT
のドレイン電流−ゲート電圧特性は第3図曲線
のようになり、第5図のような構造の基板保持機
構もガラス基板上にTFTを形成するうえで有効
であつた。なお、第5図のような構造は、基板1
を基板保持台に保持する際に常に基板1を下向き
のままにして保持できることから、作業が容易で
あり、基板1上にダストが付着しにくいなどの利
点を有する。
使用して、ゲート金属が選択的に被着形成された
ガラス基板1上に、窒化シリコン、アモルフアス
シリコンよりなるチヤンネル長10μm、チヤンネ
ル幅10mmのTFTを形成した場合にも、そのTFT
のドレイン電流−ゲート電圧特性は第3図曲線
のようになり、第5図のような構造の基板保持機
構もガラス基板上にTFTを形成するうえで有効
であつた。なお、第5図のような構造は、基板1
を基板保持台に保持する際に常に基板1を下向き
のままにして保持できることから、作業が容易で
あり、基板1上にダストが付着しにくいなどの利
点を有する。
以上本発明では実施例として、窒化シリコン、
アモルフアスシリコンよりなるTFTの製造法を
中心に述べたが、窒化シリコンのような絶縁体と
アモルフアスシリコンのような半導体との界面を
有する他の半導体装置の製造法にも本発明は有効
である。このことは以下に述べるようなことから
裏付けられる。例えばガラス基板上に、金属−窒
化シリコン−アモルフアスシリコン−金属の構造
を有する装置を従来の基板保持部と本発明の基板
保持機構を使用してそれぞれ形成して、その容量
−電圧特性を測定した場合、第6図に示されるも
のであつた。第6図の曲線が従来の基板保持部
を用いた場合、曲線が本発明の基板保持機構を
使用した場合である。この図から明らかなよう
に、本発明の基板保持機構を使用した方が、その
窒化シリコン−アモルフアスシリコン界面に欠陥
準位等が少なく安定である。
アモルフアスシリコンよりなるTFTの製造法を
中心に述べたが、窒化シリコンのような絶縁体と
アモルフアスシリコンのような半導体との界面を
有する他の半導体装置の製造法にも本発明は有効
である。このことは以下に述べるようなことから
裏付けられる。例えばガラス基板上に、金属−窒
化シリコン−アモルフアスシリコン−金属の構造
を有する装置を従来の基板保持部と本発明の基板
保持機構を使用してそれぞれ形成して、その容量
−電圧特性を測定した場合、第6図に示されるも
のであつた。第6図の曲線が従来の基板保持部
を用いた場合、曲線が本発明の基板保持機構を
使用した場合である。この図から明らかなよう
に、本発明の基板保持機構を使用した方が、その
窒化シリコン−アモルフアスシリコン界面に欠陥
準位等が少なく安定である。
以上、本発明がプラズマ化学気相法により半導
体装置を製造するうえで有効であることを述べて
きたが、その原因としては次のように考えられ
る。すなわち、従来の基板保持部では、リンを高
濃度ドープしたシリコンのような導電性基板の代
わりに、ガラス等絶縁性基板を使用することによ
り、基板裏面側に位置する裏板9は保持台8と充
分に電気的な接続がなされていない状態となり、
基板1の周辺のプラズマ電界が乱れ、シラン等の
原料ガスの分解に影響を与え、堆積膜質を変化さ
せる。しかしながら本発明のように基板裏面にア
ース電位に直接接続された導電性保持台が存在す
ることにより、そのプラズマ電界の乱れを防止す
ることができ、基板1表面全域にわたつて均一な
膜質の半導体膜を作成できる。このことが、プラ
ズマ堆積法を用いて絶縁性基板上に良好な多層薄
膜を形成できる理由であると推察される。
体装置を製造するうえで有効であることを述べて
きたが、その原因としては次のように考えられ
る。すなわち、従来の基板保持部では、リンを高
濃度ドープしたシリコンのような導電性基板の代
わりに、ガラス等絶縁性基板を使用することによ
り、基板裏面側に位置する裏板9は保持台8と充
分に電気的な接続がなされていない状態となり、
基板1の周辺のプラズマ電界が乱れ、シラン等の
原料ガスの分解に影響を与え、堆積膜質を変化さ
せる。しかしながら本発明のように基板裏面にア
ース電位に直接接続された導電性保持台が存在す
ることにより、そのプラズマ電界の乱れを防止す
ることができ、基板1表面全域にわたつて均一な
膜質の半導体膜を作成できる。このことが、プラ
ズマ堆積法を用いて絶縁性基板上に良好な多層薄
膜を形成できる理由であると推察される。
発明の効果
以上述べたように、本発明は数室の真空室をも
つ装置を使用してガラス等の絶縁基板上に基板よ
り大きな面積を有する、アース電位に直接接続し
た基板保持台と放電電極との間のプラズマ放電に
よるプラズマ化学気相堆積法を用いて、半導体装
置特にTFTの主材料である絶縁体薄膜として窒
化シリコン、半導体薄膜としてアモルフアスシリ
コンを形成することにより、極めてすぐれたON
特性、OFF特性を有するTFTを再現性よく製造
できるすぐれた効果を発揮するものである。
つ装置を使用してガラス等の絶縁基板上に基板よ
り大きな面積を有する、アース電位に直接接続し
た基板保持台と放電電極との間のプラズマ放電に
よるプラズマ化学気相堆積法を用いて、半導体装
置特にTFTの主材料である絶縁体薄膜として窒
化シリコン、半導体薄膜としてアモルフアスシリ
コンを形成することにより、極めてすぐれたON
特性、OFF特性を有するTFTを再現性よく製造
できるすぐれた効果を発揮するものである。
第1図は半導体装置の製造装置の概略断面図、
第2図は従来の基板保持台の構造断面図、第3図
は従来の基板保持台及び本発明の基板保持台を使
用してガラス基板上に被着形成されたTFTの電
流−電圧特性を示す図、第4図、第5図は本発明
の一実施例の基板保持台の構造断面図、第6図は
従来及び本発明の基板保持台を使用してガラス基
板上に形成した金属−窒化シリコン−アモルフア
スシリコン−金属構造を有する装置の容量−電圧
特性を示す図である。 1……基板、10,17……基板保持第、3,
6……堆積室、4a,4b……搬送機構、5……
開閉板、7a,7b……プラズマ電極、11……
押え部材、12……ネジ、13,14……開孔
部、15……支持部材、16……凸部。
第2図は従来の基板保持台の構造断面図、第3図
は従来の基板保持台及び本発明の基板保持台を使
用してガラス基板上に被着形成されたTFTの電
流−電圧特性を示す図、第4図、第5図は本発明
の一実施例の基板保持台の構造断面図、第6図は
従来及び本発明の基板保持台を使用してガラス基
板上に形成した金属−窒化シリコン−アモルフア
スシリコン−金属構造を有する装置の容量−電圧
特性を示す図である。 1……基板、10,17……基板保持第、3,
6……堆積室、4a,4b……搬送機構、5……
開閉板、7a,7b……プラズマ電極、11……
押え部材、12……ネジ、13,14……開孔
部、15……支持部材、16……凸部。
Claims (1)
- 【特許請求の範囲】 1 絶縁性基板の裏面をその絶縁性基板よりも大
きい面積の凹部を有し、アース電位に接続した導
電性の基板保持台の前記凹部にはめ込み、その絶
縁性基板の端部を保持機構を介して前記基板保持
台に密着保持し、第1の真空室内にて前記絶縁性
基板の表面を下向きにして第1の真空室内に設置
した放電電極と対向配置し、その放電電極と前記
基板保持台との間のプラズマ放電によるプラズマ
化学気相堆積法を用いて前記絶縁性基板の表面上
に第1の薄膜を形成し、続いて前記基板保持台を
前記第1の真空室と開閉板を介して隣接連通した
第2の真空室に移動させ、この第2の真空室内に
て前記第1の薄膜上に前記基板保持台をアース電
位に接続しこの基板保持台と第2の真空室内に設
置した放電電極との間のプラズマ放電によるプラ
ズマ化学気相堆積法を用いて第2の薄膜を形成す
ることを特徴とする半導体装置の製造方法。 2 第1の薄膜および第2の薄膜の少なくとも一
方が非単結晶シリコン膜である特許請求の範囲第
1項記載の半導体装置の製造方法。 3 第1の薄膜および第2の薄膜の少なくとも一
方が絶縁体薄膜である特許請求の範囲第1項記載
の半導体装置の製造方法。 4 基板保持台とその基板保持台の凹部にはめ込
まれた絶縁性基板とは、その各表面が同一面とな
るように基板保持台に取り付けられた金属体によ
つて絶縁性基板の表面の単部を押圧することによ
り密着保持されていることを特徴とする特許請求
の範囲第1項記載の半導体装置の製造方法。 5 絶縁性基板の裏面を凸部を有しアース電位に
接続した導電性の基板保持台の前記凸部に前記絶
縁性基板の表面の端部を押え部材により押圧する
ことにより密着保持し、第1の真空室内にて前記
絶縁性基板の表面を下向きにして第1の真空室内
に設置した放電電極と対向配置し、その放電電極
と前記基板保持台との間のプラズマ放電によるプ
ラズマ化学気相堆積法を用いて前記絶縁性基板の
表面上に第1の薄膜を形成し、続いて前記基板保
持台を前記第1の真空室と開閉板を介して隣接連
通した第2の真空室に移動させ、この第2の真空
室内にて前記第1の薄膜上に前記基板保持台をア
ース電位に接続しこの基板保持台と第2の真空室
内に設置した放電電極との間のプラズマ放電によ
るプラズマ化学気相堆積法を用いて第2の薄膜を
形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP500184A JPS60149119A (ja) | 1984-01-13 | 1984-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP500184A JPS60149119A (ja) | 1984-01-13 | 1984-01-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60149119A JPS60149119A (ja) | 1985-08-06 |
JPH0544180B2 true JPH0544180B2 (ja) | 1993-07-05 |
Family
ID=11599335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP500184A Granted JPS60149119A (ja) | 1984-01-13 | 1984-01-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60149119A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02105527A (ja) * | 1988-10-14 | 1990-04-18 | Kawasaki Steel Corp | プラズマcvd装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5628637A (en) * | 1979-08-16 | 1981-03-20 | Shunpei Yamazaki | Film making method |
JPS56122122A (en) * | 1980-03-03 | 1981-09-25 | Fuji Photo Film Co Ltd | Manufacture of amorphous semiconductor |
JPS5870524A (ja) * | 1981-09-28 | 1983-04-27 | エナ−ジ−・コンバ−シヨン・デバイセス・インコ−ポレ−テツド | 基板上に本体材料をデポジツトする方法及びシステム |
-
1984
- 1984-01-13 JP JP500184A patent/JPS60149119A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5628637A (en) * | 1979-08-16 | 1981-03-20 | Shunpei Yamazaki | Film making method |
JPS56122122A (en) * | 1980-03-03 | 1981-09-25 | Fuji Photo Film Co Ltd | Manufacture of amorphous semiconductor |
JPS5870524A (ja) * | 1981-09-28 | 1983-04-27 | エナ−ジ−・コンバ−シヨン・デバイセス・インコ−ポレ−テツド | 基板上に本体材料をデポジツトする方法及びシステム |
Also Published As
Publication number | Publication date |
---|---|
JPS60149119A (ja) | 1985-08-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4609930A (en) | Thin film transistor | |
US5589233A (en) | Single chamber CVD process for thin film transistors | |
EP0419160B1 (en) | Amorphous silicon semiconductor devices | |
US5311040A (en) | Thin film transistor with nitrogen concentration gradient | |
JP2757207B2 (ja) | 液晶表示装置 | |
JP3553410B2 (ja) | 薄膜トランジスタのための多段階cvd法 | |
CN101208457A (zh) | 制造平板基体的方法 | |
JP3054862B2 (ja) | ダイヤモンド状炭素膜を含むゲート絶縁膜とこれを用いた薄膜トランジスタ及びゲート絶縁膜の形成方法並びにこれらの製造方法 | |
US5387542A (en) | Polycrystalline silicon thin film and low temperature fabrication method thereof | |
KR20010071874A (ko) | 반도체 및 다른 막의 시준 스퍼터링 | |
US4446168A (en) | Method of forming amorphous silicon | |
US4426407A (en) | Process for producing thin-film transistors on an insulating substrate | |
US6309951B1 (en) | Method for crystallizing amorphous silicon | |
JPH0544180B2 (ja) | ||
Serikawa et al. | High-mobility poly-Si thin film transistors fabricated on stainless-steel foils by low-temperature processes using sputter-depositions | |
KR100480367B1 (ko) | 비정질막을결정화하는방법 | |
KR20010082714A (ko) | 박막트랜지스터 | |
JPH0727900B2 (ja) | 半導体装置の製造方法 | |
JPS567480A (en) | Film transistor | |
KR100469503B1 (ko) | 비정질막을결정화하는방법 | |
Theiss et al. | Amorphous silicon TFTs on steel-foil substrates | |
KR100524874B1 (ko) | 비정질실리콘박막의결정화방법 | |
JPH05259458A (ja) | 半導体装置の製法 | |
JPH02196470A (ja) | 薄膜トランジスタとその製造方法 | |
Kołodziej et al. | Characteristics of hydrogenated amorphous silicon thin film transistors fabricated by dc magnetron sputtering |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |