JP3553410B2 - 薄膜トランジスタのための多段階ｃｖｄ法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 25
- 238000000151 deposition Methods 0.000 claims description 76
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 56
- 230000008021 deposition Effects 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 29
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 9
- 239000010408 film Substances 0.000 description 33
- 239000007789 gas Substances 0.000 description 16
- 239000011521 glass Substances 0.000 description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000000376 reactant Substances 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 210000002858 crystal cell Anatomy 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 5
- 239000012776 electronic material Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- -1 silicon nitrides Chemical class 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/24—Deposition of silicon only
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/34—Nitrides
- C23C16/345—Silicon nitride
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Organic Chemistry (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
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Description
【０００１】
【産業上の利用分野】
本発明は、広く、化学気相堆積（ＣＶＤ）プロセスにおいてアモルファスシリコンと窒化珪素とを含む電子材料を基板上に多層に連続的に堆積する方法に関する。特に、本発明は、２段階の高い堆積速度／低い堆積速度のプロセスにより、アモルファスシリコンと窒化珪素とを含む電子材料を基板上に多層に連続的に堆積する方法に関し、このプロセスの間に、別の材料との界面に隣接する層が低い堆積速度で堆積される。
【０００２】
【従来の技術】
プラズマ励起ＣＶＤ（ＰＥＣＶＤ）プロセスは、電子材料を様々な基板上に堆積する半導体デバイスの製造に広く用いられている。ＰＥＣＶＤプロセスでは、平行板や、チャンバ内に電気エネルギーを結合させるヘリカルコイル等の他の手段を備えた真空堆積チャンバの中に基板が置かれる。一般には、基板はサセプタの上に載せられる。このサセプタは、下側の電極でもある。流入マニホールドを介して堆積チャンバ内に反応体ガスが流入される。この流入マニホールドは、上側の電極でもある。この２つの電極間には高周波（ＲＦ）電圧が印加されて、反応体ガスにプラズマを形成する充分高いＲＦ電力を発生させる。プラズマは、反応体ガスを活発に反応させ、基板体の表面上に所望の材料の層を堆積させる。堆積チャンバ内に、堆積させようとする別の電子材料を含んだ反応体ガスを流すことによって、最初の層の上に別の電子材料の層を堆積させることも可能である。反応体ガスはそれぞれプラズマに暴露されて、所望の材料の層が堆積される。
【０００３】
近年、フラットパネルディスプレイに大型液晶セルが用いられるようになってきた。このタイプの液晶セルは接合する２枚のガラス板を備え、その中に液晶材料の層がサンドイッチされている。このガラスの基板には導電性の薄膜がコーティーングされ、基板の少なくとも１つは透明である。これら基板は電力ソースに接続され、液晶材料の配向を変化させて、導電性薄膜を適正にパターン化することで液晶材料の様々なエリアがアドレス可能となる。特に近年、液晶セルのエリアを別々に高速でアドレスするために、薄膜トランジスタ（ＴＦＴ）が用いられている。この種の液晶セルは、ＴＶやコンピューターのモニター等のアクティブマトリックスディスプレイに有用である。
【０００４】
液晶モニターの解像度に関する要求が高まっており、ピクセルと呼ばれる液晶セルの複数のエリアに対して別々にアドレスすることが望ましい。近年のディスプレイパネルでは、通常１，０００，０００以上のピクセルが存在しており、各ピクセルを別々にアドレスし２つの安定な状態の内の１つにラッチするように、同数のトランジスタがガラス板上に形成されている必要がある。
【０００５】
産業上利用されている薄膜トランジスタには主に２つのタイプがあり、これらは、バックチャンネルエッチ型（ＢＣＥ：ｂａｃｋ ｃｈａｎｎｅｌ ｅｔｃｈｅｄ）薄膜トランジスタとエッチストップ型（Ｅ／Ｓ：ｅｔｃｈ ｓｔｏｐｐｅｄ）薄膜トランジスタである。このアモルファスシリコンベースの薄膜トランジスタを製造する効率は、利用されるＰＥＣＶＤプロセスによって制限されている。高品質のゲート窒化珪素（ｇ−ＳｉＮＸ）膜及びアモルファスシリコン（ａ−Ｓｉ）膜を高い堆積速度で製造して高い製造効率と高いスループットを得ることは難しい。ここでＳｉＮＸとは、Ｓｉ：Ｎの化学組成比が厳密に３：４、即ちＳｉ３Ｎ４であってもよく、そうでなくてもよい。例えば、ＳｉＮＸは３：４よりも高いＳｉ：Ｎの原子比を有する全ての窒化珪素を含み、又は、３：４よりも低いＳｉ：Ｎの原子比を有する全ての窒化珪素を含む。また、アモルファスシリコンとは、結晶性の構造を含まない完全なアモルファス構造を有するシリコンのことを指す。
【０００６】
【発明が解決しようとする課題】
典型的なＢＣＥＴＦＴ（ＢＣＥ薄膜トランジスタ）デバイスでは、ｇ−ＳｉＮＸ及びａ−Ｓｉの厚膜を堆積する必要がある。この膜厚は通常２５０〜５００ｎｍの範囲である。産業上利用される高品質な膜を製造するための代表的な堆積速度は、約２０ｎｍ／ｍｉｎ．である。このような低い堆積では、基板製造プロセスの効率は非常に低くなる。しかし、３００ｎｍ程度の高い堆積速度を用いた場合、許容できない膜質の膜しか得られない。
【０００７】
従って、本発明の目的は、製造プロセスに適する高い堆積速度で薄膜トランジスタ基板上にｇ−ＳｉＮＸ及びａ−Ｓｉの厚膜を多層に堆積する方法を提供することにある。
【０００８】
また、本発明の他の目的は、薄膜トランジスタ基板上にｇ−ＳｉＮＸ及びａ−Ｓｉの厚膜を高い堆積速度で堆積し、製造プロセスに適する非常に高い品質の膜を製造する方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、薄膜トランジスタ基板上へ窒化珪素層及びアモルファスシリコン層を充分な堆積速度で堆積し、なお膜の品質を非常に高く維持する方法を提供する。
【００１０】
薄膜トランジスタに有用な好ましい実施例では、アモルファスシリコンの界面近くの材料の層は、非常に高い品質の膜を実現する低い堆積速度で堆積される。この界面から離れた材料の層は、多少劣るがなお高品質の膜質の膜を堆積させる高い堆積速度で堆積される。本発明を用いることにより、全体的に非常に高品質な薄膜トランジスタを非常に高い効率で製造することが可能である。
【００１１】
本発明では、全体のｇ−ＳｉＮＸ層の上にａ−Ｓｉ層を堆積する前に、高い堆積速度で堆積された平均的な品質のｇ−ＳｉＮＸ膜の頂面の上に低い堆積速度で高品質のｇ−ＳｉＮＸ膜を堆積することにより実施できる。また、このプロセスでは、まず低い堆積速度で高品質のａ−Ｓｉ層をｇ−ＳｉＮＸ層の上に堆積して界面を形成し、次に、高い堆積速度で平均的な品質のａ−Ｓｉ層を堆積してａ−Ｓｉ層を完成させる。アモルファスシリコンの活性半導体層との界面であれば、この特異なプロセスを応用することが可能である。これは、ＢＣＥＴＦＴ（バックチャンネルエッチ型薄膜トランジスタ）デバイスにもＥＳＴＦＴ（エッチストップ型薄膜トランジスタ）デバイスにも応用可能である。
【００１２】
【実施例】
本発明は、薄膜トランジスタ基板上へ窒化珪素層及びアモルファスシリコン層を充分な堆積速度で堆積して非常に高い品質の膜を生成する改良された方法を開示する。特に本発明は、薄膜トランジスタ（ＴＦＴ）を形成するａ−Ｓｉ膜とｇ−ＳｉＮＸとの組合わせに有用である。
【００１３】
まず、図１には、本発明に従った方法が実施可能なプラズマ励起ＣＶＤチャンバ１０の断面図が概念的に示される。装置１０は堆積チャンバ１２を備え、堆積チャンバ１２は、頂壁面１４の向こう側にチャンバ内部の空胴部と、この空胴部内に第１の電極ないし流入マニホールド１６とを備える。または、頂面１４は、その内面と隣接した電極１６と一体であってもよい。チャンバ１２内には、第１の電極１６と平行な方向に伸びる板の形態のサセプタ１８がある。サセプタ１８は、典型的にはアルミニウム製で、酸化アルミニウムの層が被覆されている。サセプタ１８は大地に接続されて第２の電極として作用する。サセプタ１８は、堆積チャンバ１２の底面２２を介して垂直に伸びるシャフト２０の端面上に設置されている。シャフト２０は垂直方向に可動であり、サセプタ１６が第１の電極１６から遠ざかる方向に移動することが可能である。サセプタ１８と、サセプタ１８と実質的に平行であるチャンバ１２の底面２２との間には、リフトオフ板２４が水平方向に伸びている。リフトオフ板２４からは、リフトオフピン２６が垂直方向上向きに突出している。リフトオフピン２６はサセプタ１８の穴２８を通って伸張するすることができるような位置に置かれ、サセプタ１８の厚さよりも少しだけ大きい長さを有している。図にはリフトオフピンが２つしか示されていないが、リフトオフ板上にわたってもっと多くのリフトオフピン２６が間隔をおいて置かれていてもよい。ガス流出口３０は、堆積チャンバ１２の側壁３２を通って伸張し、堆積チャンバ１２を脱気する手段（図示されず）に接続される。ガス流入パイプ４２は、堆積チャンバ１２の第１の電極ないし流入マニホールド１６を通って伸張し、ガススイッチング網（図示されず）を介していろいろなガスのソース（図示されず）に接続される。第１の電極１６は、ＲＦ電力ソース３６に接続される。通常は、移送板（図示されず）が具備されて、ロードロックドア （図示されず）を介して堆積チャンバ１２内へ、更にサセプタ１８上へと基板を移動させ、また、コーティングの済んだ基板を堆積チャンバ１２から除去する。Ｔｕｒｎｅｒらの米国特許出願通し番号０８／０１０，６８３（１９９３年１月２８日出願）には、このような装置が開示されている。
【００１４】
堆積装置１０の操作に当たっては、まず、基板３８が移送板（図示されず）によって堆積チャンバ１２内に導入されて、サセプタ１８上に置かれる。基板３８は、サセプタ１８の穴２８の位置を越えるサイズを有している。ガラス製の薄膜トランジスタ基板用に通常用いられるサイズは、約３６０〜４６５ｍｍである。リフトオフピン２６が穴２８から突き出なくなるようにシャフト２０を上向きに動かせば、サセプタ１８は基板３８を持ち上げてリフトオフピン２６から離し、サセプタ１８と基板３８とは第１の電極１６の比較的近くに接近する。電極間距離ないし、基板表面とガス流入マニホールド１６の放電面との距離は、約０．５〜約２インチ（約１２．３〜約４９．０ｍｍ）である。更に好ましくは、電極間距離は約０．８〜約１．４インチ（約１９．６〜約３５．６ｍｍ）である。
【００１５】
堆積プロセスを開始するに当たり、堆積チャンバ１２はまずガス流出口３０を介して脱気される。堆積チャンバ１２の内部には、既にその頂面に処理済みの層（例えば、パターン化したアルミニウム金属等）が形成されたＴＦＴガラス基板３８が、サセプタ１８上に配置される。
【００１６】
現在、相異なる幾つかのタイプの薄膜トランジスタが用いられているが、これらの薄膜トランジスタの多くは、ＴＦＴ基板上のパターン化ゲートメタル上にゲート誘電（絶縁）層を堆積し、続いて、そのゲート誘電層の頂面上にはアモルファスシリコン層を堆積することが必要である。その後、アモルファスシリコン膜の上にメタルの接点が堆積されるが、このアモルファスシリコンはドープアモルファスシリコンの薄い層も有しており、アモルファスシリコンとその上のメタルとの間の接触が良好になる。また、アモルファスシリコン層の上にはエッチング停止層として窒化物の層が堆積される。
【００１７】
ガラス基板上に薄膜トランジスタを製造する工程において絶縁層として有用であるためには、窒化珪素のゲート誘電層は高品質でなければならない。本発明で説明される実施例では、ＣＶＤチャンバ内の圧力を約１．２〜約１．５トール（Ｔｏｒｒ）、基板温度を約３００〜３５０℃に維持しつつ、窒化物を堆積させることにより、高品質の窒化珪素膜が得られる。反応体ガスの流量は、適正な反応体ガスのレベルが維持されるように調節される。好適には、シラン１００〜３００ｓｃｃｍとアンモニア５０〜１，０００ｓｃｃｍとが、キャリアガスの窒素１，０００〜１０，０００ｓｃｃｍに対して用いられ、前述のシャワーヘッドと基板との間隔をもって、基板の前述のエリアに窒化珪素を堆積させる。ゲート窒化珪素膜の好適な厚さは、約２００〜約１，０００ｎｍである。
【００１８】
ｇ−ＳｉＮＸ膜とａ−Ｓｉ膜とを堆積させる通常の処理条件は、以下の表１及び表２に示される。
【００１９】
【表１】
【００２０】
【表２】
【００２１】
代表的な堆積プロセスとその処理条件とは、以下の実施例に例示される。
【００２２】
（実施例１）
図２には、ＢＣＥ又はＥＳ多段階ｇ−ＳｉＮＸＴＦＴデバイスの拡大断面図が示される。本発明に関しない初期プロセスでは、ガラス製のＴＦＴ基板５０はアルミニウム等のパターン化メタル（図示されず）でコーティングされている。そして、基板５８にはまず平均的な品質のｇ−ＳｉＮＸ５２が、２７０ｎｍ／ｍｉｎ．の高い堆積速度で堆積される。次いで、平均的品質ｇ−ＳｉＮＸ膜５２の頂面上に、高品質のｇ−ＳｉＮＸ層５４が１００ｎｍ／ｍｉｎ．の低い堆積速度で堆積されて、ｇ−ＳｉＮＸ層の堆積プロセスが完了する。この高品質ゲート窒化珪素層は、その後続いて５８ｎｍ／ｍｉｎ．の堆積速度で堆積されたａ−Ｓｉ層５８とに、優れた界面５６を与える。
【００２３】
（実施例２）
図３には、ＢＣＥ多段階ａ−ＳｉＴＦＴデバイスの拡大断面図が示される。ガラスＴＦＴ基板６０は、アルミニウム等のパターン化メタル（図示されず）で予め被覆されている。そして、１００ｎｍ／ｍｉｎ．の堆積速度でゲート窒化珪素層６２が絶縁層として堆積される。続いて５８ｎｍ／ｍｉｎ．の低い堆積速度で高品質のａ−Ｓｉ層６６が堆積されて、優れた界面６４が得られる。次いで、２９０ｎｍ／ｍｉｎ．の高い堆積速度で、平均的な品質のａ−Ｓｉ層が堆積され、ａ−Ｓｉの堆積プロセスが完了する。
【００２４】
（実施例３）
図４には、多段階ｇ−ＳｉＮＸ層とａ−Ｓｉ層とを包含するバックチャンネルエッチ型ＴＦＴデバイスの拡大断面図が示される。ガラスＴＦＴ基板７０は、アルミニウム等のパターン化メタル（図示されず）で予め被覆されている。そして、２７０ｎｍ／ｍｉｎ．の高い堆積速度で平均的品質のｇ−ＳｉＮＸ 層７２が堆積される。続いて１００ｎｍ／ｍｉｎ．の低い堆積速度で高品質のｇ−ＳｉＮＸ層７４が堆積されて、その後続いてその上に５８ｎｍ／ｍｉｎ．の低い堆積速度で堆積されたａ−Ｓｉ層７８とに、優れた界面７６を与える。次いで、２９０ｎｍ／ｍｉｎ．の高い堆積速度で低い品質のａ−Ｓｉ層が堆積され、堆積プロセスが完了する。
【００２５】
本発明は、ｇ−ＳｉＮＸ 及びａ−Ｓｉの双方に対して高い堆積速度、即ち３００ｎｍ／ｍｉｎ．までの堆積速度で、非常に高い品質の膜を生成する改良された方法を提供する。多段階ＰＥＣＶＤプロセスで用いられる場合に、高品質のＴＦＴデバイスを高い効率で生成することが可能である。この改良された方法には、単一のプロセスチャンバ内でｇ−ＳｉＮＸ及びａ−Ｓｉの両方を堆積できるという利点もある。
【００２６】
本発明は例示された方法に関して説明してきたが、ここで用いられた言葉は説明されたものと同種のものを指すものであって、制限する意図ではない。
【００２７】
更に、本発明はいくつかの好適な実施例に関して説明を行ってきたが、この分野に通ずる者であれば、ここで開示された事を、直ちに本発明の他の可能な変形例に適用させるであろう。例えば、本発明の開示は、ＴＦＴ基板上へｇ−ＳｉＮＸ膜、ａ−Ｓｉ膜及びＥ／ＳＳｉＮＸ（エッチストップ窒化珪素）膜を別の構成ないし配置に適用し、膜間の界面の品質を向上させるであろう。
【００２８】
Ｅ／Ｓ ＳｉＮＸ膜構造の１つの例としては、パターニングされたアルミニウム等の導電体を有する基板上に、下側ＳｉＮＸ絶縁層、アモルファスＳｉ層、上側ＳｉＮＸエッチストップ層が堆積されている。本発明に従って、これらＳｉＮＸ層の片方又は両方が、薄く、高品質な、低い速度で堆積された、活性アモルファスシリコン層に隣接する堆積層と、厚く、低めの品質の高い速度で堆積された、上記の薄い層に隣接しアモルファスシリコン層とは離れている層との、２つの層に分けられる。成長手法を分けることで、堆積にかかる時間を増加させずに、ＳｉＮＸとアモルファスシリコンとの間に高い品質の接続を与える。
【００２９】
【発明の効果】
以上説明したように、本発明では、全体のｇ−ＳｉＮＸ層の上にａ−Ｓｉ層を堆積する前に、高い堆積速度で堆積された平均的な品質のｇ−ＳｉＮＸ膜の頂面の上に低い堆積速度で高品質のｇ−ＳｉＮＸ膜を堆積することにより実施できる。また、このプロセスでは、まず低い堆積速度で高品質のａ−Ｓｉ層をｇ−ＳｉＮＸ層の上に堆積して界面を形成し、次に、高い堆積速度で平均的な品質のａ−Ｓｉ層を堆積してａ−Ｓｉ層を完成させる。
【００３０】
従って、薄膜トランジスタ基板上にｇ−ＳｉＮＸ及びａ−Ｓｉの厚膜を高い堆積速度で堆積し、なお非常に高い品質の膜を製造する方法が提供される。
【図面の簡単な説明】
【図１】本発明に従った方法を行うことが可能なプラズマ励起ＣＶＤチャンバの断面図である。
【図２】ＢＣＥ又はＥＳ多段階ｇ−ＳｉＮＸ ＴＦＴデバイスの拡大断面図である。
【図３】ＢＣＥ多段階ａ−ＳｉＴＦＴデバイスの拡大断面図である。
【図４】ＢＣＥ多段階ｇ−ＳｉＮＸ 又はａ−ＳｉＴＦＴデバイスの拡大断面図である。
【符号の説明】
１０…堆積装置、１２…堆積チャンバ、１４…頂壁面、１６…ガス流入マニホールド、１８…サセプタ、２０…シャフト、２２…低面、２４…リフトオフ板、２６…リフトオフピン、２８…穴、３０…ガス流出口、３２…側壁、３６…ＲＦ電力ソース、３８…基板、４２…ガス流入パイプ、５０…ＴＦＴ基板、５２…平均的品質ｇ−ＳｉＮＸ層、５４…高品質ｇ−ＳｉＮＸ層、５６…界面、５８…ａ−Ｓｉ層、６０…ＴＦＴ基板、６２…絶縁層、６４…界面、６６…高品質ａ−Ｓｉ層、６８…平均的品質ａ−Ｓｉ層、７０…ＴＦＴ基板、７２…平均的品質ｇ−ＳｉＮｘ 層、７４…高品質ｇ−ＳｉＮＸ層、７６…界面、７８…高品質ａ−Ｓｉ層、８０…平均的品質ａ−Ｓｉ層。
【産業上の利用分野】
本発明は、広く、化学気相堆積（ＣＶＤ）プロセスにおいてアモルファスシリコンと窒化珪素とを含む電子材料を基板上に多層に連続的に堆積する方法に関する。特に、本発明は、２段階の高い堆積速度／低い堆積速度のプロセスにより、アモルファスシリコンと窒化珪素とを含む電子材料を基板上に多層に連続的に堆積する方法に関し、このプロセスの間に、別の材料との界面に隣接する層が低い堆積速度で堆積される。
【０００２】
【従来の技術】
プラズマ励起ＣＶＤ（ＰＥＣＶＤ）プロセスは、電子材料を様々な基板上に堆積する半導体デバイスの製造に広く用いられている。ＰＥＣＶＤプロセスでは、平行板や、チャンバ内に電気エネルギーを結合させるヘリカルコイル等の他の手段を備えた真空堆積チャンバの中に基板が置かれる。一般には、基板はサセプタの上に載せられる。このサセプタは、下側の電極でもある。流入マニホールドを介して堆積チャンバ内に反応体ガスが流入される。この流入マニホールドは、上側の電極でもある。この２つの電極間には高周波（ＲＦ）電圧が印加されて、反応体ガスにプラズマを形成する充分高いＲＦ電力を発生させる。プラズマは、反応体ガスを活発に反応させ、基板体の表面上に所望の材料の層を堆積させる。堆積チャンバ内に、堆積させようとする別の電子材料を含んだ反応体ガスを流すことによって、最初の層の上に別の電子材料の層を堆積させることも可能である。反応体ガスはそれぞれプラズマに暴露されて、所望の材料の層が堆積される。
【０００３】
近年、フラットパネルディスプレイに大型液晶セルが用いられるようになってきた。このタイプの液晶セルは接合する２枚のガラス板を備え、その中に液晶材料の層がサンドイッチされている。このガラスの基板には導電性の薄膜がコーティーングされ、基板の少なくとも１つは透明である。これら基板は電力ソースに接続され、液晶材料の配向を変化させて、導電性薄膜を適正にパターン化することで液晶材料の様々なエリアがアドレス可能となる。特に近年、液晶セルのエリアを別々に高速でアドレスするために、薄膜トランジスタ（ＴＦＴ）が用いられている。この種の液晶セルは、ＴＶやコンピューターのモニター等のアクティブマトリックスディスプレイに有用である。
【０００４】
液晶モニターの解像度に関する要求が高まっており、ピクセルと呼ばれる液晶セルの複数のエリアに対して別々にアドレスすることが望ましい。近年のディスプレイパネルでは、通常１，０００，０００以上のピクセルが存在しており、各ピクセルを別々にアドレスし２つの安定な状態の内の１つにラッチするように、同数のトランジスタがガラス板上に形成されている必要がある。
【０００５】
産業上利用されている薄膜トランジスタには主に２つのタイプがあり、これらは、バックチャンネルエッチ型（ＢＣＥ：ｂａｃｋ ｃｈａｎｎｅｌ ｅｔｃｈｅｄ）薄膜トランジスタとエッチストップ型（Ｅ／Ｓ：ｅｔｃｈ ｓｔｏｐｐｅｄ）薄膜トランジスタである。このアモルファスシリコンベースの薄膜トランジスタを製造する効率は、利用されるＰＥＣＶＤプロセスによって制限されている。高品質のゲート窒化珪素（ｇ−ＳｉＮＸ）膜及びアモルファスシリコン（ａ−Ｓｉ）膜を高い堆積速度で製造して高い製造効率と高いスループットを得ることは難しい。ここでＳｉＮＸとは、Ｓｉ：Ｎの化学組成比が厳密に３：４、即ちＳｉ３Ｎ４であってもよく、そうでなくてもよい。例えば、ＳｉＮＸは３：４よりも高いＳｉ：Ｎの原子比を有する全ての窒化珪素を含み、又は、３：４よりも低いＳｉ：Ｎの原子比を有する全ての窒化珪素を含む。また、アモルファスシリコンとは、結晶性の構造を含まない完全なアモルファス構造を有するシリコンのことを指す。
【０００６】
【発明が解決しようとする課題】
典型的なＢＣＥＴＦＴ（ＢＣＥ薄膜トランジスタ）デバイスでは、ｇ−ＳｉＮＸ及びａ−Ｓｉの厚膜を堆積する必要がある。この膜厚は通常２５０〜５００ｎｍの範囲である。産業上利用される高品質な膜を製造するための代表的な堆積速度は、約２０ｎｍ／ｍｉｎ．である。このような低い堆積では、基板製造プロセスの効率は非常に低くなる。しかし、３００ｎｍ程度の高い堆積速度を用いた場合、許容できない膜質の膜しか得られない。
【０００７】
従って、本発明の目的は、製造プロセスに適する高い堆積速度で薄膜トランジスタ基板上にｇ−ＳｉＮＸ及びａ−Ｓｉの厚膜を多層に堆積する方法を提供することにある。
【０００８】
また、本発明の他の目的は、薄膜トランジスタ基板上にｇ−ＳｉＮＸ及びａ−Ｓｉの厚膜を高い堆積速度で堆積し、製造プロセスに適する非常に高い品質の膜を製造する方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、薄膜トランジスタ基板上へ窒化珪素層及びアモルファスシリコン層を充分な堆積速度で堆積し、なお膜の品質を非常に高く維持する方法を提供する。
【００１０】
薄膜トランジスタに有用な好ましい実施例では、アモルファスシリコンの界面近くの材料の層は、非常に高い品質の膜を実現する低い堆積速度で堆積される。この界面から離れた材料の層は、多少劣るがなお高品質の膜質の膜を堆積させる高い堆積速度で堆積される。本発明を用いることにより、全体的に非常に高品質な薄膜トランジスタを非常に高い効率で製造することが可能である。
【００１１】
本発明では、全体のｇ−ＳｉＮＸ層の上にａ−Ｓｉ層を堆積する前に、高い堆積速度で堆積された平均的な品質のｇ−ＳｉＮＸ膜の頂面の上に低い堆積速度で高品質のｇ−ＳｉＮＸ膜を堆積することにより実施できる。また、このプロセスでは、まず低い堆積速度で高品質のａ−Ｓｉ層をｇ−ＳｉＮＸ層の上に堆積して界面を形成し、次に、高い堆積速度で平均的な品質のａ−Ｓｉ層を堆積してａ−Ｓｉ層を完成させる。アモルファスシリコンの活性半導体層との界面であれば、この特異なプロセスを応用することが可能である。これは、ＢＣＥＴＦＴ（バックチャンネルエッチ型薄膜トランジスタ）デバイスにもＥＳＴＦＴ（エッチストップ型薄膜トランジスタ）デバイスにも応用可能である。
【００１２】
【実施例】
本発明は、薄膜トランジスタ基板上へ窒化珪素層及びアモルファスシリコン層を充分な堆積速度で堆積して非常に高い品質の膜を生成する改良された方法を開示する。特に本発明は、薄膜トランジスタ（ＴＦＴ）を形成するａ−Ｓｉ膜とｇ−ＳｉＮＸとの組合わせに有用である。
【００１３】
まず、図１には、本発明に従った方法が実施可能なプラズマ励起ＣＶＤチャンバ１０の断面図が概念的に示される。装置１０は堆積チャンバ１２を備え、堆積チャンバ１２は、頂壁面１４の向こう側にチャンバ内部の空胴部と、この空胴部内に第１の電極ないし流入マニホールド１６とを備える。または、頂面１４は、その内面と隣接した電極１６と一体であってもよい。チャンバ１２内には、第１の電極１６と平行な方向に伸びる板の形態のサセプタ１８がある。サセプタ１８は、典型的にはアルミニウム製で、酸化アルミニウムの層が被覆されている。サセプタ１８は大地に接続されて第２の電極として作用する。サセプタ１８は、堆積チャンバ１２の底面２２を介して垂直に伸びるシャフト２０の端面上に設置されている。シャフト２０は垂直方向に可動であり、サセプタ１６が第１の電極１６から遠ざかる方向に移動することが可能である。サセプタ１８と、サセプタ１８と実質的に平行であるチャンバ１２の底面２２との間には、リフトオフ板２４が水平方向に伸びている。リフトオフ板２４からは、リフトオフピン２６が垂直方向上向きに突出している。リフトオフピン２６はサセプタ１８の穴２８を通って伸張するすることができるような位置に置かれ、サセプタ１８の厚さよりも少しだけ大きい長さを有している。図にはリフトオフピンが２つしか示されていないが、リフトオフ板上にわたってもっと多くのリフトオフピン２６が間隔をおいて置かれていてもよい。ガス流出口３０は、堆積チャンバ１２の側壁３２を通って伸張し、堆積チャンバ１２を脱気する手段（図示されず）に接続される。ガス流入パイプ４２は、堆積チャンバ１２の第１の電極ないし流入マニホールド１６を通って伸張し、ガススイッチング網（図示されず）を介していろいろなガスのソース（図示されず）に接続される。第１の電極１６は、ＲＦ電力ソース３６に接続される。通常は、移送板（図示されず）が具備されて、ロードロックドア （図示されず）を介して堆積チャンバ１２内へ、更にサセプタ１８上へと基板を移動させ、また、コーティングの済んだ基板を堆積チャンバ１２から除去する。Ｔｕｒｎｅｒらの米国特許出願通し番号０８／０１０，６８３（１９９３年１月２８日出願）には、このような装置が開示されている。
【００１４】
堆積装置１０の操作に当たっては、まず、基板３８が移送板（図示されず）によって堆積チャンバ１２内に導入されて、サセプタ１８上に置かれる。基板３８は、サセプタ１８の穴２８の位置を越えるサイズを有している。ガラス製の薄膜トランジスタ基板用に通常用いられるサイズは、約３６０〜４６５ｍｍである。リフトオフピン２６が穴２８から突き出なくなるようにシャフト２０を上向きに動かせば、サセプタ１８は基板３８を持ち上げてリフトオフピン２６から離し、サセプタ１８と基板３８とは第１の電極１６の比較的近くに接近する。電極間距離ないし、基板表面とガス流入マニホールド１６の放電面との距離は、約０．５〜約２インチ（約１２．３〜約４９．０ｍｍ）である。更に好ましくは、電極間距離は約０．８〜約１．４インチ（約１９．６〜約３５．６ｍｍ）である。
【００１５】
堆積プロセスを開始するに当たり、堆積チャンバ１２はまずガス流出口３０を介して脱気される。堆積チャンバ１２の内部には、既にその頂面に処理済みの層（例えば、パターン化したアルミニウム金属等）が形成されたＴＦＴガラス基板３８が、サセプタ１８上に配置される。
【００１６】
現在、相異なる幾つかのタイプの薄膜トランジスタが用いられているが、これらの薄膜トランジスタの多くは、ＴＦＴ基板上のパターン化ゲートメタル上にゲート誘電（絶縁）層を堆積し、続いて、そのゲート誘電層の頂面上にはアモルファスシリコン層を堆積することが必要である。その後、アモルファスシリコン膜の上にメタルの接点が堆積されるが、このアモルファスシリコンはドープアモルファスシリコンの薄い層も有しており、アモルファスシリコンとその上のメタルとの間の接触が良好になる。また、アモルファスシリコン層の上にはエッチング停止層として窒化物の層が堆積される。
【００１７】
ガラス基板上に薄膜トランジスタを製造する工程において絶縁層として有用であるためには、窒化珪素のゲート誘電層は高品質でなければならない。本発明で説明される実施例では、ＣＶＤチャンバ内の圧力を約１．２〜約１．５トール（Ｔｏｒｒ）、基板温度を約３００〜３５０℃に維持しつつ、窒化物を堆積させることにより、高品質の窒化珪素膜が得られる。反応体ガスの流量は、適正な反応体ガスのレベルが維持されるように調節される。好適には、シラン１００〜３００ｓｃｃｍとアンモニア５０〜１，０００ｓｃｃｍとが、キャリアガスの窒素１，０００〜１０，０００ｓｃｃｍに対して用いられ、前述のシャワーヘッドと基板との間隔をもって、基板の前述のエリアに窒化珪素を堆積させる。ゲート窒化珪素膜の好適な厚さは、約２００〜約１，０００ｎｍである。
【００１８】
ｇ−ＳｉＮＸ膜とａ−Ｓｉ膜とを堆積させる通常の処理条件は、以下の表１及び表２に示される。
【００１９】
【表１】
【表２】
代表的な堆積プロセスとその処理条件とは、以下の実施例に例示される。
【００２２】
（実施例１）
図２には、ＢＣＥ又はＥＳ多段階ｇ−ＳｉＮＸＴＦＴデバイスの拡大断面図が示される。本発明に関しない初期プロセスでは、ガラス製のＴＦＴ基板５０はアルミニウム等のパターン化メタル（図示されず）でコーティングされている。そして、基板５８にはまず平均的な品質のｇ−ＳｉＮＸ５２が、２７０ｎｍ／ｍｉｎ．の高い堆積速度で堆積される。次いで、平均的品質ｇ−ＳｉＮＸ膜５２の頂面上に、高品質のｇ−ＳｉＮＸ層５４が１００ｎｍ／ｍｉｎ．の低い堆積速度で堆積されて、ｇ−ＳｉＮＸ層の堆積プロセスが完了する。この高品質ゲート窒化珪素層は、その後続いて５８ｎｍ／ｍｉｎ．の堆積速度で堆積されたａ−Ｓｉ層５８とに、優れた界面５６を与える。
【００２３】
（実施例２）
図３には、ＢＣＥ多段階ａ−ＳｉＴＦＴデバイスの拡大断面図が示される。ガラスＴＦＴ基板６０は、アルミニウム等のパターン化メタル（図示されず）で予め被覆されている。そして、１００ｎｍ／ｍｉｎ．の堆積速度でゲート窒化珪素層６２が絶縁層として堆積される。続いて５８ｎｍ／ｍｉｎ．の低い堆積速度で高品質のａ−Ｓｉ層６６が堆積されて、優れた界面６４が得られる。次いで、２９０ｎｍ／ｍｉｎ．の高い堆積速度で、平均的な品質のａ−Ｓｉ層が堆積され、ａ−Ｓｉの堆積プロセスが完了する。
【００２４】
（実施例３）
図４には、多段階ｇ−ＳｉＮＸ層とａ−Ｓｉ層とを包含するバックチャンネルエッチ型ＴＦＴデバイスの拡大断面図が示される。ガラスＴＦＴ基板７０は、アルミニウム等のパターン化メタル（図示されず）で予め被覆されている。そして、２７０ｎｍ／ｍｉｎ．の高い堆積速度で平均的品質のｇ−ＳｉＮＸ 層７２が堆積される。続いて１００ｎｍ／ｍｉｎ．の低い堆積速度で高品質のｇ−ＳｉＮＸ層７４が堆積されて、その後続いてその上に５８ｎｍ／ｍｉｎ．の低い堆積速度で堆積されたａ−Ｓｉ層７８とに、優れた界面７６を与える。次いで、２９０ｎｍ／ｍｉｎ．の高い堆積速度で低い品質のａ−Ｓｉ層が堆積され、堆積プロセスが完了する。
【００２５】
本発明は、ｇ−ＳｉＮＸ 及びａ−Ｓｉの双方に対して高い堆積速度、即ち３００ｎｍ／ｍｉｎ．までの堆積速度で、非常に高い品質の膜を生成する改良された方法を提供する。多段階ＰＥＣＶＤプロセスで用いられる場合に、高品質のＴＦＴデバイスを高い効率で生成することが可能である。この改良された方法には、単一のプロセスチャンバ内でｇ−ＳｉＮＸ及びａ−Ｓｉの両方を堆積できるという利点もある。
【００２６】
本発明は例示された方法に関して説明してきたが、ここで用いられた言葉は説明されたものと同種のものを指すものであって、制限する意図ではない。
【００２７】
更に、本発明はいくつかの好適な実施例に関して説明を行ってきたが、この分野に通ずる者であれば、ここで開示された事を、直ちに本発明の他の可能な変形例に適用させるであろう。例えば、本発明の開示は、ＴＦＴ基板上へｇ−ＳｉＮＸ膜、ａ−Ｓｉ膜及びＥ／ＳＳｉＮＸ（エッチストップ窒化珪素）膜を別の構成ないし配置に適用し、膜間の界面の品質を向上させるであろう。
【００２８】
Ｅ／Ｓ ＳｉＮＸ膜構造の１つの例としては、パターニングされたアルミニウム等の導電体を有する基板上に、下側ＳｉＮＸ絶縁層、アモルファスＳｉ層、上側ＳｉＮＸエッチストップ層が堆積されている。本発明に従って、これらＳｉＮＸ層の片方又は両方が、薄く、高品質な、低い速度で堆積された、活性アモルファスシリコン層に隣接する堆積層と、厚く、低めの品質の高い速度で堆積された、上記の薄い層に隣接しアモルファスシリコン層とは離れている層との、２つの層に分けられる。成長手法を分けることで、堆積にかかる時間を増加させずに、ＳｉＮＸとアモルファスシリコンとの間に高い品質の接続を与える。
【００２９】
【発明の効果】
以上説明したように、本発明では、全体のｇ−ＳｉＮＸ層の上にａ−Ｓｉ層を堆積する前に、高い堆積速度で堆積された平均的な品質のｇ−ＳｉＮＸ膜の頂面の上に低い堆積速度で高品質のｇ−ＳｉＮＸ膜を堆積することにより実施できる。また、このプロセスでは、まず低い堆積速度で高品質のａ−Ｓｉ層をｇ−ＳｉＮＸ層の上に堆積して界面を形成し、次に、高い堆積速度で平均的な品質のａ−Ｓｉ層を堆積してａ−Ｓｉ層を完成させる。
【００３０】
従って、薄膜トランジスタ基板上にｇ−ＳｉＮＸ及びａ−Ｓｉの厚膜を高い堆積速度で堆積し、なお非常に高い品質の膜を製造する方法が提供される。
【図面の簡単な説明】
【図１】本発明に従った方法を行うことが可能なプラズマ励起ＣＶＤチャンバの断面図である。
【図２】ＢＣＥ又はＥＳ多段階ｇ−ＳｉＮＸ ＴＦＴデバイスの拡大断面図である。
【図３】ＢＣＥ多段階ａ−ＳｉＴＦＴデバイスの拡大断面図である。
【図４】ＢＣＥ多段階ｇ−ＳｉＮＸ 又はａ−ＳｉＴＦＴデバイスの拡大断面図である。
【符号の説明】
１０…堆積装置、１２…堆積チャンバ、１４…頂壁面、１６…ガス流入マニホールド、１８…サセプタ、２０…シャフト、２２…低面、２４…リフトオフ板、２６…リフトオフピン、２８…穴、３０…ガス流出口、３２…側壁、３６…ＲＦ電力ソース、３８…基板、４２…ガス流入パイプ、５０…ＴＦＴ基板、５２…平均的品質ｇ−ＳｉＮＸ層、５４…高品質ｇ−ＳｉＮＸ層、５６…界面、５８…ａ−Ｓｉ層、６０…ＴＦＴ基板、６２…絶縁層、６４…界面、６６…高品質ａ−Ｓｉ層、６８…平均的品質ａ−Ｓｉ層、７０…ＴＦＴ基板、７２…平均的品質ｇ−ＳｉＮｘ 層、７４…高品質ｇ−ＳｉＮＸ層、７６…界面、７８…高品質ａ−Ｓｉ層、８０…平均的品質ａ−Ｓｉ層。
Claims (5)
- アモルファスシリコン層及び窒化珪素層を含む材料の層を基板上に堆積し、アモルファスシリコンの層と窒化珪素層との間の界面を少なくとも１つ形成する、堆積方法であって、
アモルファスシリコンを用いて第１の堆積速度で第１の層を堆積するステップと；
窒化珪素を用いて１００ｎｍ／分以下の第２の堆積速度で第２の層を堆積して、前記少なくとも１つの界面を形成するステップと；
窒化珪素を用いて２７０ｎｍ／分以上の第３の堆積速度で第３の層を前記第２の層に隣接するように堆積するステップと；
を備え、
前記アモルファスシリコン層の堆積と前記窒化珪素層の堆積が同じチャンバで行われる、前記堆積方法。 - 請求項１の方法により製造された基板。
- 前記基板は、バックチャネルエッチ型薄膜トランジスタまたはエッチストップ型薄膜トランジスタである、請求項１記載の方法。
- 前記少なくとも１つの界面がアモルファスシリコン／ゲート窒化珪素界面である、請求項１記載の堆積方法。
- 請求項１記載の方法により製造された薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/193310 | 1994-02-08 | ||
| US08/193,310 US5441768A (en) | 1994-02-08 | 1994-02-08 | Multi-step chemical vapor deposition method for thin film transistors |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020275A Division JP2938361B2 (ja) | 1994-02-08 | 1995-02-08 | 薄膜トランジスタのための多段階ｃｖｄ法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003413631A Division JP4018625B2 (ja) | 1994-02-08 | 2003-12-11 | 薄膜トランジスタのための多段階ｃｖｄ法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012870A JP2000012870A (ja) | 2000-01-14 |
| JP3553410B2 true JP3553410B2 (ja) | 2004-08-11 |
Family
ID=22713099
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020275A Expired - Lifetime JP2938361B2 (ja) | 1994-02-08 | 1995-02-08 | 薄膜トランジスタのための多段階ｃｖｄ法 |
| JP09782199A Expired - Lifetime JP3553410B2 (ja) | 1994-02-08 | 1999-04-05 | 薄膜トランジスタのための多段階ｃｖｄ法 |
| JP2003413631A Expired - Lifetime JP4018625B2 (ja) | 1994-02-08 | 2003-12-11 | 薄膜トランジスタのための多段階ｃｖｄ法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020275A Expired - Lifetime JP2938361B2 (ja) | 1994-02-08 | 1995-02-08 | 薄膜トランジスタのための多段階ｃｖｄ法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003413631A Expired - Lifetime JP4018625B2 (ja) | 1994-02-08 | 2003-12-11 | 薄膜トランジスタのための多段階ｃｖｄ法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5441768A (ja) |
| JP (3) | JP2938361B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648293A (en) * | 1993-07-22 | 1997-07-15 | Nec Corporation | Method of growing an amorphous silicon film |
| KR100267418B1 (ko) * | 1995-12-28 | 2000-10-16 | 엔도 마코토 | 플라스마처리방법및플라스마처리장치 |
| DE19711267A1 (de) * | 1996-03-18 | 1997-10-30 | Hyundai Electronics Ind | Vorrichtung zur chemischen Dampfabscheidung mit induktiv gekoppeltem Plasma |
| US5800878A (en) | 1996-10-24 | 1998-09-01 | Applied Materials, Inc. | Reducing hydrogen concentration in pecvd amorphous silicon carbide films |
| US6090686A (en) | 1997-06-18 | 2000-07-18 | Lucent Technologies, Inc. | Locos isolation process using a layered pad nitride and dry field oxidation stack and semiconductor device employing the same |
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| KR20090116887A (ko) * | 2008-05-08 | 2009-11-12 | 삼성전자주식회사 | 박막트랜지스터 및 그 제조방법 |
| WO2010084657A1 (ja) * | 2009-01-26 | 2010-07-29 | シャープ株式会社 | 半導体装置、半導体装置の製造方法、液晶装置 |
| CN101819363B (zh) | 2009-02-27 | 2011-12-28 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| JP2011023655A (ja) * | 2009-07-17 | 2011-02-03 | Shimadzu Corp | 窒化シリコン薄膜成膜方法および窒化シリコン薄膜成膜装置 |
| US10989964B2 (en) * | 2016-02-17 | 2021-04-27 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| CN113355745A (zh) * | 2021-05-21 | 2021-09-07 | 陕西宇腾电子科技有限公司 | 一种薄膜电晶体电特性优化方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5273920A (en) * | 1992-09-02 | 1993-12-28 | General Electric Company | Method of fabricating a thin film transistor using hydrogen plasma treatment of the gate dielectric/semiconductor layer interface |
| JPH07135319A (ja) * | 1993-06-28 | 1995-05-23 | Kokusai Electric Co Ltd | 薄膜トランジスタ及びその製造方法 |
-
1994
- 1994-02-08 US US08/193,310 patent/US5441768A/en not_active Expired - Lifetime
-
1995
- 1995-02-08 JP JP7020275A patent/JP2938361B2/ja not_active Expired - Lifetime
- 1995-04-25 US US08/427,772 patent/US5567476A/en not_active Expired - Lifetime
-
1999
- 1999-04-05 JP JP09782199A patent/JP3553410B2/ja not_active Expired - Lifetime
-
2003
- 2003-12-11 JP JP2003413631A patent/JP4018625B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5441768A (en) | 1995-08-15 |
| JP2004165682A (ja) | 2004-06-10 |
| JP4018625B2 (ja) | 2007-12-05 |
| JP2938361B2 (ja) | 1999-08-23 |
| JP2000012870A (ja) | 2000-01-14 |
| JPH08111531A (ja) | 1996-04-30 |
| US5567476A (en) | 1996-10-22 |
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| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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