JPH0543178B2 - - Google Patents
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- JPH0543178B2 JPH0543178B2 JP59098091A JP9809184A JPH0543178B2 JP H0543178 B2 JPH0543178 B2 JP H0543178B2 JP 59098091 A JP59098091 A JP 59098091A JP 9809184 A JP9809184 A JP 9809184A JP H0543178 B2 JPH0543178 B2 JP H0543178B2
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- 239000004065 semiconductor Substances 0.000 claims description 36
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 15
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7376—Resonant tunnelling transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
- H01L29/151—Compositional structures
- H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
- H01L29/155—Comprising only semiconductor materials
Landscapes
- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベース抵抗がきわめて小さく、超高
速動作するヘテロ接合バイポーラトランジスタに
関するものである。
速動作するヘテロ接合バイポーラトランジスタに
関するものである。
従来のヘテロ接合バイポーラトランジスタは、
第４図に示すように、ｎ型AlGaAsなどの禁制帯
幅の大きいエミツタ領域１とＰ−GaAsなどのベ
ース領域２とｎ−GaAsなどのコレクタ領域３か
ら構成されていた。エミツタ領域１の禁制帯幅が
大きいため、ベース領域２の正孔のエミツタ側へ
の注入量をきわめて小さくすることができ、ベー
ス領域２の正孔濃度を1019cm-3程度に大きくして
も十分な電流利得が得られる特徴を有していた。
一方ベース領域２の正孔濃度が大きくなると、そ
れにつれて正孔移動度は不純物散乱の影響で小さ
くなり、正孔濃度×正孔移動度から決まるベース
抵抗の低減が制限される欠点を有していた。
第４図に示すように、ｎ型AlGaAsなどの禁制帯
幅の大きいエミツタ領域１とＰ−GaAsなどのベ
ース領域２とｎ−GaAsなどのコレクタ領域３か
ら構成されていた。エミツタ領域１の禁制帯幅が
大きいため、ベース領域２の正孔のエミツタ側へ
の注入量をきわめて小さくすることができ、ベー
ス領域２の正孔濃度を1019cm-3程度に大きくして
も十分な電流利得が得られる特徴を有していた。
一方ベース領域２の正孔濃度が大きくなると、そ
れにつれて正孔移動度は不純物散乱の影響で小さ
くなり、正孔濃度×正孔移動度から決まるベース
抵抗の低減が制限される欠点を有していた。
本発明は、従来のヘテロ接合バイポーラトラン
ジスタにおける上記ベース抵抗の低減が制限され
るという問題点を解決する。
ジスタにおける上記ベース抵抗の低減が制限され
るという問題点を解決する。
本発明は上記問題点を解決するため、低不純物
濃度の第１の半導体からなる第１の半導体層と高
不純物濃度で第１の半導体より大きい禁制帯幅を
有する第２の半導体からなる第２の半導体層をそ
れぞれ少なくとも１層以上有する半導体層をベー
ス領域とし、エミツタ領域を第２の半導体よりも
さらに大きな禁制帯幅を有し、第２の半導体の伝
導型と反対の伝導型である第３の半導体からなる
第３の半導体層とするヘテロ接合バイポーラトラ
ンジスタにおいて、前記第１の半導体を不純物ド
ープしないＰ型GaAs、第２の半導体を0.5〜５×
1019cm-3のＰ型不純物をドープしたAlx2Ga1−
x2As（0.3≧X2≧0.1）、第３の半導体をＮ型の
Alx1Ga1−x1As（X1＞0.3）とし、第１、第２の
半導体層の厚さを10Å以上300Å以下とすること
を特徴とする。
濃度の第１の半導体からなる第１の半導体層と高
不純物濃度で第１の半導体より大きい禁制帯幅を
有する第２の半導体からなる第２の半導体層をそ
れぞれ少なくとも１層以上有する半導体層をベー
ス領域とし、エミツタ領域を第２の半導体よりも
さらに大きな禁制帯幅を有し、第２の半導体の伝
導型と反対の伝導型である第３の半導体からなる
第３の半導体層とするヘテロ接合バイポーラトラ
ンジスタにおいて、前記第１の半導体を不純物ド
ープしないＰ型GaAs、第２の半導体を0.5〜５×
1019cm-3のＰ型不純物をドープしたAlx2Ga1−
x2As（0.3≧X2≧0.1）、第３の半導体をＮ型の
Alx1Ga1−x1As（X1＞0.3）とし、第１、第２の
半導体層の厚さを10Å以上300Å以下とすること
を特徴とする。
本発明は、高ドープした禁制帯幅の大きい半導
体と意識的にドープしない半導体を交互に重ねた
変調ドープした半導体層をベース領域に用いるこ
とにより、高移動度を維持した状態で高濃度のベ
ース領域を実現し、従来のものよりきわめて低抵
抗のベース領域を得るものである。従つて従来の
ものより超高速動作するヘテロ接合パイポーラト
ランジスタが実現できる。
体と意識的にドープしない半導体を交互に重ねた
変調ドープした半導体層をベース領域に用いるこ
とにより、高移動度を維持した状態で高濃度のベ
ース領域を実現し、従来のものよりきわめて低抵
抗のベース領域を得るものである。従つて従来の
ものより超高速動作するヘテロ接合パイポーラト
ランジスタが実現できる。
以下に本発明について、具体的に説明するため
に実施例を示す。
に実施例を示す。
第３図は本発明の実施例の要部であつて、４は
Ｎ型Alx1Ga1−x1Asなどの大きい禁制帯幅を有
する半導体、５は低不純物濃度のＰ型GaAs、６
は高不純物濃度のＰ型Alx2Ga1−x2Asであり、
７は５と６の多層構成の領域、８はｎ型GaAsで
ある。本実施例では、４はエミツタ領域であり、
X1＞0.3が有効であり、一例としてX1＝0.35とし
た。エミツタ領域４の層の不純物濃度はエミツタ
注入効率を上げるためある程度高い方が良く、こ
こでは、１〜10×1017cm-3のSi−ドープを用い
た。５の層は意識的にドープしない層、６の層は
X1＞X2＞０の条件が必要であり、４の層よりも
禁制帯幅を小さくする必要があり、ここではX2
＝0.2とし、不純物濃度は0.5〜５×1019cm-3のBe
−ドープを用いた。この５と６の多層構成の７の
領域がベース領域として動作する。８の領域はコ
レクタ領域に相当し１〜50×1016cm-3のｎ型
GaAsを用いた。
Ｎ型Alx1Ga1−x1Asなどの大きい禁制帯幅を有
する半導体、５は低不純物濃度のＰ型GaAs、６
は高不純物濃度のＰ型Alx2Ga1−x2Asであり、
７は５と６の多層構成の領域、８はｎ型GaAsで
ある。本実施例では、４はエミツタ領域であり、
X1＞0.3が有効であり、一例としてX1＝0.35とし
た。エミツタ領域４の層の不純物濃度はエミツタ
注入効率を上げるためある程度高い方が良く、こ
こでは、１〜10×1017cm-3のSi−ドープを用い
た。５の層は意識的にドープしない層、６の層は
X1＞X2＞０の条件が必要であり、４の層よりも
禁制帯幅を小さくする必要があり、ここではX2
＝0.2とし、不純物濃度は0.5〜５×1019cm-3のBe
−ドープを用いた。この５と６の多層構成の７の
領域がベース領域として動作する。８の領域はコ
レクタ領域に相当し１〜50×1016cm-3のｎ型
GaAsを用いた。
本実施例の構造のエネルギバンド図を第１図に
示す。ベース領域７のP+−Alx2Ga1−x2As／Ｐ
−GaAsの価電子帯のエネルギバンドは図示のご
とくである。P+−Alx2Ga1−x2As６内のアクセ
プタ準位Ａからホールが放出されてＰ−GaAs５
内に蓄積され、ホールＨは低不純物濃度のＰ−
GaAs５内を伝幡するので図面に縦方向のホール
Ｈによる移動度が従来のP+−GaAsの移動度より
数倍大きくなり、ベース抵抗の低減に効果的であ
る。一方、エミツタから注入される電子Ｅは、図
示のごとく、エネルギの高い所から注入されるこ
とになるので、伝導帯の凸凹に影響されることは
少ない。
示す。ベース領域７のP+−Alx2Ga1−x2As／Ｐ
−GaAsの価電子帯のエネルギバンドは図示のご
とくである。P+−Alx2Ga1−x2As６内のアクセ
プタ準位Ａからホールが放出されてＰ−GaAs５
内に蓄積され、ホールＨは低不純物濃度のＰ−
GaAs５内を伝幡するので図面に縦方向のホール
Ｈによる移動度が従来のP+−GaAsの移動度より
数倍大きくなり、ベース抵抗の低減に効果的であ
る。一方、エミツタから注入される電子Ｅは、図
示のごとく、エネルギの高い所から注入されるこ
とになるので、伝導帯の凸凹に影響されることは
少ない。
本発明のような変調ドープしたベース領域の正
孔の移動度は300Kにおいて400cm2／Ｖ・sec以上、
77Kにおいて6000cm2／Ｖ・secが得られる。従来
の1019cm-3程度のＰ型GaAsベースでは正孔の移
動度は300Kにおいて約100〜200cm2／Ｖ・sec、
77Kにおいても1000cm2／Ｖ・sec以下であり、変
調ドープベース領域を用いることにより約５倍の
ベース抵抗の低減が達成できる。
孔の移動度は300Kにおいて400cm2／Ｖ・sec以上、
77Kにおいて6000cm2／Ｖ・secが得られる。従来
の1019cm-3程度のＰ型GaAsベースでは正孔の移
動度は300Kにおいて約100〜200cm2／Ｖ・sec、
77Kにおいても1000cm2／Ｖ・sec以下であり、変
調ドープベース領域を用いることにより約５倍の
ベース抵抗の低減が達成できる。
一般にバイポーラトランジスタのスイツチ時間
ｔはベース抵抗rbとベースコレクタ間容量CBCの
積に比例する。従つてrbが1/5倍に軽減された本
発明のヘテロ接合バイポーラトランジスタは従来
のものより５倍の高速動作が達成できる。
ｔはベース抵抗rbとベースコレクタ間容量CBCの
積に比例する。従つてrbが1/5倍に軽減された本
発明のヘテロ接合バイポーラトランジスタは従来
のものより５倍の高速動作が達成できる。
一方、本発明のヘテロ接合バイポーラトランジ
スタのベース領域の伝導帯の構造は、禁制帯幅の
異なるＰ型GaAs５とAlx2Ga1−x2As６の積層で
あるため、第１図のように不連続で凸凹した形状
となる。この場合エミツタ４からベース７へ注入
された電子が伝導体の不連続な部分で反射され電
子速度が低減される可能性がある。ところが、Ｐ
型GaAs５とAlx2Ga1−x2As６の各々の厚さを10
〜50Åにすれば、超格子構造に基づく連続的な伝
導帯が形成され、電子速度が減速されることのな
い構成が実現できる。他方、各層の厚さをこのよ
うに薄くした場合には、前述のベース抵抗の低減
の効果が少なくなる場合が生じ易い。従つてベー
ス領域の多層構造は、エミツタからベースへ注入
された電子速度を速いまま維持し、かつベース抵
抗を低減させるための最適構造が存在する。
スタのベース領域の伝導帯の構造は、禁制帯幅の
異なるＰ型GaAs５とAlx2Ga1−x2As６の積層で
あるため、第１図のように不連続で凸凹した形状
となる。この場合エミツタ４からベース７へ注入
された電子が伝導体の不連続な部分で反射され電
子速度が低減される可能性がある。ところが、Ｐ
型GaAs５とAlx2Ga1−x2As６の各々の厚さを10
〜50Åにすれば、超格子構造に基づく連続的な伝
導帯が形成され、電子速度が減速されることのな
い構成が実現できる。他方、各層の厚さをこのよ
うに薄くした場合には、前述のベース抵抗の低減
の効果が少なくなる場合が生じ易い。従つてベー
ス領域の多層構造は、エミツタからベースへ注入
された電子速度を速いまま維持し、かつベース抵
抗を低減させるための最適構造が存在する。
本発明の構造を詳細に検討した結果、第３図に
おいて４のＮ−Alx1Ga1−x1AsとしてX1≧0.3、
５のＰ型GaAsの厚さd1を10＜d1＜300Å、６のＰ
型Alx2Ga1−x2Asとして0.1≦X2≦0.3、その厚さ
d2を10＜d2＜300Å、Ｐ型不純物濃度を0.5〜５×
1019cm-3とした場合に低いベース抵抗でかつ100
以上の高い電流増幅率のヘテロ接合バイポーラト
ランジスタが実現できた。
おいて４のＮ−Alx1Ga1−x1AsとしてX1≧0.3、
５のＰ型GaAsの厚さd1を10＜d1＜300Å、６のＰ
型Alx2Ga1−x2Asとして0.1≦X2≦0.3、その厚さ
d2を10＜d2＜300Å、Ｐ型不純物濃度を0.5〜５×
1019cm-3とした場合に低いベース抵抗でかつ100
以上の高い電流増幅率のヘテロ接合バイポーラト
ランジスタが実現できた。
本発明の主旨の範囲内において、４，５，６，
８の各層をInGaAs，InAlAs，InGaAsP，InP等
他の化合物半導体で構成することも当然可能であ
る。
８の各層をInGaAs，InAlAs，InGaAsP，InP等
他の化合物半導体で構成することも当然可能であ
る。
本発明の構造の最も基本となる領域を第１図と
第３図の実施例により説明したが、実際に電圧、
電流を印加して動作させる時は、第２図のごとく
４のエミツタ領域の上にn+GaAs層４′を設けそ
の上にAuGe／Ni等のオーミツク電極４″を付追
してエミツタ電極を構成し、ベース７のベース電
極は、ベース７の５の領域までエミツタ４の一部
の領域に窓開けして、その部分にCr／Au等のオ
ーミツク電極７′を付加し、コレクタ電極として
は、８のｎ−GaAs領域まで、４，７の領域の一
部に窓開けして、その部分にAuGe／Ni等のオー
ミツク電極８′を付加して、それぞれ４″，７′，
８′をエミツタ、ベース、コレクタ端子として電
源を接続して利用するものである。なお、９は半
絶縁性のGaAs基板である。また、ベース電極の
低抵抗化のためには、Cr／Auを付着する前にそ
の部分にＰ型の不純物たとえばBe等をイオン注
入することなども有効な手段である。これらの本
発明の基本構成部分に付属する部分は、従来のヘ
テロ接合バイポーラトランジスタですでに一般的
に利用されている技術であるので、ここでの詳し
い説明は省略する。
第３図の実施例により説明したが、実際に電圧、
電流を印加して動作させる時は、第２図のごとく
４のエミツタ領域の上にn+GaAs層４′を設けそ
の上にAuGe／Ni等のオーミツク電極４″を付追
してエミツタ電極を構成し、ベース７のベース電
極は、ベース７の５の領域までエミツタ４の一部
の領域に窓開けして、その部分にCr／Au等のオ
ーミツク電極７′を付加し、コレクタ電極として
は、８のｎ−GaAs領域まで、４，７の領域の一
部に窓開けして、その部分にAuGe／Ni等のオー
ミツク電極８′を付加して、それぞれ４″，７′，
８′をエミツタ、ベース、コレクタ端子として電
源を接続して利用するものである。なお、９は半
絶縁性のGaAs基板である。また、ベース電極の
低抵抗化のためには、Cr／Auを付着する前にそ
の部分にＰ型の不純物たとえばBe等をイオン注
入することなども有効な手段である。これらの本
発明の基本構成部分に付属する部分は、従来のヘ
テロ接合バイポーラトランジスタですでに一般的
に利用されている技術であるので、ここでの詳し
い説明は省略する。
以上、本発明によれば、従来のヘテロ接合バイ
ポーラトランジスタのベース抵抗の低減の限界以
上にベース抵抗を低くできるから、従来にない超
高速トランジスタが実現でき、ピコ秒（10-12
秒）／ゲート領域の論理ICや記憶IC、また10GHz
以上の増幅器や発振器の構成要素として広範囲な
応用分野がある。
ポーラトランジスタのベース抵抗の低減の限界以
上にベース抵抗を低くできるから、従来にない超
高速トランジスタが実現でき、ピコ秒（10-12
秒）／ゲート領域の論理ICや記憶IC、また10GHz
以上の増幅器や発振器の構成要素として広範囲な
応用分野がある。
第１図は本発明のヘテロ接合バイポーラトラン
ジスタの実施例のバンドギヤツプ図、第２図は本
発明のヘテロ接合バイポーラトランジスタの実施
例の断面図、第３図は本発明のヘテロ接合バイポ
ーラトランジスタの実施例の要部断面図、第４図
は従来のヘテロ接合バイポーラトランジスタの断
面図。 （主な符号）、１……Ｎ−AlGaAs（エミツタ領
域）、２……Ｐ−GaAs（ベース領域）、３……ｎ
−GaAs（コレクタ領域）、４……Ｎ−Alx1Ga1−
x1As（エミツタ領域）、５……Ｐ−GaAs、６……
Ｐ−Alx2Ga1−x2As、７……ベース領域、８…
…ｎ−GaAs（コレクタ領域）、９……半絶縁性
GaAs基板。
ジスタの実施例のバンドギヤツプ図、第２図は本
発明のヘテロ接合バイポーラトランジスタの実施
例の断面図、第３図は本発明のヘテロ接合バイポ
ーラトランジスタの実施例の要部断面図、第４図
は従来のヘテロ接合バイポーラトランジスタの断
面図。 （主な符号）、１……Ｎ−AlGaAs（エミツタ領
域）、２……Ｐ−GaAs（ベース領域）、３……ｎ
−GaAs（コレクタ領域）、４……Ｎ−Alx1Ga1−
x1As（エミツタ領域）、５……Ｐ−GaAs、６……
Ｐ−Alx2Ga1−x2As、７……ベース領域、８…
…ｎ−GaAs（コレクタ領域）、９……半絶縁性
GaAs基板。
Claims (1)
- 【特許請求の範囲】 １ 低不純物濃度の第１の半導体からなる第１の
半導体層と高不純物濃度で第１の半導体より大き
い禁制帯幅を有する第２の半導体からなる第２の
半導体層をそれぞれ少なくとも１層以上有する半
導体層をベース領域とし、エミツタ領域を第２の
半導体よりもさらに大きな禁制帯幅を有し、第２
の半導体の伝導型と反対の伝導型である第３の半
導体からなる第３の半導体層とするヘテロ接合バ
イポーラトランジスタにおいて、 前記第１の半導体を不純物ドープしないＰ型
GaAs、第２の半導体を0.5〜５×1019cm-3のＰ型
不純物をドープしたAlx2Ga1−x2As（0.3≧X2≧
0.1）、第３の半導体をＮ型のAlx1Ga1−x1As（X1
＞0.3）とし、第１、第２の半導体層の厚さを10
Å以上300Å以下とすることを特徴とするヘテロ
接合バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9809184A JPS60242671A (ja) | 1984-05-16 | 1984-05-16 | ヘテロ接合バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9809184A JPS60242671A (ja) | 1984-05-16 | 1984-05-16 | ヘテロ接合バイポ−ラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242671A JPS60242671A (ja) | 1985-12-02 |
| JPH0543178B2 true JPH0543178B2 (ja) | 1993-06-30 |
Family
ID=14210668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9809184A Granted JPS60242671A (ja) | 1984-05-16 | 1984-05-16 | ヘテロ接合バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242671A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2191035A (en) * | 1986-05-23 | 1987-12-02 | Philips Electronic Associated | Hot charge-carrier transistors |
| US4771013A (en) * | 1986-08-01 | 1988-09-13 | Texas Instruments Incorporated | Process of making a double heterojunction 3-D I2 L bipolar transistor with a Si/Ge superlattice |
| US4929997A (en) * | 1986-12-22 | 1990-05-29 | Nec Corporation | Heterojunction bipolar transistor with ballistic operation |
| JP2533541B2 (ja) * | 1987-06-08 | 1996-09-11 | 株式会社日立製作所 | ヘテロ接合バイポ−ラトランジスタ |
| US7170112B2 (en) * | 2002-10-30 | 2007-01-30 | International Business Machines Corporation | Graded-base-bandgap bipolar transistor having a constant—bandgap in the base |
| JP5649219B2 (ja) * | 2011-01-24 | 2015-01-07 | Ｎｔｔエレクトロニクス株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114455A (ja) * | 1981-12-28 | 1983-07-07 | Nec Corp | 半導体装置 |
-
1984
- 1984-05-16 JP JP9809184A patent/JPS60242671A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114455A (ja) * | 1981-12-28 | 1983-07-07 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60242671A (ja) | 1985-12-02 |
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Legal Events
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| EXPY | Cancellation because of completion of term |