JPH038340A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH038340A JPH038340A JP1034405A JP3440589A JPH038340A JP H038340 A JPH038340 A JP H038340A JP 1034405 A JP1034405 A JP 1034405A JP 3440589 A JP3440589 A JP 3440589A JP H038340 A JPH038340 A JP H038340A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、エミッタ領域及びコレクタ領域に、ベース領
域よりバンド・ギャップの大きい半導体材料を用いたダ
ブル・ヘテロ構造のヘテロ接合バイポーラトランジスタ
（ＨＢ Ｔ）に関する。
域よりバンド・ギャップの大きい半導体材料を用いたダ
ブル・ヘテロ構造のヘテロ接合バイポーラトランジスタ
（ＨＢ Ｔ）に関する。
（従来の技術）
ヘテロ接合バイポーラトランジスタは高周波特性、スイ
ッチング特性に優れているので、マイクロ波用トランジ
スタや高速論理用トランジスタとして有望視されている
。
ッチング特性に優れているので、マイクロ波用トランジ
スタや高速論理用トランジスタとして有望視されている
。
一般に、バイポーラトランジスタのスピード性能の指標
の一つに、カットオフ周波数ｆＴがある。
の一つに、カットオフ周波数ｆＴがある。
カットオフ周波数ｆｒは、ｎｐｎ型トランジスタの場合
、電子の素子内走行時間の逆数で表されるので、高いｆ
ｒを得るには電子の走行時間を短縮する必要がある。素
子内に於ける電子の走行時間τは、エミッタ充電時間τ
、ベース走行時間τ８、コレクタ走行時間及びコレク
タ充電時間の和τ で与えられる。τ８は電流密度によ
らず、はぼ一定である。又、τ、は電流密度と共に減少
し、１０’Ａ／ｃｊ代後半から１０５Ａ／ｃシを越える
高電流密度動作時にはｌ ｐｓｅｃを大きく下回る小さ
な値となる。
、電子の素子内走行時間の逆数で表されるので、高いｆ
ｒを得るには電子の走行時間を短縮する必要がある。素
子内に於ける電子の走行時間τは、エミッタ充電時間τ
、ベース走行時間τ８、コレクタ走行時間及びコレク
タ充電時間の和τ で与えられる。τ８は電流密度によ
らず、はぼ一定である。又、τ、は電流密度と共に減少
し、１０’Ａ／ｃｊ代後半から１０５Ａ／ｃシを越える
高電流密度動作時にはｌ ｐｓｅｃを大きく下回る小さ
な値となる。
一方、τ。に付いて検討してみると、電流密度の上昇に
ともないコレクタ接合容量によるコレクタ充電時間はエ
ミッタ充電時間同様十分小さくできるが、コレクタ走行
時間は十分小さくすることができない。特に、従来の一
般的なｐ＋ （ベース）−ｎ （コレクタ）のホモ接
合を有する構造では、電子がコレクタ空乏層の高電界領
域をＩ Ｘ １０７（至）／ｓｅｅ以下の小さな飽和速
度で走行するため、空乏層幅が広がると、はぼ単純にτ
Ｃは空乏層幅に比例して増大することになる。このため
、ｆＴに対してτＣの寄与が一番太き（なってしまう。
ともないコレクタ接合容量によるコレクタ充電時間はエ
ミッタ充電時間同様十分小さくできるが、コレクタ走行
時間は十分小さくすることができない。特に、従来の一
般的なｐ＋ （ベース）−ｎ （コレクタ）のホモ接
合を有する構造では、電子がコレクタ空乏層の高電界領
域をＩ Ｘ １０７（至）／ｓｅｅ以下の小さな飽和速
度で走行するため、空乏層幅が広がると、はぼ単純にτ
Ｃは空乏層幅に比例して増大することになる。このため
、ｆＴに対してτＣの寄与が一番太き（なってしまう。
そこで、τ。を短縮するために有効な素子構造が提案さ
れている。その一つに、ｎｐｎ型トランジスタのｎ型コ
レクタ層のベース屑と接する領域にｐ−層を設けるとい
う、いわゆるｐ−型コレクタＨＢ Ｔ （Ｒ，ＫａＬｏ
ｈ ｅｔ、ａｌ、、ｌＥＤＭ Ｔｅｃｈ、 Ｄｉｇ。
れている。その一つに、ｎｐｎ型トランジスタのｎ型コ
レクタ層のベース屑と接する領域にｐ−層を設けるとい
う、いわゆるｐ−型コレクタＨＢ Ｔ （Ｒ，ＫａＬｏ
ｈ ｅｔ、ａｌ、、ｌＥＤＭ Ｔｅｃｈ、 Ｄｉｇ。
１９８７、９１）、 ２４８〜２５１）がある。
！１０図に従来のＣＡＢ Ｇａ）Ａｓ／ＧａＡｓ系の材
料を用いたｐ−型コレクタを有するヘテロ接合バイポー
ラトランジスタの断面図を示す。ここでコレクタ層３２
は、ベース層３３寄りから、ｐ″″型ＧａＡｓ層３２
、ｎ−型ＧａＡｓ層３２２゜ｎ＋型ＧａＡｓ層３２１の
ホモ接合で形成されており、ｐ−領域の不純物濃度はｎ
−領域の不純物濃度よりも低く設定されている。このｐ
−ｎ接合によりコレクタ領域の電界は緩和され、電
子は速度オーバーシュートを起こすため、電子のコレク
タ走行時間は飽和速度に律速されない小さな値となりう
る。
料を用いたｐ−型コレクタを有するヘテロ接合バイポー
ラトランジスタの断面図を示す。ここでコレクタ層３２
は、ベース層３３寄りから、ｐ″″型ＧａＡｓ層３２
、ｎ−型ＧａＡｓ層３２２゜ｎ＋型ＧａＡｓ層３２１の
ホモ接合で形成されており、ｐ−領域の不純物濃度はｎ
−領域の不純物濃度よりも低く設定されている。このｐ
−ｎ接合によりコレクタ領域の電界は緩和され、電
子は速度オーバーシュートを起こすため、電子のコレク
タ走行時間は飽和速度に律速されない小さな値となりう
る。
しかし、電流密度が１０’Ａ／ｃｄ台後半になると、コ
レクタ中の電子速度は大きいとは言え、電子の蓄積は無
視できなくなり、これに対応する空間電荷効果によって
ホールの蓄積も無視できなくなる。このことを説明する
ために行ったモンテカルロ争シミュレーションの計算結
果を、第１１図に示す。この図をみればわかるように、
次第にホールのキャリアプロファイルがコレクタ基板側
に伸びてきて、空乏層幅が減少し、従って電流密度の上
昇と共にコレクタ接合容量も増大することになる。コレ
クタ接合容量の増大は、カットオフ周波数ｆ １及び最
大発振周波数ｆ の低下につＴ
Ｍ＾Ｘ ながり、トランジスタのスイッチング性能を著しく低下
させることになる。更に、高電流密度動作時には素子の
発熱も無視できな（なり、フォノン散乱が増大するため
コレクタ中の電子速度も減少し、従って、電流密度の上
昇に伴うコレクタ接合容量の増大率も大きくなると考え
られる。又、ｐ−型コレクタ構造自身、従来のｎ−型コ
レクタ構造に比べ、コレクタ接合容量が大きいという問
題もあった。
レクタ中の電子速度は大きいとは言え、電子の蓄積は無
視できなくなり、これに対応する空間電荷効果によって
ホールの蓄積も無視できなくなる。このことを説明する
ために行ったモンテカルロ争シミュレーションの計算結
果を、第１１図に示す。この図をみればわかるように、
次第にホールのキャリアプロファイルがコレクタ基板側
に伸びてきて、空乏層幅が減少し、従って電流密度の上
昇と共にコレクタ接合容量も増大することになる。コレ
クタ接合容量の増大は、カットオフ周波数ｆ １及び最
大発振周波数ｆ の低下につＴ
Ｍ＾Ｘ ながり、トランジスタのスイッチング性能を著しく低下
させることになる。更に、高電流密度動作時には素子の
発熱も無視できな（なり、フォノン散乱が増大するため
コレクタ中の電子速度も減少し、従って、電流密度の上
昇に伴うコレクタ接合容量の増大率も大きくなると考え
られる。又、ｐ−型コレクタ構造自身、従来のｎ−型コ
レクタ構造に比べ、コレクタ接合容量が大きいという問
題もあった。
ｐ−型コレクタ層を有するヘテロ接合バイポーラトラン
ジスタは、はとんどあらゆる電流密度領域でｎ−型コレ
クタを有するヘテロ接合バイポーラトランジスタよりも
大きなカットオフ周波数を持つことが可能であるが、高
電流密度領域におけるｆ 、ｆ の低下が抑制で
きれば更に高速のＴ ＭＡＸ 動作が期待できる。
ジスタは、はとんどあらゆる電流密度領域でｎ−型コレ
クタを有するヘテロ接合バイポーラトランジスタよりも
大きなカットオフ周波数を持つことが可能であるが、高
電流密度領域におけるｆ 、ｆ の低下が抑制で
きれば更に高速のＴ ＭＡＸ 動作が期待できる。
（発明が解決しようとする課題）
以下のように、従来構造のｐ−型コレクタををするＨＢ
Ｔは、高電流密度領域においてコレクタ接合容量の増大
により高速性能が劣化するという問題があった。
Ｔは、高電流密度領域においてコレクタ接合容量の増大
により高速性能が劣化するという問題があった。
本発明は上記の点に鑑みなされたもので、電子のコレク
タ走行時間が極めて短く、且、高電流密度領域でコレク
タ接合容量の増大が抑制でき、従って、あらゆる電流密
度領域でカットオフ周波数ｆ 及び最大発振周波数ｆ
の極めて高い超高Ｔ ＭＡＸ 速のヘテロ接合バイポーラトランジスタを提供すること
を目的とする。
タ走行時間が極めて短く、且、高電流密度領域でコレク
タ接合容量の増大が抑制でき、従って、あらゆる電流密
度領域でカットオフ周波数ｆ 及び最大発振周波数ｆ
の極めて高い超高Ｔ ＭＡＸ 速のヘテロ接合バイポーラトランジスタを提供すること
を目的とする。
［発明の構成］
（課題を解決するための手段）
本発明の第１のヘテロ接合バイポーラトランジスタは、
エミッタ層及びコレクタ層に、ベース領域よりも広バン
ド・ギャップ材料を用いたダブル・ヘテロ構造をしてお
り、尚且つ、コレクタ層が少なくとも２つの半導体層で
構成され、その中でベース層に近いコレクタ層がベース
層と同じ導電型でベース層よりも不純物濃度が低い半体
層によって構成されていることを特徴とする。
エミッタ層及びコレクタ層に、ベース領域よりも広バン
ド・ギャップ材料を用いたダブル・ヘテロ構造をしてお
り、尚且つ、コレクタ層が少なくとも２つの半導体層で
構成され、その中でベース層に近いコレクタ層がベース
層と同じ導電型でベース層よりも不純物濃度が低い半体
層によって構成されていることを特徴とする。
本発明の第２のヘテロ接合バイポーラトランジスタは、
本発明の第１のヘテロ接合バイポーラトランジスタにお
いて、少なくともベース・コレクタ層間に形成されるヘ
テロ接合が、階段状ないし滑らかにバンド管ギャップが
変化するように形成された遷移層を有し、且つその遷移
層がコレクタ層のベース層と接する領域に形成された、
ベース層と同一の導電型でベース層よりも不純物濃度の
低い層内からコレクタ側に向かって、もしくは、該低不
純物濃度層よりもコレクタ側に形成されたことを特徴と
する。
本発明の第１のヘテロ接合バイポーラトランジスタにお
いて、少なくともベース・コレクタ層間に形成されるヘ
テロ接合が、階段状ないし滑らかにバンド管ギャップが
変化するように形成された遷移層を有し、且つその遷移
層がコレクタ層のベース層と接する領域に形成された、
ベース層と同一の導電型でベース層よりも不純物濃度の
低い層内からコレクタ側に向かって、もしくは、該低不
純物濃度層よりもコレクタ側に形成されたことを特徴と
する。
ここで、コレクタ領域に形成されるバンド・ギャップの
遷移層は、コレクタ層のうちベースよりの層から始まっ
ていても、しかもベースから遠いほうの半導体層に及ん
でもかまわない。又、遷移層は、ベースから遠いほうの
半導体層に形成されていでも構わない。但し、遷移層は
コレクタのベースよりの層にかかるように形成された場
合極力電荷中性領域にかからないようにしなければなら
ない。何故ならば、そのようにした場合、中性領域に於
ける伝導帯形状は正の電子エネルギーを上向きにした場
合、上に凸となり、電子のコレクタへの注入を妨げるこ
とになるからである。
遷移層は、コレクタ層のうちベースよりの層から始まっ
ていても、しかもベースから遠いほうの半導体層に及ん
でもかまわない。又、遷移層は、ベースから遠いほうの
半導体層に形成されていでも構わない。但し、遷移層は
コレクタのベースよりの層にかかるように形成された場
合極力電荷中性領域にかからないようにしなければなら
ない。何故ならば、そのようにした場合、中性領域に於
ける伝導帯形状は正の電子エネルギーを上向きにした場
合、上に凸となり、電子のコレクタへの注入を妨げるこ
とになるからである。
本発明の第３のヘテロ接合バイポーラトランジスタは、
本発明の第２のヘテロ接合バイポーラトランジスタにお
いて、コレクタ中に形成されるバンド・ギャップの遷移
層を、コレクタ層のベース層と接する領域に形成された
ベース層と同一導電型でベース層よりも不純物濃度の低
い層内に形成したことを特徴とする。
本発明の第２のヘテロ接合バイポーラトランジスタにお
いて、コレクタ中に形成されるバンド・ギャップの遷移
層を、コレクタ層のベース層と接する領域に形成された
ベース層と同一導電型でベース層よりも不純物濃度の低
い層内に形成したことを特徴とする。
即ち、本発明の第３のヘテロ接合バイポーラトランジス
タは、コレクタ中のバンドギャップの遷移層を、伝導帯
側に電子のブロック層を形成することなしに極力ベース
側に近ずけ、ホールのコレクタ側への注入が抑制される
。
タは、コレクタ中のバンドギャップの遷移層を、伝導帯
側に電子のブロック層を形成することなしに極力ベース
側に近ずけ、ホールのコレクタ側への注入が抑制される
。
本発明の第４のヘテロ接合バイポーラトランジスタは、
本発明の第１のヘテロ接合バイポーラトランジスタに於
いて、コレクタ層が、コレクタ側から、ベース層と同一
導電型の第１コυクタ層、ベース層と極性の異なる第２
コレクタ層、及び第２コレクタ層と同一導電型の第３コ
レクタ層により構成され、第１コレクタ層、第２コレク
タ層。
本発明の第１のヘテロ接合バイポーラトランジスタに於
いて、コレクタ層が、コレクタ側から、ベース層と同一
導電型の第１コυクタ層、ベース層と極性の異なる第２
コレクタ層、及び第２コレクタ層と同一導電型の第３コ
レクタ層により構成され、第１コレクタ層、第２コレク
タ層。
及び第３コレクタ層の不純物濃度をそれぞれＮ１゜Ｎ
、及びＮ３としたとき、 ＮｌくＮ２≦Ｎ３ （１）なる関係を満た
し、且つ第１コレクタ層が少なくとも０バイアス時に完
全空乏化していないことを特徴とする。
、及びＮ３としたとき、 ＮｌくＮ２≦Ｎ３ （１）なる関係を満た
し、且つ第１コレクタ層が少なくとも０バイアス時に完
全空乏化していないことを特徴とする。
（作用）
本発明の第１のヘテロ接合バイポーラトランジスタは、
エミッタがｎ型半導体で構成されている場合を例にとれ
ば、ｐ＋ベースとｐ−コレクタとの間に形成されるポテ
ンシャル・ドロップにより電子はまず加速され、更に、
コレクタ領域では、不純物濃度が低いために緩やかに変
化する伝導帯によって、谷間錯乱を起こすこと無く、電
子は再度加速され、コレクタ領域全体に亘って電子速度
のオーバーシュートを起させることができる。更に、コ
レクタ層が広バンドギャップ材料によって構成されてい
るため、ホールのコレクタ中への注入が抑制され、高電
流密度動作時における。コレクタ空乏層幅の縮小は抑制
され、従って、コレクタ接合容量の増大も抑えられる。
エミッタがｎ型半導体で構成されている場合を例にとれ
ば、ｐ＋ベースとｐ−コレクタとの間に形成されるポテ
ンシャル・ドロップにより電子はまず加速され、更に、
コレクタ領域では、不純物濃度が低いために緩やかに変
化する伝導帯によって、谷間錯乱を起こすこと無く、電
子は再度加速され、コレクタ領域全体に亘って電子速度
のオーバーシュートを起させることができる。更に、コ
レクタ層が広バンドギャップ材料によって構成されてい
るため、ホールのコレクタ中への注入が抑制され、高電
流密度動作時における。コレクタ空乏層幅の縮小は抑制
され、従って、コレクタ接合容量の増大も抑えられる。
これにより、高ｆ丁、高ｆ のヘテロ接合パイポー
ラトランジ阿＾Ｘ スタが提供される。
ラトランジ阿＾Ｘ スタが提供される。
本発明の第２のヘテロ接合バイポーラトランジスタは、
第１のヘテロ接合バイポーラトランジスタのコレクタ領
域中のバンド・ギャップの遷移層を、コレクタ中のベー
ス層に近い側に形成された、ベース層と同一導電型で不
純物濃度の低い層内からコレクタ側、ないし、ベース層
から遠い側にあるコレクタ層内に設けである。このこと
により、コレクタ領域の伝導帯に凸部がでないようにす
ることができる。もし、遷移層をｐ −ベースとｐ −
コレクタの接合部からコレクタ側に設けると、第１２図
に示すように、コレクタ領域の伝導帯に上に凸の部分が
でき、ベースからコレクタに注入された電子が電位障壁
によって妨げられ、コレクタ電極まで到達しにくくなっ
てしまう。これは、遷移層をｐ−″型コレクタの中性領
域に設定したことによるものであり、本発明の第２のヘ
テロ接合バイポーラトランジスタの様に遷移層を設定し
てやればこの様なことは起こらない。
第１のヘテロ接合バイポーラトランジスタのコレクタ領
域中のバンド・ギャップの遷移層を、コレクタ中のベー
ス層に近い側に形成された、ベース層と同一導電型で不
純物濃度の低い層内からコレクタ側、ないし、ベース層
から遠い側にあるコレクタ層内に設けである。このこと
により、コレクタ領域の伝導帯に凸部がでないようにす
ることができる。もし、遷移層をｐ −ベースとｐ −
コレクタの接合部からコレクタ側に設けると、第１２図
に示すように、コレクタ領域の伝導帯に上に凸の部分が
でき、ベースからコレクタに注入された電子が電位障壁
によって妨げられ、コレクタ電極まで到達しにくくなっ
てしまう。これは、遷移層をｐ−″型コレクタの中性領
域に設定したことによるものであり、本発明の第２のヘ
テロ接合バイポーラトランジスタの様に遷移層を設定し
てやればこの様なことは起こらない。
本発明の第３のヘテロ接合バイポーラトランジスタは、
第２のヘテロ接合バイポーラトランジスタに於いて、コ
レクタ側に形成されるバンド・ギャップの遷移層を、コ
レクタ層のベース層と接する領域に形成された、ベース
と同一導電型で不純物濃度の低い層内に形成する。こう
することにより、広バンド・ギャップ・コレクタによる
伝導帯側のホールに対する電位障壁が、極力ベース層に
近ずけられるため、コレクタ領域において、コレクタ接
合容量に寄与するホールと電子が空間的に分離でき、従
って熱平衡時におけるコレクタ接合容量のみならず、高
電流密度動作時の空間電荷効果に起因する空乏層幅の縮
小も抑制できるため、コレクタ接合容量の増大も抑制で
きる。
第２のヘテロ接合バイポーラトランジスタに於いて、コ
レクタ側に形成されるバンド・ギャップの遷移層を、コ
レクタ層のベース層と接する領域に形成された、ベース
と同一導電型で不純物濃度の低い層内に形成する。こう
することにより、広バンド・ギャップ・コレクタによる
伝導帯側のホールに対する電位障壁が、極力ベース層に
近ずけられるため、コレクタ領域において、コレクタ接
合容量に寄与するホールと電子が空間的に分離でき、従
って熱平衡時におけるコレクタ接合容量のみならず、高
電流密度動作時の空間電荷効果に起因する空乏層幅の縮
小も抑制できるため、コレクタ接合容量の増大も抑制で
きる。
本発明の第４のヘテロ接合バイポーラトランジスタは、
第１のヘテロ接合バイポーラトランジスタに於いて、コ
レクタ層の濃度を（１）式によって規定し、尚且つ、第
１コレクタ層が少なくとも０バイアス時に完全空乏化し
ないようにしている。
第１のヘテロ接合バイポーラトランジスタに於いて、コ
レクタ層の濃度を（１）式によって規定し、尚且つ、第
１コレクタ層が少なくとも０バイアス時に完全空乏化し
ないようにしている。
もし第１コレクタ層が完全空乏化していれば、ベースか
ら第１コレクタ層にかけての伝導帯の形状では急峻に折
れ曲がり、直接ベースと第２コレクタ層がつながったと
同じことになり、電子はコレクタ層に入ると同時に谷間
散乱を起こしてしまう。
ら第１コレクタ層にかけての伝導帯の形状では急峻に折
れ曲がり、直接ベースと第２コレクタ層がつながったと
同じことになり、電子はコレクタ層に入ると同時に谷間
散乱を起こしてしまう。
これに対し第４のヘテロ接合バイポーラトランジスタで
は、高濃度ベースと低濃度コレクタの接合にできる電位
差により先ず、ベースからコレクタに注入された電子を
加速し、更に、低濃度で導電型の異なる半導体層により
形成された接合を有するコレクタ層では、バンド形状が
緩やかに変化するため、電子は谷間散乱を起こすことな
く加速される。従って、コレクタ領域全体に亘って速度
オーバーシュート効果を有効に利用できる。
は、高濃度ベースと低濃度コレクタの接合にできる電位
差により先ず、ベースからコレクタに注入された電子を
加速し、更に、低濃度で導電型の異なる半導体層により
形成された接合を有するコレクタ層では、バンド形状が
緩やかに変化するため、電子は谷間散乱を起こすことな
く加速される。従って、コレクタ領域全体に亘って速度
オーバーシュート効果を有効に利用できる。
（実施例）
以下、本実施例を説明する。
第１図は、ＩｎＰ／ＩｎＧａＡｓ系材料を用いた本発系
材節１実施例のヘテロ接合バイポーラトランジスタであ
る。半絶縁性１ｎＰ基板１を用いてこの上に、コレクタ
層２．ベース層３およびエミッタ層４が積層形成されて
いる。コレクタ層２は、ｎ型コレクタとして高濃度のｎ
＋型１ｎＰ層（第３コレクタ）２、と低濃度のｎ″″型
ＩｎＰ層（第２コレクタ）２□を有し、この上にｐ″″
型コレクタ（第１コレクタ）としてｐ−型ＩｎＰ層２３
、ｐ−型Ｉｎ Ｇａ Ａｓ Ｐ 層２１−
に ｘ ｙ ｌ−ｙ ４およびｐ−型１
ｎ Ｇａ Ａｓ層２５を有す０．５３
０．４７ る。Ｉｎ Ｇａ Ａｓ Ｐ 層２ は、べ
−１−ｘ ｘ ｙ ｌ−ｙ
４ス層３とコレクタＩｎＰ層との間でバンドギャッ
プを滑らかに変化させるための遷移層である。この遷移
層は、組成比ｘ、ｙを連続的にまたは階段状に変えるこ
とにより、得られる。第１コレクタ。
材節１実施例のヘテロ接合バイポーラトランジスタであ
る。半絶縁性１ｎＰ基板１を用いてこの上に、コレクタ
層２．ベース層３およびエミッタ層４が積層形成されて
いる。コレクタ層２は、ｎ型コレクタとして高濃度のｎ
＋型１ｎＰ層（第３コレクタ）２、と低濃度のｎ″″型
ＩｎＰ層（第２コレクタ）２□を有し、この上にｐ″″
型コレクタ（第１コレクタ）としてｐ−型ＩｎＰ層２３
、ｐ−型Ｉｎ Ｇａ Ａｓ Ｐ 層２１−
に ｘ ｙ ｌ−ｙ ４およびｐ−型１
ｎ Ｇａ Ａｓ層２５を有す０．５３
０．４７ る。Ｉｎ Ｇａ Ａｓ Ｐ 層２ は、べ
−１−ｘ ｘ ｙ ｌ−ｙ
４ス層３とコレクタＩｎＰ層との間でバンドギャッ
プを滑らかに変化させるための遷移層である。この遷移
層は、組成比ｘ、ｙを連続的にまたは階段状に変えるこ
とにより、得られる。第１コレクタ。
第２コレクタおよび第３コレクタの濃度をそれぞれＮ
、Ｎ およびＮ３としたとき、２ ＮｌくＮ２≦Ｎ３ なる関係が設定されている。ベース層３は、ｐ＋型Ｉｎ
Ｇａ Ａｓ（またはＩｎ ＡｓＯ，５３
０，４７１−ｘ ｙ Ｐ ）層により形成されている。エミッタ層４−ｙ は、ｎ型Ｉｎ Ｇａ Ａｓ Ｐ 層４ と
ｎＬ−ｘ ｘ ｙ １−ｙ １型ＩｎＰ
層４ 、およびエミッタ争キャップ層としてのｎｑｌｎ
Ｐ層４３により形成されている。
、Ｎ およびＮ３としたとき、２ ＮｌくＮ２≦Ｎ３ なる関係が設定されている。ベース層３は、ｐ＋型Ｉｎ
Ｇａ Ａｓ（またはＩｎ ＡｓＯ，５３
０，４７１−ｘ ｙ Ｐ ）層により形成されている。エミッタ層４−ｙ は、ｎ型Ｉｎ Ｇａ Ａｓ Ｐ 層４ と
ｎＬ−ｘ ｘ ｙ １−ｙ １型ＩｎＰ
層４ 、およびエミッタ争キャップ層としてのｎｑｌｎ
Ｐ層４３により形成されている。
Ｉｎ Ｇａ Ａｓ Ｐ 層４ は、ベース
層１−ｘ ｘ ｙ ｌ−ｙ
ｌとエミッタＩｎＰ層との間のバンドギャップを滑
らかに変化させる遷移層である。
層１−ｘ ｘ ｙ ｌ−ｙ
ｌとエミッタＩｎＰ層との間のバンドギャップを滑
らかに変化させる遷移層である。
このトランジスタを製造するには、半絶縁性ＩｎＰ基板
上に、順次半導体層をエピタキシャル成長させる必要が
ある。この、エピタキシャル成長法としては、ガスソー
ス分子線エピタキシー法（ＧＳＭＢＥ法）、又は、減圧
有機金属気相成長法（ＬＰＭＯＣＶＤ法）が用いられる
。具体的な製造条件を工程順に説明すると、先ず半絶縁
性ＩｎＰ基板１上に、不純物として、Ｓｎの濃度が２
Ｘ １０１８ａｓｓ−３、厚さが５０００人のｎ＋型÷ ＩｎＰｎ二層をエピタキシャル成長させる。ｎ型ＩｎＰ
層２１上に、不純物濃度が４ Ｘ １０１７ｃｍ−３厚
さ２０００人のｎ−″型１ｎＰ層２２をエピタキシャル
成長させる。ｎ″″型ＩｎＰ層２２上に、不純物として
Ｃｄの濃度がＩ Ｘ １０１７ｃｍ−３、厚さが１００
０人のｐ−型ＩｎＰ層２３をエピタキシャル成長させる
。ｐ″″型ＩｎＰ層２３上に、不純物濃度がＩ Ｘ １
０ ”ｔｓ−３、厚さが２５０人のｐ−型Ｉｎ Ｇ
ａ Ａｓ Ｐ 層２ （０≦Ｘ≦１−に
ｘ ｌ−ｙ ｙ ４０．４７．
１≧ｙ≧０）をエピタキシャル成長させる。
上に、順次半導体層をエピタキシャル成長させる必要が
ある。この、エピタキシャル成長法としては、ガスソー
ス分子線エピタキシー法（ＧＳＭＢＥ法）、又は、減圧
有機金属気相成長法（ＬＰＭＯＣＶＤ法）が用いられる
。具体的な製造条件を工程順に説明すると、先ず半絶縁
性ＩｎＰ基板１上に、不純物として、Ｓｎの濃度が２
Ｘ １０１８ａｓｓ−３、厚さが５０００人のｎ＋型÷ ＩｎＰｎ二層をエピタキシャル成長させる。ｎ型ＩｎＰ
層２１上に、不純物濃度が４ Ｘ １０１７ｃｍ−３厚
さ２０００人のｎ−″型１ｎＰ層２２をエピタキシャル
成長させる。ｎ″″型ＩｎＰ層２２上に、不純物として
Ｃｄの濃度がＩ Ｘ １０１７ｃｍ−３、厚さが１００
０人のｐ−型ＩｎＰ層２３をエピタキシャル成長させる
。ｐ″″型ＩｎＰ層２３上に、不純物濃度がＩ Ｘ １
０ ”ｔｓ−３、厚さが２５０人のｐ−型Ｉｎ Ｇ
ａ Ａｓ Ｐ 層２ （０≦Ｘ≦１−に
ｘ ｌ−ｙ ｙ ４０．４７．
１≧ｙ≧０）をエピタキシャル成長させる。
ここでＸｒＹは、ＩｎＰ基板に格子整合し、尚且つ伝導
帯が滑らかにつながるように設けられた組成比で、Ｘは
下から上に向かって徐々に大きくなり、一方ｙは下から
上に向かって小さくなるよう設定されている。次に、ｐ
−型Ｉｎ Ｇａ１−ｘ ｘ Ａ ｓ ｌ−ｙ Ｐ 、層２４の上に不純物濃度がＩ
Ｘ １０ ”ｃｘａ−３、厚さが２５０人のｐ−型Ｉｎ
Ｇａ Ｏ，５３０，４７Ａｓ層２５をエピタキシャル成長させ
る。その上に、不純物濃度がＩ Ｘ １０１９ａｓ−”
厚さが１０００人のｐ＋型Ｉｎ Ｇａ ＡｓＯ
，５３０，４７ 層３をエピタキシャル成長させる。その上に、不純物と
してＳｎの濃度が２ Ｘ １０ ”ａｍ−３、厚さが５
００人のｎ型Ｉｎ Ｇａ Ａｓ１−Ｘ ｘ
１−ｙＰｙ層 ４１（０，４７≦Ｘ≦０．０≦ｙ≦１）をエピタキシャ
ル成長させる。ここで、ｘ、ｙは第４層と同じ目的で設
けられており、ＩｎＰと格子整合し、尚且つ伝導帯が滑
らかに繋がるよう、Ｘは下がら上に向かつで徐々に大き
くなり、ｙは下がら上に向って徐々に小さくなるよう設
定されている。更にその上に、不純物濃度２ Ｘ １０
１７ｃｓａ−３、厚さ１５００人のｎ−型１ｎＰ層４
、不純物濃度２Ｘ １０１ｇＣ１１−３、厚さ１０００
人のｎ＋型１ｎＰ層４３を順次エピタキシャル成長させ
る。
帯が滑らかにつながるように設けられた組成比で、Ｘは
下から上に向かって徐々に大きくなり、一方ｙは下から
上に向かって小さくなるよう設定されている。次に、ｐ
−型Ｉｎ Ｇａ１−ｘ ｘ Ａ ｓ ｌ−ｙ Ｐ 、層２４の上に不純物濃度がＩ
Ｘ １０ ”ｃｘａ−３、厚さが２５０人のｐ−型Ｉｎ
Ｇａ Ｏ，５３０，４７Ａｓ層２５をエピタキシャル成長させ
る。その上に、不純物濃度がＩ Ｘ １０１９ａｓ−”
厚さが１０００人のｐ＋型Ｉｎ Ｇａ ＡｓＯ
，５３０，４７ 層３をエピタキシャル成長させる。その上に、不純物と
してＳｎの濃度が２ Ｘ １０ ”ａｍ−３、厚さが５
００人のｎ型Ｉｎ Ｇａ Ａｓ１−Ｘ ｘ
１−ｙＰｙ層 ４１（０，４７≦Ｘ≦０．０≦ｙ≦１）をエピタキシャ
ル成長させる。ここで、ｘ、ｙは第４層と同じ目的で設
けられており、ＩｎＰと格子整合し、尚且つ伝導帯が滑
らかに繋がるよう、Ｘは下がら上に向かつで徐々に大き
くなり、ｙは下がら上に向って徐々に小さくなるよう設
定されている。更にその上に、不純物濃度２ Ｘ １０
１７ｃｓａ−３、厚さ１５００人のｎ−型１ｎＰ層４
、不純物濃度２Ｘ １０１ｇＣ１１−３、厚さ１０００
人のｎ＋型１ｎＰ層４３を順次エピタキシャル成長させ
る。
この様に形成されたエピタキシャル・ウェハを用いて、
先ず、基板ｌに達する素子分離用絶縁層８をＨのイオン
注入によりり形成し、又トランジスタ内部のｎ＋型１ｎ
Ｐ層２、に達する電極間分離用絶縁層９をＢ＋のイオン
注入によりそれぞれ形成する。そして所定のマスクを用
いて、半導体層をｐ＋型Ｉｎ Ｇａ Ｏ，５３０，４７Ａｓ層３に達する 深さまでエツチングして、ベースを露出させる。
先ず、基板ｌに達する素子分離用絶縁層８をＨのイオン
注入によりり形成し、又トランジスタ内部のｎ＋型１ｎ
Ｐ層２、に達する電極間分離用絶縁層９をＢ＋のイオン
注入によりそれぞれ形成する。そして所定のマスクを用
いて、半導体層をｐ＋型Ｉｎ Ｇａ Ｏ，５３０，４７Ａｓ層３に達する 深さまでエツチングして、ベースを露出させる。
コノ後、全面ニＣＶ Ｄ Ｓ ｔ Ｏ２ＩＩＩ ９を形
成する。
成する。
そして、コレクタ領域の電極コンタクトをとるため、ウ
ェハ表面から、ｎ 型ＩｎＰ層２１に達する深さのエツ
チングを行う。この部分に薄いＧ ｅ Ａ ｕ ／ Ａ
ｕ層を形成し、その上にＡｕ層を形成してコレクタ電
極７とする。更に、エミッタ領域、ベース領域の孔開け
を行い、Ｇ ｅ Ａ ｕ ／ Ａ ｕによるエミッタ電
極５ 、Ｃｒ ／ Ａ ｕによるベース電極６を形成す
る。
ェハ表面から、ｎ 型ＩｎＰ層２１に達する深さのエツ
チングを行う。この部分に薄いＧ ｅ Ａ ｕ ／ Ａ
ｕ層を形成し、その上にＡｕ層を形成してコレクタ電
極７とする。更に、エミッタ領域、ベース領域の孔開け
を行い、Ｇ ｅ Ａ ｕ ／ Ａ ｕによるエミッタ電
極５ 、Ｃｒ ／ Ａ ｕによるベース電極６を形成す
る。
この様にして作られたヘテロ接合バイポーラトランジス
タとほぼ同一構造のトランジスタにおいて、モンテカル
ロ・シミュレーシ纏ンにより得られる素子内ドリフト速
度分布が第２図に示されている。但し、この計算には、
ベース中でエミッタからコレクタへ電子を加速するよう
バンド・ギャップにグレーディングを施している。ここ
で動作条件ハｖｃＥ−１ｌ１１．５■、Ｖ ＢＥ−１，
ｏＩＶ 、 １．０５Ｖ 。
タとほぼ同一構造のトランジスタにおいて、モンテカル
ロ・シミュレーシ纏ンにより得られる素子内ドリフト速
度分布が第２図に示されている。但し、この計算には、
ベース中でエミッタからコレクタへ電子を加速するよう
バンド・ギャップにグレーディングを施している。ここ
で動作条件ハｖｃＥ−１ｌ１１．５■、Ｖ ＢＥ−１，
ｏＩＶ 、 １．０５Ｖ 。
１、Ｉ Ｖとしている。この図かられかるように、コレ
クタのほぼ全域で電子速度はオーバーシュートしている
。
クタのほぼ全域で電子速度はオーバーシュートしている
。
又、同一計算条件下でのバンド図及びホールのキャリア
・プロファイルをそれぞれ、第３図および第４図に示す
。第３図かられかるように、コレクタ領域の伝導帯は滑
らかに繋がっており電子はベースからコレクタへと速や
かに吸い出される。
・プロファイルをそれぞれ、第３図および第４図に示す
。第３図かられかるように、コレクタ領域の伝導帯は滑
らかに繋がっており電子はベースからコレクタへと速や
かに吸い出される。
一方、価電子帯側は、グレーディング領域で急峻に立ち
上っており、ホールに対する障壁を形成しているのがわ
かる。又第４図かられかるように、確かにコレクタ側で
ホールはグレーディング領域でブロックされており、コ
レクタ中に広がっていないのがわかる。
上っており、ホールに対する障壁を形成しているのがわ
かる。又第４図かられかるように、確かにコレクタ側で
ホールはグレーディング領域でブロックされており、コ
レクタ中に広がっていないのがわかる。
第５図に本発明のヘテロ接合バイポーラトランジスタの
第２の実施例を示す。基本的な構成は、第１の実施例と
同じであるが、ここでは、外部ベース領域のコレクタ接
合容量を低減するため、コレクタの外部ベース領域にＨ
のイオン注入による高抵抗層１１を設けている。
第２の実施例を示す。基本的な構成は、第１の実施例と
同じであるが、ここでは、外部ベース領域のコレクタ接
合容量を低減するため、コレクタの外部ベース領域にＨ
のイオン注入による高抵抗層１１を設けている。
第６図に（ＩｎＡＩ）Ａｓ／ＩｎＧａＡｓ系の材料を用
いた本発明のヘテロ接合バイポーラトランジスタの第３
の実施例を示す。本実施例では、広バンド・ギャップ材
料として（ＩｎＡｇ）Ａｓ。
いた本発明のヘテロ接合バイポーラトランジスタの第３
の実施例を示す。本実施例では、広バンド・ギャップ材
料として（ＩｎＡｇ）Ａｓ。
狭バンド・ギャップ材料として（１ｎＧａ）Ａｓを用い
ており、いずれもＩｎＰに格子整合するように、混晶比
が決められている。又、コレクタのバンド・ギャップの
グレーディング領域は、ｐコレクタ領域内から始まり、
ｐ″″−ｎ−接合で終端するように設定されている。本
実施例のヘテロ接合バイポーラの作成には、ＩｎＰ基板
上へのエピタキシャル成長法としてＭＢＥ法ないしＭＯ
ＣＶＤ法が用いられる。
ており、いずれもＩｎＰに格子整合するように、混晶比
が決められている。又、コレクタのバンド・ギャップの
グレーディング領域は、ｐコレクタ領域内から始まり、
ｐ″″−ｎ−接合で終端するように設定されている。本
実施例のヘテロ接合バイポーラの作成には、ＩｎＰ基板
上へのエピタキシャル成長法としてＭＢＥ法ないしＭＯ
ＣＶＤ法が用いられる。
第６図において、第１図と対応する部分には第１図と同
一符号を付しである。第１図と異なるのは、コレクタ層
１２．ベース層１３およびエミッタ層１４の材料の組合
せである。即ち、ｎ型コレクタ層は、高濃度のｎ 型１
ｎ Ｇａ ＡｓＯ，５３０，４７ 層１２ と遷移層であるｎ型（＾Ｉｘ Ｇａ１−ｘ ）
０．４７１ｎ Ａｓ層１２ 、および低濃度のｎ型
０．５３ ２ ＡＩ Ｉｎ Ａｓ層１２３により構成されて０
．４７ ０．５３ いる。ｐ−型コレクタ層は、遷移層であるｐ″″型（Ａ
ｊＪＧａ ） ＩｎＡｓ層１２４とｘ
ｌ−ｘ Ｏ，４７０，５３ｐ−型Ｉｎ
Ｇａ Ａｓ層１２５により構成０．５３ ０
．４７ されている。ベース層１３は、ｐ 型ｌｎ０．５３Ｇａ
Ａｓ層により構成されている。エミッタ０．４７ 層１４は、遷移層であるｎ型（ＡＮ ｘ ｃａｔ−ｘ＞
。、４−ｔＩｎ Ａｓ層１４ および１４３をは
さんで、０．５３ １ ０．４７ ０．５３Ａｓ層１４２とキャップ層ｎ’！
：ＩＡＩ Ｉｎ としてのｎ＋型Ｉｎ Ｇａ Ａｓ層１４４を０
．５３ ０．４７ 積層して構成されている。コレクタ層１２のなかのｐ″
″型コレクタ（第１コレクタ）と低濃度ｎ型コレクタ（
第２コレクタ）および高１度ｎ型コレクタ（第３コレク
タ）の濃度関係は、先の実施例と同様に設定される。
一符号を付しである。第１図と異なるのは、コレクタ層
１２．ベース層１３およびエミッタ層１４の材料の組合
せである。即ち、ｎ型コレクタ層は、高濃度のｎ 型１
ｎ Ｇａ ＡｓＯ，５３０，４７ 層１２ と遷移層であるｎ型（＾Ｉｘ Ｇａ１−ｘ ）
０．４７１ｎ Ａｓ層１２ 、および低濃度のｎ型
０．５３ ２ ＡＩ Ｉｎ Ａｓ層１２３により構成されて０
．４７ ０．５３ いる。ｐ−型コレクタ層は、遷移層であるｐ″″型（Ａ
ｊＪＧａ ） ＩｎＡｓ層１２４とｘ
ｌ−ｘ Ｏ，４７０，５３ｐ−型Ｉｎ
Ｇａ Ａｓ層１２５により構成０．５３ ０
．４７ されている。ベース層１３は、ｐ 型ｌｎ０．５３Ｇａ
Ａｓ層により構成されている。エミッタ０．４７ 層１４は、遷移層であるｎ型（ＡＮ ｘ ｃａｔ−ｘ＞
。、４−ｔＩｎ Ａｓ層１４ および１４３をは
さんで、０．５３ １ ０．４７ ０．５３Ａｓ層１４２とキャップ層ｎ’！
：ＩＡＩ Ｉｎ としてのｎ＋型Ｉｎ Ｇａ Ａｓ層１４４を０
．５３ ０．４７ 積層して構成されている。コレクタ層１２のなかのｐ″
″型コレクタ（第１コレクタ）と低濃度ｎ型コレクタ（
第２コレクタ）および高１度ｎ型コレクタ（第３コレク
タ）の濃度関係は、先の実施例と同様に設定される。
この実施例によっても、先の第１図の実施例と同様の効
果が得られる。
果が得られる。
第７図にＩ ｎＰ／ （Ｉ ｎＧａ）Ａｓ系の材料を用
いた本発明のヘテロ接合バイポーラトランジスタの第４
の実施例を示す。本実施例では、第１の実施例のトラン
ジスタを上下反転したいわゆるコレクタφトップ型のヘ
テロ接合バイポーラトランジスタである。従って第１図
と対応する部分には同じ符号を付して詳細な説明は省略
する。コレクタ層２、ベース層３およびエミッタ層４の
積層順序が第１図と異なる他、基本的に第１図と同じで
ある。ただし、真性エミッタ領域の面積を減らすために
、イオン注入ないし拡散で作られたｐ＋梨型外ベース領
域１６．１７を設けである。
いた本発明のヘテロ接合バイポーラトランジスタの第４
の実施例を示す。本実施例では、第１の実施例のトラン
ジスタを上下反転したいわゆるコレクタφトップ型のヘ
テロ接合バイポーラトランジスタである。従って第１図
と対応する部分には同じ符号を付して詳細な説明は省略
する。コレクタ層２、ベース層３およびエミッタ層４の
積層順序が第１図と異なる他、基本的に第１図と同じで
ある。ただし、真性エミッタ領域の面積を減らすために
、イオン注入ないし拡散で作られたｐ＋梨型外ベース領
域１６．１７を設けである。
第８図にＧａＡｓ／ （Ｉ ｎＧａ）Ａｓ系の材料を用
いた本発明のヘテロ接合バイポーラトランジスタの第５
の実施例を示す。本実施例ではエミッタ及びコレクタに
広バンド・ギャップ材料としてＧａＡｓを用い、ベース
に狭バンド・ギャップ材料として、Ｉｎ Ｇａ
Ａｓを用いている。
いた本発明のヘテロ接合バイポーラトランジスタの第５
の実施例を示す。本実施例ではエミッタ及びコレクタに
広バンド・ギャップ材料としてＧａＡｓを用い、ベース
に狭バンド・ギャップ材料として、Ｉｎ Ｇａ
Ａｓを用いている。
０１口５ ０゜９５
即ち、半絶縁性ＧａＡｓ基板２１を用い、この上にＧａ
Ａｓ／ＩｎＧａＡｓ系材料によりコレクタ層２２．ベー
ス層２３およびエミッタ層２４が積層形成されている。
Ａｓ／ＩｎＧａＡｓ系材料によりコレクタ層２２．ベー
ス層２３およびエミッタ層２４が積層形成されている。
他は第１図と同様であり、従って第１図と同一符号を付
しである。
しである。
第４の実施例までは格子整合系を取り扱っていたが、本
実施例では格子不整合する系を取り扱っている。又、本
実施例のヘテロ接合パイポーラトランジスタの作成には
、ＧａＡｓ基板が用いられその上へのエピタキシャル成
長法としてＭＢＥ法ないしＭＯＣＶＤ法が用いられる。
実施例では格子不整合する系を取り扱っている。又、本
実施例のヘテロ接合パイポーラトランジスタの作成には
、ＧａＡｓ基板が用いられその上へのエピタキシャル成
長法としてＭＢＥ法ないしＭＯＣＶＤ法が用いられる。
ベース領域は不整合転位が発生しないように膜厚を設定
することが必要である。ｐ−型コレクタ部分からの具体
的な節造条件を以下に示す。まず、ｐ型ＧａＡｓ層２２
３ （５００人）の上に、ｐ″″型Ｉｎ Ｇａ
Ａｓ層２２４をＸが下から０≦ＸＸ １−ｘ ≦０．０５となるように変化するよう２００人成長し、
その上に３００人のｐ−型１ ｎ ｏ、ｏｓＧ ａ ｏ
、９５Ａ ８層２２５を形成する。ｐ″″層の不純物濃
度は１×１０１７ｃｍ−３とし、これらの層２２〜２２
５までがｐ′″型コレクタ層となる。更にその上にベー
ス層２３となるｐ＋型１ ｎ ｏ、ｏｓＧ ａ ｏ、９
ｓＡ ８層を５００人エピタキシャル成長する。ここで
ｐ＋層の不純物濃度は５ Ｘ １０１９ｃｍ−３である
。又、エミッタ・キャップ層としてｎ 型１ ｎ Ｇ
ａ ｒ−８Ａｓグレーディング層２４ ｇ （０＜
ｘ ＜ ０．５ ）及びｎ 型Ｉｎ Ｇａ
Ａｓ層２４４を設けて０．５ ０．５ いる。これらの層の不純物濃度は２ Ｘ １０ ”ａｍ
−３と高く、又それぞれの層の厚さは５００人である。
することが必要である。ｐ−型コレクタ部分からの具体
的な節造条件を以下に示す。まず、ｐ型ＧａＡｓ層２２
３ （５００人）の上に、ｐ″″型Ｉｎ Ｇａ
Ａｓ層２２４をＸが下から０≦ＸＸ １−ｘ ≦０．０５となるように変化するよう２００人成長し、
その上に３００人のｐ−型１ ｎ ｏ、ｏｓＧ ａ ｏ
、９５Ａ ８層２２５を形成する。ｐ″″層の不純物濃
度は１×１０１７ｃｍ−３とし、これらの層２２〜２２
５までがｐ′″型コレクタ層となる。更にその上にベー
ス層２３となるｐ＋型１ ｎ ｏ、ｏｓＧ ａ ｏ、９
ｓＡ ８層を５００人エピタキシャル成長する。ここで
ｐ＋層の不純物濃度は５ Ｘ １０１９ｃｍ−３である
。又、エミッタ・キャップ層としてｎ 型１ ｎ Ｇ
ａ ｒ−８Ａｓグレーディング層２４ ｇ （０＜
ｘ ＜ ０．５ ）及びｎ 型Ｉｎ Ｇａ
Ａｓ層２４４を設けて０．５ ０．５ いる。これらの層の不純物濃度は２ Ｘ １０ ”ａｍ
−３と高く、又それぞれの層の厚さは５００人である。
このエミッタ・キャップ層は、エミッタ・コンタクト抵
抗を低減するために設けられているが、Ｉｎのモル比は
０．５と高く、不整合転位が生じているが、トランジス
タ特性上問題はない。バンド・ギャップの大きさは、Ｇ
ａＡｓでＥ −１，４３ｏＶ、Ｉｎ Ｇａ
Ａｓで、１．３９ ｅＶであり、０．０５ ０．０５ 又、そのバンド・ギャップの差は０．０４ ｅＶと小さ
めであるが、ベースが高ドープのためバンド・ギャップ
縮小効果によりその差は更に広がっており、ヘテロエミ
ッタの効果は充分発揮される。
抗を低減するために設けられているが、Ｉｎのモル比は
０．５と高く、不整合転位が生じているが、トランジス
タ特性上問題はない。バンド・ギャップの大きさは、Ｇ
ａＡｓでＥ −１，４３ｏＶ、Ｉｎ Ｇａ
Ａｓで、１．３９ ｅＶであり、０．０５ ０．０５ 又、そのバンド・ギャップの差は０．０４ ｅＶと小さ
めであるが、ベースが高ドープのためバンド・ギャップ
縮小効果によりその差は更に広がっており、ヘテロエミ
ッタの効果は充分発揮される。
第９図に、（ＡＮ Ｇａ）Ａｓ／（Ｉ ｎＧａ）Ａｓ／
Ｇ ａ Ａ ｓ系材料を用いた本発明のヘテロ接合バ
イポーラトランジスタの第６の実施例を示す。本実施例
では、エミッタ及びコレクタに、広バンドギャップ材料
として、それぞれＡ、Ｑ ＧａＯ，３０，７ Ａｓ及びＧａＡｓを用いており、又ベースには狭バンド
・ギャップ材料としてＩｎ ＧａＯ，０５０，９５ Ａｓを用いている。本実施例でも格子不整合系を取り扱
っており、第８図のエミッタｎ型ＧａＡｓ層２４ の部
分を、ＡＩ Ｇａ Ａｓ層２４２１２
Ｘ １−ｘ（０＜ｘ＜０．
３ ） 、Ａｊｌ Ｇａ Ａｓ層０．３
０．７ ２４ 、およびＡｇ Ｇａ Ａｓ層２４２３２２
ｘ １−ｘ（０＜Ｘ（０
，５）により構成した他は、第５の実施例と全て同じ構
成になっている。ただし、エミッタにバンド−ギャップ
が１．８ｅＶと大きいＡＮ Ｇａ Ａｓを用い
ているためｈＴＥ等トＱ、３ ０．７ ランジスタ特性は第５の実施例を若干上まわるものにな
っている＠ ［発明の効果］ 以上述べたように、本発明によれば、速度オーバーシュ
ート効果を十分に発揮して小さいコレクタ走行時間が得
られるのみならず、高電流密度動作時のコレクタ中にお
ける空乏層の短縮を抑制でき、それに伴うコレクタ接合
容量の増大も抑えられるため、あらゆる電流密度領域で
極めて高いｆ 、ｆ を有するヘテロ接合バイポ
ーラトラＴ ζＡＸ ンジスタの実現が可能となった。
Ｇ ａ Ａ ｓ系材料を用いた本発明のヘテロ接合バ
イポーラトランジスタの第６の実施例を示す。本実施例
では、エミッタ及びコレクタに、広バンドギャップ材料
として、それぞれＡ、Ｑ ＧａＯ，３０，７ Ａｓ及びＧａＡｓを用いており、又ベースには狭バンド
・ギャップ材料としてＩｎ ＧａＯ，０５０，９５ Ａｓを用いている。本実施例でも格子不整合系を取り扱
っており、第８図のエミッタｎ型ＧａＡｓ層２４ の部
分を、ＡＩ Ｇａ Ａｓ層２４２１２
Ｘ １−ｘ（０＜ｘ＜０．
３ ） 、Ａｊｌ Ｇａ Ａｓ層０．３
０．７ ２４ 、およびＡｇ Ｇａ Ａｓ層２４２３２２
ｘ １−ｘ（０＜Ｘ（０
，５）により構成した他は、第５の実施例と全て同じ構
成になっている。ただし、エミッタにバンド−ギャップ
が１．８ｅＶと大きいＡＮ Ｇａ Ａｓを用い
ているためｈＴＥ等トＱ、３ ０．７ ランジスタ特性は第５の実施例を若干上まわるものにな
っている＠ ［発明の効果］ 以上述べたように、本発明によれば、速度オーバーシュ
ート効果を十分に発揮して小さいコレクタ走行時間が得
られるのみならず、高電流密度動作時のコレクタ中にお
ける空乏層の短縮を抑制でき、それに伴うコレクタ接合
容量の増大も抑えられるため、あらゆる電流密度領域で
極めて高いｆ 、ｆ を有するヘテロ接合バイポ
ーラトラＴ ζＡＸ ンジスタの実現が可能となった。
第１図は本発明の第１実施例のヘテロ接合バイポーラト
ランジスタを示す断面図、第２図はそのヘテロ接合バイ
ポーラトランジスタの平均電子速度プロファイルを示す
図、第３図は同じ（そのヘテロ接合バイポーラトランジ
スタに於ける動作時のバンド図、第４図は同じくそのヘ
テロ接合バイポーラトランジスタに於ける動作時のホー
ル・キャリア・プロファイルを示す図、第５図は第２実
施例のヘテロ接合バイポーラトランジスタを示す断面図
、第６図は本発明の第３実施例のヘテロ接合バイポーラ
トランジスタを示す断面図、第７図は本発明の第４実施
例のヘテロ接合バイポーラトランジスタを示す断面図、
第８図は本発明の第５実施例のヘテロ接合バイポーラト
ランジスタを示す断面図、第９図は本発明の第６実施例
のヘテロ接合バイポーラトランジスタを示す断面図、第
１０図は従来のヘテロ接合パイボーララトランジスタを
示す断面図、第１１図はそのトランジスタの動作時のホ
ール・キャリア・プロファイルを示す図、第１２図はコ
レクタ側遷移層の位置により不都合が生じる様子を示す
伝導帯図である。 １・・・半絶縁性１ｎＰ基板、２（２〜２５）・・・ｌ コレクタ層、２ ・・・ｎ＋型１ｎＰ層、２２・・・ｎ
型ＩｎＰ層、２−り一型１ｎＰ層、２４−Ｅ）型Ｉｎ
Ｇａ Ａｓ Ｐ 層、２５・Ｉ）″″型１
−ｘ ｘ ｙ ｔ−ｙＩｎ
Ｇａ Ａｓ層、３・・・ベース層（ｐ＋型０．５３
０．４７ Ｉｎ Ｇａ Ａｓ層）、４（４〜４３）、、。 ０．５３ ０．４７
１工ミツタ層、４ ・・・ｎ″″型１ｎＧａＡｓ１
１−ｘ ｘ ｙＰ 層、４−ｎ型
１ｎＰ層、４３・・・ｎ＋型１−ｙ ２ ＩｎＰ層、５・・・エミッタ電極、６・・・ベース電極
、７・・・コレクタ電極、８・・・素子分離用絶縁層、
９・・・電極間分離用絶縁層、１０・・・ＣＶＤ５ＩＯ
２膜。
ランジスタを示す断面図、第２図はそのヘテロ接合バイ
ポーラトランジスタの平均電子速度プロファイルを示す
図、第３図は同じ（そのヘテロ接合バイポーラトランジ
スタに於ける動作時のバンド図、第４図は同じくそのヘ
テロ接合バイポーラトランジスタに於ける動作時のホー
ル・キャリア・プロファイルを示す図、第５図は第２実
施例のヘテロ接合バイポーラトランジスタを示す断面図
、第６図は本発明の第３実施例のヘテロ接合バイポーラ
トランジスタを示す断面図、第７図は本発明の第４実施
例のヘテロ接合バイポーラトランジスタを示す断面図、
第８図は本発明の第５実施例のヘテロ接合バイポーラト
ランジスタを示す断面図、第９図は本発明の第６実施例
のヘテロ接合バイポーラトランジスタを示す断面図、第
１０図は従来のヘテロ接合パイボーララトランジスタを
示す断面図、第１１図はそのトランジスタの動作時のホ
ール・キャリア・プロファイルを示す図、第１２図はコ
レクタ側遷移層の位置により不都合が生じる様子を示す
伝導帯図である。 １・・・半絶縁性１ｎＰ基板、２（２〜２５）・・・ｌ コレクタ層、２ ・・・ｎ＋型１ｎＰ層、２２・・・ｎ
型ＩｎＰ層、２−り一型１ｎＰ層、２４−Ｅ）型Ｉｎ
Ｇａ Ａｓ Ｐ 層、２５・Ｉ）″″型１
−ｘ ｘ ｙ ｔ−ｙＩｎ
Ｇａ Ａｓ層、３・・・ベース層（ｐ＋型０．５３
０．４７ Ｉｎ Ｇａ Ａｓ層）、４（４〜４３）、、。 ０．５３ ０．４７
１工ミツタ層、４ ・・・ｎ″″型１ｎＧａＡｓ１
１−ｘ ｘ ｙＰ 層、４−ｎ型
１ｎＰ層、４３・・・ｎ＋型１−ｙ ２ ＩｎＰ層、５・・・エミッタ電極、６・・・ベース電極
、７・・・コレクタ電極、８・・・素子分離用絶縁層、
９・・・電極間分離用絶縁層、１０・・・ＣＶＤ５ＩＯ
２膜。
Claims (4)
- （１）エミッタ層及びコレクタ層がベース層より広バン
ドギャップ材料によって構成されるヘテロ接合バイポー
ラトランジスタにおいて、コレクタ層のベース層と接す
る領域に、ベース層と同じ導電型で且つベース層よりも
不純物濃度の低い層が形成されたことを特徴とするヘテ
ロ接合バイポーラトランジスタ。 - （２）少なくともベース・コレクタ層間に形成されるヘ
テロ接合が、階段状ないし滑らかにバンド・ギャップが
変化するように形成された遷移層を有し、且つその遷移
層がコレクタ層のベース層と接する領域に形成されたベ
ース層と同一の導電型でベース層よりも不純物濃度の低
い層内からコレクタ側に向かって、ないし、該低不純物
濃度層よりコレクタ側に形成されたことを特徴とする請
求項１に記載のヘテロ接合バイポーラトランジスタ。 - （３）コレクタ側に形成されるバンド・ギャップの遷移
層がコレクタ層のベース層と接する領域に形成されたベ
ース層と同じ導電型でベース層よりも不純物濃度の低い
層内に形成されたことを特徴とする請求項２に記載のヘ
テロ接合バイポーラトランジスタ。 - （４）コレクタ層が、ベース層側から、ベース層と同一
導電型の第１コレクタ層、ベース層と極性の異なる第２
コレクタ層、及び第２コレクタ層と同一導電型の第３コ
レクタ層により構成され、第１コレクタ層、第２コレク
タ層、及び第３コレクタ層の不純物濃度をそれぞれＮ＿
１、Ｎ＿２、及びＮ＿３としたとき、 Ｎ＿１＜Ｎ＿２≦Ｎ＿３ 成る関係を満たし、且つ第１コレクタ層が少なくとも０
バイアス時に完全空乏化していないことを特徴とする請
求項１に記載のヘテロ接合バイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034405A JP2801624B2 (ja) | 1988-12-09 | 1989-02-14 | ヘテロ接合バイポーラトランジスタ |
| US07/445,984 US5010382A (en) | 1988-12-09 | 1989-12-04 | Heterojunction bipolar transistor having double hetero structure |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-311753 | 1988-12-09 | ||
| JP31175388 | 1988-12-09 | ||
| JP1034405A JP2801624B2 (ja) | 1988-12-09 | 1989-02-14 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH038340A true JPH038340A (ja) | 1991-01-16 |
| JP2801624B2 JP2801624B2 (ja) | 1998-09-21 |
Family
ID=26373214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034405A Expired - Fee Related JP2801624B2 (ja) | 1988-12-09 | 1989-02-14 | ヘテロ接合バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5010382A (ja) |
| JP (1) | JP2801624B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340755A (en) * | 1989-09-08 | 1994-08-23 | Siemens Aktiegensellschaft | Method of making planar heterobipolar transistor having trenched isolation of the collector terminal |
| JPH09232667A (ja) * | 1996-02-21 | 1997-09-05 | Sony Corp | 化合物半導体装置とその製造方法 |
| US6707074B2 (en) | 2000-07-04 | 2004-03-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor light-emitting device and apparatus for driving the same |
| JP2014183145A (ja) * | 2013-03-19 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
| CN109192771A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种电荷存储型绝缘栅双极型晶体管及其制备方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315129A (en) * | 1990-08-20 | 1994-05-24 | University Of Southern California | Organic optoelectronic devices and methods |
| US5171704A (en) * | 1991-02-28 | 1992-12-15 | At&T Bell Laboratories | Gaas device fabrication utilizing metalorganic molecular beam epitaxy (mombe) |
| US5270223A (en) * | 1991-06-28 | 1993-12-14 | Texas Instruments Incorporated | Multiple layer wide bandgap collector structure for bipolar transistors |
| JP2731089B2 (ja) * | 1991-10-02 | 1998-03-25 | 三菱電機株式会社 | 高速動作半導体装置およびその製造方法 |
| JPH05243256A (ja) * | 1992-03-02 | 1993-09-21 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
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| US7115918B2 (en) * | 2004-02-11 | 2006-10-03 | Xindium Technologies, Inc. | Collector layer structure for a double hetero-junction bipolar transistor for power amplification applications |
| WO2010118215A1 (en) * | 2009-04-09 | 2010-10-14 | Georgia Tech Research Corporation | Superjunction collectors for transistors & semiconductor devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63119263A (ja) * | 1986-07-14 | 1988-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59211267A (ja) * | 1983-05-17 | 1984-11-30 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
| JPS60110159A (ja) * | 1983-11-21 | 1985-06-15 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
-
1989
- 1989-02-14 JP JP1034405A patent/JP2801624B2/ja not_active Expired - Fee Related
- 1989-12-04 US US07/445,984 patent/US5010382A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119263A (ja) * | 1986-07-14 | 1988-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
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| CN109192771A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种电荷存储型绝缘栅双极型晶体管及其制备方法 |
| CN109192771B (zh) * | 2018-08-29 | 2020-06-30 | 电子科技大学 | 一种电荷存储型绝缘栅双极型晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5010382A (en) | 1991-04-23 |
| JP2801624B2 (ja) | 1998-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |