JPH038340A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH038340A JPH038340A JP1034405A JP3440589A JPH038340A JP H038340 A JPH038340 A JP H038340A JP 1034405 A JP1034405 A JP 1034405A JP 3440589 A JP3440589 A JP 3440589A JP H038340 A JPH038340 A JP H038340A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、エミッタ領域及びコレクタ領域に、ベース領
域よりバンド・ギャップの大きい半導体材料を用いたダ
ブル・ヘテロ構造のヘテロ接合バイポーラトランジスタ
(HB T)に関する。
域よりバンド・ギャップの大きい半導体材料を用いたダ
ブル・ヘテロ構造のヘテロ接合バイポーラトランジスタ
(HB T)に関する。
(従来の技術)
ヘテロ接合バイポーラトランジスタは高周波特性、スイ
ッチング特性に優れているので、マイクロ波用トランジ
スタや高速論理用トランジスタとして有望視されている
。
ッチング特性に優れているので、マイクロ波用トランジ
スタや高速論理用トランジスタとして有望視されている
。
一般に、バイポーラトランジスタのスピード性能の指標
の一つに、カットオフ周波数fTがある。
の一つに、カットオフ周波数fTがある。
カットオフ周波数frは、npn型トランジスタの場合
、電子の素子内走行時間の逆数で表されるので、高いf
rを得るには電子の走行時間を短縮する必要がある。素
子内に於ける電子の走行時間τは、エミッタ充電時間τ
、ベース走行時間τ8、コレクタ走行時間及びコレク
タ充電時間の和τ で与えられる。τ8は電流密度によ
らず、はぼ一定である。又、τ、は電流密度と共に減少
し、10’A/cj代後半から105A/cシを越える
高電流密度動作時にはl psecを大きく下回る小さ
な値となる。
、電子の素子内走行時間の逆数で表されるので、高いf
rを得るには電子の走行時間を短縮する必要がある。素
子内に於ける電子の走行時間τは、エミッタ充電時間τ
、ベース走行時間τ8、コレクタ走行時間及びコレク
タ充電時間の和τ で与えられる。τ8は電流密度によ
らず、はぼ一定である。又、τ、は電流密度と共に減少
し、10’A/cj代後半から105A/cシを越える
高電流密度動作時にはl psecを大きく下回る小さ
な値となる。
一方、τ。に付いて検討してみると、電流密度の上昇に
ともないコレクタ接合容量によるコレクタ充電時間はエ
ミッタ充電時間同様十分小さくできるが、コレクタ走行
時間は十分小さくすることができない。特に、従来の一
般的なp+ (ベース)−n (コレクタ)のホモ接
合を有する構造では、電子がコレクタ空乏層の高電界領
域をI X 107(至)/see以下の小さな飽和速
度で走行するため、空乏層幅が広がると、はぼ単純にτ
Cは空乏層幅に比例して増大することになる。このため
、fTに対してτCの寄与が一番太き(なってしまう。
ともないコレクタ接合容量によるコレクタ充電時間はエ
ミッタ充電時間同様十分小さくできるが、コレクタ走行
時間は十分小さくすることができない。特に、従来の一
般的なp+ (ベース)−n (コレクタ)のホモ接
合を有する構造では、電子がコレクタ空乏層の高電界領
域をI X 107(至)/see以下の小さな飽和速
度で走行するため、空乏層幅が広がると、はぼ単純にτ
Cは空乏層幅に比例して増大することになる。このため
、fTに対してτCの寄与が一番太き(なってしまう。
そこで、τ。を短縮するために有効な素子構造が提案さ
れている。その一つに、npn型トランジスタのn型コ
レクタ層のベース屑と接する領域にp−層を設けるとい
う、いわゆるp−型コレクタHB T (R,KaLo
h et、al、、lEDM Tech、 Dig。
れている。その一つに、npn型トランジスタのn型コ
レクタ層のベース屑と接する領域にp−層を設けるとい
う、いわゆるp−型コレクタHB T (R,KaLo
h et、al、、lEDM Tech、 Dig。
1987、91)、 248〜251)がある。
!10図に従来のCAB Ga)As/GaAs系の材
料を用いたp−型コレクタを有するヘテロ接合バイポー
ラトランジスタの断面図を示す。ここでコレクタ層32
は、ベース層33寄りから、p″″型GaAs層32
、n−型GaAs層322゜n+型GaAs層321の
ホモ接合で形成されており、p−領域の不純物濃度はn
−領域の不純物濃度よりも低く設定されている。このp
−n接合によりコレクタ領域の電界は緩和され、電
子は速度オーバーシュートを起こすため、電子のコレク
タ走行時間は飽和速度に律速されない小さな値となりう
る。
料を用いたp−型コレクタを有するヘテロ接合バイポー
ラトランジスタの断面図を示す。ここでコレクタ層32
は、ベース層33寄りから、p″″型GaAs層32
、n−型GaAs層322゜n+型GaAs層321の
ホモ接合で形成されており、p−領域の不純物濃度はn
−領域の不純物濃度よりも低く設定されている。このp
−n接合によりコレクタ領域の電界は緩和され、電
子は速度オーバーシュートを起こすため、電子のコレク
タ走行時間は飽和速度に律速されない小さな値となりう
る。
しかし、電流密度が10’A/cd台後半になると、コ
レクタ中の電子速度は大きいとは言え、電子の蓄積は無
視できなくなり、これに対応する空間電荷効果によって
ホールの蓄積も無視できなくなる。このことを説明する
ために行ったモンテカルロ争シミュレーションの計算結
果を、第11図に示す。この図をみればわかるように、
次第にホールのキャリアプロファイルがコレクタ基板側
に伸びてきて、空乏層幅が減少し、従って電流密度の上
昇と共にコレクタ接合容量も増大することになる。コレ
クタ接合容量の増大は、カットオフ周波数f 1及び最
大発振周波数f の低下につT
M^X ながり、トランジスタのスイッチング性能を著しく低下
させることになる。更に、高電流密度動作時には素子の
発熱も無視できな(なり、フォノン散乱が増大するため
コレクタ中の電子速度も減少し、従って、電流密度の上
昇に伴うコレクタ接合容量の増大率も大きくなると考え
られる。又、p−型コレクタ構造自身、従来のn−型コ
レクタ構造に比べ、コレクタ接合容量が大きいという問
題もあった。
レクタ中の電子速度は大きいとは言え、電子の蓄積は無
視できなくなり、これに対応する空間電荷効果によって
ホールの蓄積も無視できなくなる。このことを説明する
ために行ったモンテカルロ争シミュレーションの計算結
果を、第11図に示す。この図をみればわかるように、
次第にホールのキャリアプロファイルがコレクタ基板側
に伸びてきて、空乏層幅が減少し、従って電流密度の上
昇と共にコレクタ接合容量も増大することになる。コレ
クタ接合容量の増大は、カットオフ周波数f 1及び最
大発振周波数f の低下につT
M^X ながり、トランジスタのスイッチング性能を著しく低下
させることになる。更に、高電流密度動作時には素子の
発熱も無視できな(なり、フォノン散乱が増大するため
コレクタ中の電子速度も減少し、従って、電流密度の上
昇に伴うコレクタ接合容量の増大率も大きくなると考え
られる。又、p−型コレクタ構造自身、従来のn−型コ
レクタ構造に比べ、コレクタ接合容量が大きいという問
題もあった。
p−型コレクタ層を有するヘテロ接合バイポーラトラン
ジスタは、はとんどあらゆる電流密度領域でn−型コレ
クタを有するヘテロ接合バイポーラトランジスタよりも
大きなカットオフ周波数を持つことが可能であるが、高
電流密度領域におけるf 、f の低下が抑制で
きれば更に高速のT MAX 動作が期待できる。
ジスタは、はとんどあらゆる電流密度領域でn−型コレ
クタを有するヘテロ接合バイポーラトランジスタよりも
大きなカットオフ周波数を持つことが可能であるが、高
電流密度領域におけるf 、f の低下が抑制で
きれば更に高速のT MAX 動作が期待できる。
(発明が解決しようとする課題)
以下のように、従来構造のp−型コレクタををするHB
Tは、高電流密度領域においてコレクタ接合容量の増大
により高速性能が劣化するという問題があった。
Tは、高電流密度領域においてコレクタ接合容量の増大
により高速性能が劣化するという問題があった。
本発明は上記の点に鑑みなされたもので、電子のコレク
タ走行時間が極めて短く、且、高電流密度領域でコレク
タ接合容量の増大が抑制でき、従って、あらゆる電流密
度領域でカットオフ周波数f 及び最大発振周波数f
の極めて高い超高T MAX 速のヘテロ接合バイポーラトランジスタを提供すること
を目的とする。
タ走行時間が極めて短く、且、高電流密度領域でコレク
タ接合容量の増大が抑制でき、従って、あらゆる電流密
度領域でカットオフ周波数f 及び最大発振周波数f
の極めて高い超高T MAX 速のヘテロ接合バイポーラトランジスタを提供すること
を目的とする。
[発明の構成]
(課題を解決するための手段)
本発明の第1のヘテロ接合バイポーラトランジスタは、
エミッタ層及びコレクタ層に、ベース領域よりも広バン
ド・ギャップ材料を用いたダブル・ヘテロ構造をしてお
り、尚且つ、コレクタ層が少なくとも2つの半導体層で
構成され、その中でベース層に近いコレクタ層がベース
層と同じ導電型でベース層よりも不純物濃度が低い半体
層によって構成されていることを特徴とする。
エミッタ層及びコレクタ層に、ベース領域よりも広バン
ド・ギャップ材料を用いたダブル・ヘテロ構造をしてお
り、尚且つ、コレクタ層が少なくとも2つの半導体層で
構成され、その中でベース層に近いコレクタ層がベース
層と同じ導電型でベース層よりも不純物濃度が低い半体
層によって構成されていることを特徴とする。
本発明の第2のヘテロ接合バイポーラトランジスタは、
本発明の第1のヘテロ接合バイポーラトランジスタにお
いて、少なくともベース・コレクタ層間に形成されるヘ
テロ接合が、階段状ないし滑らかにバンド管ギャップが
変化するように形成された遷移層を有し、且つその遷移
層がコレクタ層のベース層と接する領域に形成された、
ベース層と同一の導電型でベース層よりも不純物濃度の
低い層内からコレクタ側に向かって、もしくは、該低不
純物濃度層よりもコレクタ側に形成されたことを特徴と
する。
本発明の第1のヘテロ接合バイポーラトランジスタにお
いて、少なくともベース・コレクタ層間に形成されるヘ
テロ接合が、階段状ないし滑らかにバンド管ギャップが
変化するように形成された遷移層を有し、且つその遷移
層がコレクタ層のベース層と接する領域に形成された、
ベース層と同一の導電型でベース層よりも不純物濃度の
低い層内からコレクタ側に向かって、もしくは、該低不
純物濃度層よりもコレクタ側に形成されたことを特徴と
する。
ここで、コレクタ領域に形成されるバンド・ギャップの
遷移層は、コレクタ層のうちベースよりの層から始まっ
ていても、しかもベースから遠いほうの半導体層に及ん
でもかまわない。又、遷移層は、ベースから遠いほうの
半導体層に形成されていでも構わない。但し、遷移層は
コレクタのベースよりの層にかかるように形成された場
合極力電荷中性領域にかからないようにしなければなら
ない。何故ならば、そのようにした場合、中性領域に於
ける伝導帯形状は正の電子エネルギーを上向きにした場
合、上に凸となり、電子のコレクタへの注入を妨げるこ
とになるからである。
遷移層は、コレクタ層のうちベースよりの層から始まっ
ていても、しかもベースから遠いほうの半導体層に及ん
でもかまわない。又、遷移層は、ベースから遠いほうの
半導体層に形成されていでも構わない。但し、遷移層は
コレクタのベースよりの層にかかるように形成された場
合極力電荷中性領域にかからないようにしなければなら
ない。何故ならば、そのようにした場合、中性領域に於
ける伝導帯形状は正の電子エネルギーを上向きにした場
合、上に凸となり、電子のコレクタへの注入を妨げるこ
とになるからである。
本発明の第3のヘテロ接合バイポーラトランジスタは、
本発明の第2のヘテロ接合バイポーラトランジスタにお
いて、コレクタ中に形成されるバンド・ギャップの遷移
層を、コレクタ層のベース層と接する領域に形成された
ベース層と同一導電型でベース層よりも不純物濃度の低
い層内に形成したことを特徴とする。
本発明の第2のヘテロ接合バイポーラトランジスタにお
いて、コレクタ中に形成されるバンド・ギャップの遷移
層を、コレクタ層のベース層と接する領域に形成された
ベース層と同一導電型でベース層よりも不純物濃度の低
い層内に形成したことを特徴とする。
即ち、本発明の第3のヘテロ接合バイポーラトランジス
タは、コレクタ中のバンドギャップの遷移層を、伝導帯
側に電子のブロック層を形成することなしに極力ベース
側に近ずけ、ホールのコレクタ側への注入が抑制される
。
タは、コレクタ中のバンドギャップの遷移層を、伝導帯
側に電子のブロック層を形成することなしに極力ベース
側に近ずけ、ホールのコレクタ側への注入が抑制される
。
本発明の第4のヘテロ接合バイポーラトランジスタは、
本発明の第1のヘテロ接合バイポーラトランジスタに於
いて、コレクタ層が、コレクタ側から、ベース層と同一
導電型の第1コυクタ層、ベース層と極性の異なる第2
コレクタ層、及び第2コレクタ層と同一導電型の第3コ
レクタ層により構成され、第1コレクタ層、第2コレク
タ層。
本発明の第1のヘテロ接合バイポーラトランジスタに於
いて、コレクタ層が、コレクタ側から、ベース層と同一
導電型の第1コυクタ層、ベース層と極性の異なる第2
コレクタ層、及び第2コレクタ層と同一導電型の第3コ
レクタ層により構成され、第1コレクタ層、第2コレク
タ層。
及び第3コレクタ層の不純物濃度をそれぞれN1゜N
、及びN3としたとき、 NlくN2≦N3 (1)なる関係を満た
し、且つ第1コレクタ層が少なくとも0バイアス時に完
全空乏化していないことを特徴とする。
、及びN3としたとき、 NlくN2≦N3 (1)なる関係を満た
し、且つ第1コレクタ層が少なくとも0バイアス時に完
全空乏化していないことを特徴とする。
(作用)
本発明の第1のヘテロ接合バイポーラトランジスタは、
エミッタがn型半導体で構成されている場合を例にとれ
ば、p+ベースとp−コレクタとの間に形成されるポテ
ンシャル・ドロップにより電子はまず加速され、更に、
コレクタ領域では、不純物濃度が低いために緩やかに変
化する伝導帯によって、谷間錯乱を起こすこと無く、電
子は再度加速され、コレクタ領域全体に亘って電子速度
のオーバーシュートを起させることができる。更に、コ
レクタ層が広バンドギャップ材料によって構成されてい
るため、ホールのコレクタ中への注入が抑制され、高電
流密度動作時における。コレクタ空乏層幅の縮小は抑制
され、従って、コレクタ接合容量の増大も抑えられる。
エミッタがn型半導体で構成されている場合を例にとれ
ば、p+ベースとp−コレクタとの間に形成されるポテ
ンシャル・ドロップにより電子はまず加速され、更に、
コレクタ領域では、不純物濃度が低いために緩やかに変
化する伝導帯によって、谷間錯乱を起こすこと無く、電
子は再度加速され、コレクタ領域全体に亘って電子速度
のオーバーシュートを起させることができる。更に、コ
レクタ層が広バンドギャップ材料によって構成されてい
るため、ホールのコレクタ中への注入が抑制され、高電
流密度動作時における。コレクタ空乏層幅の縮小は抑制
され、従って、コレクタ接合容量の増大も抑えられる。
これにより、高f丁、高f のヘテロ接合パイポー
ラトランジ阿^X スタが提供される。
ラトランジ阿^X スタが提供される。
本発明の第2のヘテロ接合バイポーラトランジスタは、
第1のヘテロ接合バイポーラトランジスタのコレクタ領
域中のバンド・ギャップの遷移層を、コレクタ中のベー
ス層に近い側に形成された、ベース層と同一導電型で不
純物濃度の低い層内からコレクタ側、ないし、ベース層
から遠い側にあるコレクタ層内に設けである。このこと
により、コレクタ領域の伝導帯に凸部がでないようにす
ることができる。もし、遷移層をp −ベースとp −
コレクタの接合部からコレクタ側に設けると、第12図
に示すように、コレクタ領域の伝導帯に上に凸の部分が
でき、ベースからコレクタに注入された電子が電位障壁
によって妨げられ、コレクタ電極まで到達しにくくなっ
てしまう。これは、遷移層をp−″型コレクタの中性領
域に設定したことによるものであり、本発明の第2のヘ
テロ接合バイポーラトランジスタの様に遷移層を設定し
てやればこの様なことは起こらない。
第1のヘテロ接合バイポーラトランジスタのコレクタ領
域中のバンド・ギャップの遷移層を、コレクタ中のベー
ス層に近い側に形成された、ベース層と同一導電型で不
純物濃度の低い層内からコレクタ側、ないし、ベース層
から遠い側にあるコレクタ層内に設けである。このこと
により、コレクタ領域の伝導帯に凸部がでないようにす
ることができる。もし、遷移層をp −ベースとp −
コレクタの接合部からコレクタ側に設けると、第12図
に示すように、コレクタ領域の伝導帯に上に凸の部分が
でき、ベースからコレクタに注入された電子が電位障壁
によって妨げられ、コレクタ電極まで到達しにくくなっ
てしまう。これは、遷移層をp−″型コレクタの中性領
域に設定したことによるものであり、本発明の第2のヘ
テロ接合バイポーラトランジスタの様に遷移層を設定し
てやればこの様なことは起こらない。
本発明の第3のヘテロ接合バイポーラトランジスタは、
第2のヘテロ接合バイポーラトランジスタに於いて、コ
レクタ側に形成されるバンド・ギャップの遷移層を、コ
レクタ層のベース層と接する領域に形成された、ベース
と同一導電型で不純物濃度の低い層内に形成する。こう
することにより、広バンド・ギャップ・コレクタによる
伝導帯側のホールに対する電位障壁が、極力ベース層に
近ずけられるため、コレクタ領域において、コレクタ接
合容量に寄与するホールと電子が空間的に分離でき、従
って熱平衡時におけるコレクタ接合容量のみならず、高
電流密度動作時の空間電荷効果に起因する空乏層幅の縮
小も抑制できるため、コレクタ接合容量の増大も抑制で
きる。
第2のヘテロ接合バイポーラトランジスタに於いて、コ
レクタ側に形成されるバンド・ギャップの遷移層を、コ
レクタ層のベース層と接する領域に形成された、ベース
と同一導電型で不純物濃度の低い層内に形成する。こう
することにより、広バンド・ギャップ・コレクタによる
伝導帯側のホールに対する電位障壁が、極力ベース層に
近ずけられるため、コレクタ領域において、コレクタ接
合容量に寄与するホールと電子が空間的に分離でき、従
って熱平衡時におけるコレクタ接合容量のみならず、高
電流密度動作時の空間電荷効果に起因する空乏層幅の縮
小も抑制できるため、コレクタ接合容量の増大も抑制で
きる。
本発明の第4のヘテロ接合バイポーラトランジスタは、
第1のヘテロ接合バイポーラトランジスタに於いて、コ
レクタ層の濃度を(1)式によって規定し、尚且つ、第
1コレクタ層が少なくとも0バイアス時に完全空乏化し
ないようにしている。
第1のヘテロ接合バイポーラトランジスタに於いて、コ
レクタ層の濃度を(1)式によって規定し、尚且つ、第
1コレクタ層が少なくとも0バイアス時に完全空乏化し
ないようにしている。
もし第1コレクタ層が完全空乏化していれば、ベースか
ら第1コレクタ層にかけての伝導帯の形状では急峻に折
れ曲がり、直接ベースと第2コレクタ層がつながったと
同じことになり、電子はコレクタ層に入ると同時に谷間
散乱を起こしてしまう。
ら第1コレクタ層にかけての伝導帯の形状では急峻に折
れ曲がり、直接ベースと第2コレクタ層がつながったと
同じことになり、電子はコレクタ層に入ると同時に谷間
散乱を起こしてしまう。
これに対し第4のヘテロ接合バイポーラトランジスタで
は、高濃度ベースと低濃度コレクタの接合にできる電位
差により先ず、ベースからコレクタに注入された電子を
加速し、更に、低濃度で導電型の異なる半導体層により
形成された接合を有するコレクタ層では、バンド形状が
緩やかに変化するため、電子は谷間散乱を起こすことな
く加速される。従って、コレクタ領域全体に亘って速度
オーバーシュート効果を有効に利用できる。
は、高濃度ベースと低濃度コレクタの接合にできる電位
差により先ず、ベースからコレクタに注入された電子を
加速し、更に、低濃度で導電型の異なる半導体層により
形成された接合を有するコレクタ層では、バンド形状が
緩やかに変化するため、電子は谷間散乱を起こすことな
く加速される。従って、コレクタ領域全体に亘って速度
オーバーシュート効果を有効に利用できる。
(実施例)
以下、本実施例を説明する。
第1図は、InP/InGaAs系材料を用いた本発系
材節1実施例のヘテロ接合バイポーラトランジスタであ
る。半絶縁性1nP基板1を用いてこの上に、コレクタ
層2.ベース層3およびエミッタ層4が積層形成されて
いる。コレクタ層2は、n型コレクタとして高濃度のn
+型1nP層(第3コレクタ)2、と低濃度のn″″型
InP層(第2コレクタ)2□を有し、この上にp″″
型コレクタ(第1コレクタ)としてp−型InP層23
、p−型In Ga As P 層21−
に x y l−y 4およびp−型1
n Ga As層25を有す0.53
0.47 る。In Ga As P 層2 は、べ
−1−x x y l−y
4ス層3とコレクタInP層との間でバンドギャッ
プを滑らかに変化させるための遷移層である。この遷移
層は、組成比x、yを連続的にまたは階段状に変えるこ
とにより、得られる。第1コレクタ。
材節1実施例のヘテロ接合バイポーラトランジスタであ
る。半絶縁性1nP基板1を用いてこの上に、コレクタ
層2.ベース層3およびエミッタ層4が積層形成されて
いる。コレクタ層2は、n型コレクタとして高濃度のn
+型1nP層(第3コレクタ)2、と低濃度のn″″型
InP層(第2コレクタ)2□を有し、この上にp″″
型コレクタ(第1コレクタ)としてp−型InP層23
、p−型In Ga As P 層21−
に x y l−y 4およびp−型1
n Ga As層25を有す0.53
0.47 る。In Ga As P 層2 は、べ
−1−x x y l−y
4ス層3とコレクタInP層との間でバンドギャッ
プを滑らかに変化させるための遷移層である。この遷移
層は、組成比x、yを連続的にまたは階段状に変えるこ
とにより、得られる。第1コレクタ。
第2コレクタおよび第3コレクタの濃度をそれぞれN
、N およびN3としたとき、2 NlくN2≦N3 なる関係が設定されている。ベース層3は、p+型In
Ga As(またはIn AsO,53
0,471−x y P )層により形成されている。エミッタ層4−y は、n型In Ga As P 層4 と
nL−x x y 1−y 1型InP
層4 、およびエミッタ争キャップ層としてのnqln
P層43により形成されている。
、N およびN3としたとき、2 NlくN2≦N3 なる関係が設定されている。ベース層3は、p+型In
Ga As(またはIn AsO,53
0,471−x y P )層により形成されている。エミッタ層4−y は、n型In Ga As P 層4 と
nL−x x y 1−y 1型InP
層4 、およびエミッタ争キャップ層としてのnqln
P層43により形成されている。
In Ga As P 層4 は、ベース
層1−x x y l−y
lとエミッタInP層との間のバンドギャップを滑
らかに変化させる遷移層である。
層1−x x y l−y
lとエミッタInP層との間のバンドギャップを滑
らかに変化させる遷移層である。
このトランジスタを製造するには、半絶縁性InP基板
上に、順次半導体層をエピタキシャル成長させる必要が
ある。この、エピタキシャル成長法としては、ガスソー
ス分子線エピタキシー法(GSMBE法)、又は、減圧
有機金属気相成長法(LPMOCVD法)が用いられる
。具体的な製造条件を工程順に説明すると、先ず半絶縁
性InP基板1上に、不純物として、Snの濃度が2
X 1018ass−3、厚さが5000人のn+型÷ InPn二層をエピタキシャル成長させる。n型InP
層21上に、不純物濃度が4 X 1017cm−3厚
さ2000人のn−″型1nP層22をエピタキシャル
成長させる。n″″型InP層22上に、不純物として
Cdの濃度がI X 1017cm−3、厚さが100
0人のp−型InP層23をエピタキシャル成長させる
。p″″型InP層23上に、不純物濃度がI X 1
0 ”ts−3、厚さが250人のp−型In G
a As P 層2 (0≦X≦1−に
x l−y y 40.47.
1≧y≧0)をエピタキシャル成長させる。
上に、順次半導体層をエピタキシャル成長させる必要が
ある。この、エピタキシャル成長法としては、ガスソー
ス分子線エピタキシー法(GSMBE法)、又は、減圧
有機金属気相成長法(LPMOCVD法)が用いられる
。具体的な製造条件を工程順に説明すると、先ず半絶縁
性InP基板1上に、不純物として、Snの濃度が2
X 1018ass−3、厚さが5000人のn+型÷ InPn二層をエピタキシャル成長させる。n型InP
層21上に、不純物濃度が4 X 1017cm−3厚
さ2000人のn−″型1nP層22をエピタキシャル
成長させる。n″″型InP層22上に、不純物として
Cdの濃度がI X 1017cm−3、厚さが100
0人のp−型InP層23をエピタキシャル成長させる
。p″″型InP層23上に、不純物濃度がI X 1
0 ”ts−3、厚さが250人のp−型In G
a As P 層2 (0≦X≦1−に
x l−y y 40.47.
1≧y≧0)をエピタキシャル成長させる。
ここでXrYは、InP基板に格子整合し、尚且つ伝導
帯が滑らかにつながるように設けられた組成比で、Xは
下から上に向かって徐々に大きくなり、一方yは下から
上に向かって小さくなるよう設定されている。次に、p
−型In Ga1−x x A s l−y P 、層24の上に不純物濃度がI
X 10 ”cxa−3、厚さが250人のp−型In
Ga O,530,47As層25をエピタキシャル成長させ
る。その上に、不純物濃度がI X 1019as−”
厚さが1000人のp+型In Ga AsO
,530,47 層3をエピタキシャル成長させる。その上に、不純物と
してSnの濃度が2 X 10 ”am−3、厚さが5
00人のn型In Ga As1−X x
1−yPy層 41(0,47≦X≦0.0≦y≦1)をエピタキシャ
ル成長させる。ここで、x、yは第4層と同じ目的で設
けられており、InPと格子整合し、尚且つ伝導帯が滑
らかに繋がるよう、Xは下がら上に向かつで徐々に大き
くなり、yは下がら上に向って徐々に小さくなるよう設
定されている。更にその上に、不純物濃度2 X 10
17csa−3、厚さ1500人のn−型1nP層4
、不純物濃度2X 101gC11−3、厚さ1000
人のn+型1nP層43を順次エピタキシャル成長させ
る。
帯が滑らかにつながるように設けられた組成比で、Xは
下から上に向かって徐々に大きくなり、一方yは下から
上に向かって小さくなるよう設定されている。次に、p
−型In Ga1−x x A s l−y P 、層24の上に不純物濃度がI
X 10 ”cxa−3、厚さが250人のp−型In
Ga O,530,47As層25をエピタキシャル成長させ
る。その上に、不純物濃度がI X 1019as−”
厚さが1000人のp+型In Ga AsO
,530,47 層3をエピタキシャル成長させる。その上に、不純物と
してSnの濃度が2 X 10 ”am−3、厚さが5
00人のn型In Ga As1−X x
1−yPy層 41(0,47≦X≦0.0≦y≦1)をエピタキシャ
ル成長させる。ここで、x、yは第4層と同じ目的で設
けられており、InPと格子整合し、尚且つ伝導帯が滑
らかに繋がるよう、Xは下がら上に向かつで徐々に大き
くなり、yは下がら上に向って徐々に小さくなるよう設
定されている。更にその上に、不純物濃度2 X 10
17csa−3、厚さ1500人のn−型1nP層4
、不純物濃度2X 101gC11−3、厚さ1000
人のn+型1nP層43を順次エピタキシャル成長させ
る。
この様に形成されたエピタキシャル・ウェハを用いて、
先ず、基板lに達する素子分離用絶縁層8をHのイオン
注入によりり形成し、又トランジスタ内部のn+型1n
P層2、に達する電極間分離用絶縁層9をB+のイオン
注入によりそれぞれ形成する。そして所定のマスクを用
いて、半導体層をp+型In Ga O,530,47As層3に達する 深さまでエツチングして、ベースを露出させる。
先ず、基板lに達する素子分離用絶縁層8をHのイオン
注入によりり形成し、又トランジスタ内部のn+型1n
P層2、に達する電極間分離用絶縁層9をB+のイオン
注入によりそれぞれ形成する。そして所定のマスクを用
いて、半導体層をp+型In Ga O,530,47As層3に達する 深さまでエツチングして、ベースを露出させる。
コノ後、全面ニCV D S t O2III 9を形
成する。
成する。
そして、コレクタ領域の電極コンタクトをとるため、ウ
ェハ表面から、n 型InP層21に達する深さのエツ
チングを行う。この部分に薄いG e A u / A
u層を形成し、その上にAu層を形成してコレクタ電
極7とする。更に、エミッタ領域、ベース領域の孔開け
を行い、G e A u / A uによるエミッタ電
極5 、Cr / A uによるベース電極6を形成す
る。
ェハ表面から、n 型InP層21に達する深さのエツ
チングを行う。この部分に薄いG e A u / A
u層を形成し、その上にAu層を形成してコレクタ電
極7とする。更に、エミッタ領域、ベース領域の孔開け
を行い、G e A u / A uによるエミッタ電
極5 、Cr / A uによるベース電極6を形成す
る。
この様にして作られたヘテロ接合バイポーラトランジス
タとほぼ同一構造のトランジスタにおいて、モンテカル
ロ・シミュレーシ纏ンにより得られる素子内ドリフト速
度分布が第2図に示されている。但し、この計算には、
ベース中でエミッタからコレクタへ電子を加速するよう
バンド・ギャップにグレーディングを施している。ここ
で動作条件ハvcE−1l11.5■、V BE−1,
oIV 、 1.05V 。
タとほぼ同一構造のトランジスタにおいて、モンテカル
ロ・シミュレーシ纏ンにより得られる素子内ドリフト速
度分布が第2図に示されている。但し、この計算には、
ベース中でエミッタからコレクタへ電子を加速するよう
バンド・ギャップにグレーディングを施している。ここ
で動作条件ハvcE−1l11.5■、V BE−1,
oIV 、 1.05V 。
1、I Vとしている。この図かられかるように、コレ
クタのほぼ全域で電子速度はオーバーシュートしている
。
クタのほぼ全域で電子速度はオーバーシュートしている
。
又、同一計算条件下でのバンド図及びホールのキャリア
・プロファイルをそれぞれ、第3図および第4図に示す
。第3図かられかるように、コレクタ領域の伝導帯は滑
らかに繋がっており電子はベースからコレクタへと速や
かに吸い出される。
・プロファイルをそれぞれ、第3図および第4図に示す
。第3図かられかるように、コレクタ領域の伝導帯は滑
らかに繋がっており電子はベースからコレクタへと速や
かに吸い出される。
一方、価電子帯側は、グレーディング領域で急峻に立ち
上っており、ホールに対する障壁を形成しているのがわ
かる。又第4図かられかるように、確かにコレクタ側で
ホールはグレーディング領域でブロックされており、コ
レクタ中に広がっていないのがわかる。
上っており、ホールに対する障壁を形成しているのがわ
かる。又第4図かられかるように、確かにコレクタ側で
ホールはグレーディング領域でブロックされており、コ
レクタ中に広がっていないのがわかる。
第5図に本発明のヘテロ接合バイポーラトランジスタの
第2の実施例を示す。基本的な構成は、第1の実施例と
同じであるが、ここでは、外部ベース領域のコレクタ接
合容量を低減するため、コレクタの外部ベース領域にH
のイオン注入による高抵抗層11を設けている。
第2の実施例を示す。基本的な構成は、第1の実施例と
同じであるが、ここでは、外部ベース領域のコレクタ接
合容量を低減するため、コレクタの外部ベース領域にH
のイオン注入による高抵抗層11を設けている。
第6図に(InAI)As/InGaAs系の材料を用
いた本発明のヘテロ接合バイポーラトランジスタの第3
の実施例を示す。本実施例では、広バンド・ギャップ材
料として(InAg)As。
いた本発明のヘテロ接合バイポーラトランジスタの第3
の実施例を示す。本実施例では、広バンド・ギャップ材
料として(InAg)As。
狭バンド・ギャップ材料として(1nGa)Asを用い
ており、いずれもInPに格子整合するように、混晶比
が決められている。又、コレクタのバンド・ギャップの
グレーディング領域は、pコレクタ領域内から始まり、
p″″−n−接合で終端するように設定されている。本
実施例のヘテロ接合バイポーラの作成には、InP基板
上へのエピタキシャル成長法としてMBE法ないしMO
CVD法が用いられる。
ており、いずれもInPに格子整合するように、混晶比
が決められている。又、コレクタのバンド・ギャップの
グレーディング領域は、pコレクタ領域内から始まり、
p″″−n−接合で終端するように設定されている。本
実施例のヘテロ接合バイポーラの作成には、InP基板
上へのエピタキシャル成長法としてMBE法ないしMO
CVD法が用いられる。
第6図において、第1図と対応する部分には第1図と同
一符号を付しである。第1図と異なるのは、コレクタ層
12.ベース層13およびエミッタ層14の材料の組合
せである。即ち、n型コレクタ層は、高濃度のn 型1
n Ga AsO,530,47 層12 と遷移層であるn型(^Ix Ga1−x )
0.471n As層12 、および低濃度のn型
0.53 2 AI In As層123により構成されて0
.47 0.53 いる。p−型コレクタ層は、遷移層であるp″″型(A
jJGa ) InAs層124とx
l−x O,470,53p−型In
Ga As層125により構成0.53 0
.47 されている。ベース層13は、p 型ln0.53Ga
As層により構成されている。エミッタ0.47 層14は、遷移層であるn型(AN x cat−x>
。、4−tIn As層14 および143をは
さんで、0.53 1 0.47 0.53As層142とキャップ層n’!
:IAI In としてのn+型In Ga As層144を0
.53 0.47 積層して構成されている。コレクタ層12のなかのp″
″型コレクタ(第1コレクタ)と低濃度n型コレクタ(
第2コレクタ)および高1度n型コレクタ(第3コレク
タ)の濃度関係は、先の実施例と同様に設定される。
一符号を付しである。第1図と異なるのは、コレクタ層
12.ベース層13およびエミッタ層14の材料の組合
せである。即ち、n型コレクタ層は、高濃度のn 型1
n Ga AsO,530,47 層12 と遷移層であるn型(^Ix Ga1−x )
0.471n As層12 、および低濃度のn型
0.53 2 AI In As層123により構成されて0
.47 0.53 いる。p−型コレクタ層は、遷移層であるp″″型(A
jJGa ) InAs層124とx
l−x O,470,53p−型In
Ga As層125により構成0.53 0
.47 されている。ベース層13は、p 型ln0.53Ga
As層により構成されている。エミッタ0.47 層14は、遷移層であるn型(AN x cat−x>
。、4−tIn As層14 および143をは
さんで、0.53 1 0.47 0.53As層142とキャップ層n’!
:IAI In としてのn+型In Ga As層144を0
.53 0.47 積層して構成されている。コレクタ層12のなかのp″
″型コレクタ(第1コレクタ)と低濃度n型コレクタ(
第2コレクタ)および高1度n型コレクタ(第3コレク
タ)の濃度関係は、先の実施例と同様に設定される。
この実施例によっても、先の第1図の実施例と同様の効
果が得られる。
果が得られる。
第7図にI nP/ (I nGa)As系の材料を用
いた本発明のヘテロ接合バイポーラトランジスタの第4
の実施例を示す。本実施例では、第1の実施例のトラン
ジスタを上下反転したいわゆるコレクタφトップ型のヘ
テロ接合バイポーラトランジスタである。従って第1図
と対応する部分には同じ符号を付して詳細な説明は省略
する。コレクタ層2、ベース層3およびエミッタ層4の
積層順序が第1図と異なる他、基本的に第1図と同じで
ある。ただし、真性エミッタ領域の面積を減らすために
、イオン注入ないし拡散で作られたp+梨型外ベース領
域16.17を設けである。
いた本発明のヘテロ接合バイポーラトランジスタの第4
の実施例を示す。本実施例では、第1の実施例のトラン
ジスタを上下反転したいわゆるコレクタφトップ型のヘ
テロ接合バイポーラトランジスタである。従って第1図
と対応する部分には同じ符号を付して詳細な説明は省略
する。コレクタ層2、ベース層3およびエミッタ層4の
積層順序が第1図と異なる他、基本的に第1図と同じで
ある。ただし、真性エミッタ領域の面積を減らすために
、イオン注入ないし拡散で作られたp+梨型外ベース領
域16.17を設けである。
第8図にGaAs/ (I nGa)As系の材料を用
いた本発明のヘテロ接合バイポーラトランジスタの第5
の実施例を示す。本実施例ではエミッタ及びコレクタに
広バンド・ギャップ材料としてGaAsを用い、ベース
に狭バンド・ギャップ材料として、In Ga
Asを用いている。
いた本発明のヘテロ接合バイポーラトランジスタの第5
の実施例を示す。本実施例ではエミッタ及びコレクタに
広バンド・ギャップ材料としてGaAsを用い、ベース
に狭バンド・ギャップ材料として、In Ga
Asを用いている。
01口5 0゜95
即ち、半絶縁性GaAs基板21を用い、この上にGa
As/InGaAs系材料によりコレクタ層22.ベー
ス層23およびエミッタ層24が積層形成されている。
As/InGaAs系材料によりコレクタ層22.ベー
ス層23およびエミッタ層24が積層形成されている。
他は第1図と同様であり、従って第1図と同一符号を付
しである。
しである。
第4の実施例までは格子整合系を取り扱っていたが、本
実施例では格子不整合する系を取り扱っている。又、本
実施例のヘテロ接合パイポーラトランジスタの作成には
、GaAs基板が用いられその上へのエピタキシャル成
長法としてMBE法ないしMOCVD法が用いられる。
実施例では格子不整合する系を取り扱っている。又、本
実施例のヘテロ接合パイポーラトランジスタの作成には
、GaAs基板が用いられその上へのエピタキシャル成
長法としてMBE法ないしMOCVD法が用いられる。
ベース領域は不整合転位が発生しないように膜厚を設定
することが必要である。p−型コレクタ部分からの具体
的な節造条件を以下に示す。まず、p型GaAs層22
3 (500人)の上に、p″″型In Ga
As層224をXが下から0≦XX 1−x ≦0.05となるように変化するよう200人成長し、
その上に300人のp−型1 n o、osG a o
、95A 8層225を形成する。p″″層の不純物濃
度は1×1017cm−3とし、これらの層22〜22
5までがp′″型コレクタ層となる。更にその上にベー
ス層23となるp+型1 n o、osG a o、9
sA 8層を500人エピタキシャル成長する。ここで
p+層の不純物濃度は5 X 1019cm−3である
。又、エミッタ・キャップ層としてn 型1 n G
a r−8Asグレーディング層24 g (0<
x < 0.5 )及びn 型In Ga
As層244を設けて0.5 0.5 いる。これらの層の不純物濃度は2 X 10 ”am
−3と高く、又それぞれの層の厚さは500人である。
することが必要である。p−型コレクタ部分からの具体
的な節造条件を以下に示す。まず、p型GaAs層22
3 (500人)の上に、p″″型In Ga
As層224をXが下から0≦XX 1−x ≦0.05となるように変化するよう200人成長し、
その上に300人のp−型1 n o、osG a o
、95A 8層225を形成する。p″″層の不純物濃
度は1×1017cm−3とし、これらの層22〜22
5までがp′″型コレクタ層となる。更にその上にベー
ス層23となるp+型1 n o、osG a o、9
sA 8層を500人エピタキシャル成長する。ここで
p+層の不純物濃度は5 X 1019cm−3である
。又、エミッタ・キャップ層としてn 型1 n G
a r−8Asグレーディング層24 g (0<
x < 0.5 )及びn 型In Ga
As層244を設けて0.5 0.5 いる。これらの層の不純物濃度は2 X 10 ”am
−3と高く、又それぞれの層の厚さは500人である。
このエミッタ・キャップ層は、エミッタ・コンタクト抵
抗を低減するために設けられているが、Inのモル比は
0.5と高く、不整合転位が生じているが、トランジス
タ特性上問題はない。バンド・ギャップの大きさは、G
aAsでE −1,43oV、In Ga
Asで、1.39 eVであり、0.05 0.05 又、そのバンド・ギャップの差は0.04 eVと小さ
めであるが、ベースが高ドープのためバンド・ギャップ
縮小効果によりその差は更に広がっており、ヘテロエミ
ッタの効果は充分発揮される。
抗を低減するために設けられているが、Inのモル比は
0.5と高く、不整合転位が生じているが、トランジス
タ特性上問題はない。バンド・ギャップの大きさは、G
aAsでE −1,43oV、In Ga
Asで、1.39 eVであり、0.05 0.05 又、そのバンド・ギャップの差は0.04 eVと小さ
めであるが、ベースが高ドープのためバンド・ギャップ
縮小効果によりその差は更に広がっており、ヘテロエミ
ッタの効果は充分発揮される。
第9図に、(AN Ga)As/(I nGa)As/
G a A s系材料を用いた本発明のヘテロ接合バ
イポーラトランジスタの第6の実施例を示す。本実施例
では、エミッタ及びコレクタに、広バンドギャップ材料
として、それぞれA、Q GaO,30,7 As及びGaAsを用いており、又ベースには狭バンド
・ギャップ材料としてIn GaO,050,95 Asを用いている。本実施例でも格子不整合系を取り扱
っており、第8図のエミッタn型GaAs層24 の部
分を、AI Ga As層24212
X 1−x(0<x<0.
3 ) 、Ajl Ga As層0.3
0.7 24 、およびAg Ga As層242322
x 1−x(0<X(0
,5)により構成した他は、第5の実施例と全て同じ構
成になっている。ただし、エミッタにバンド−ギャップ
が1.8eVと大きいAN Ga Asを用い
ているためhTE等トQ、3 0.7 ランジスタ特性は第5の実施例を若干上まわるものにな
っている@ [発明の効果] 以上述べたように、本発明によれば、速度オーバーシュ
ート効果を十分に発揮して小さいコレクタ走行時間が得
られるのみならず、高電流密度動作時のコレクタ中にお
ける空乏層の短縮を抑制でき、それに伴うコレクタ接合
容量の増大も抑えられるため、あらゆる電流密度領域で
極めて高いf 、f を有するヘテロ接合バイポ
ーラトラT ζAX ンジスタの実現が可能となった。
G a A s系材料を用いた本発明のヘテロ接合バ
イポーラトランジスタの第6の実施例を示す。本実施例
では、エミッタ及びコレクタに、広バンドギャップ材料
として、それぞれA、Q GaO,30,7 As及びGaAsを用いており、又ベースには狭バンド
・ギャップ材料としてIn GaO,050,95 Asを用いている。本実施例でも格子不整合系を取り扱
っており、第8図のエミッタn型GaAs層24 の部
分を、AI Ga As層24212
X 1−x(0<x<0.
3 ) 、Ajl Ga As層0.3
0.7 24 、およびAg Ga As層242322
x 1−x(0<X(0
,5)により構成した他は、第5の実施例と全て同じ構
成になっている。ただし、エミッタにバンド−ギャップ
が1.8eVと大きいAN Ga Asを用い
ているためhTE等トQ、3 0.7 ランジスタ特性は第5の実施例を若干上まわるものにな
っている@ [発明の効果] 以上述べたように、本発明によれば、速度オーバーシュ
ート効果を十分に発揮して小さいコレクタ走行時間が得
られるのみならず、高電流密度動作時のコレクタ中にお
ける空乏層の短縮を抑制でき、それに伴うコレクタ接合
容量の増大も抑えられるため、あらゆる電流密度領域で
極めて高いf 、f を有するヘテロ接合バイポ
ーラトラT ζAX ンジスタの実現が可能となった。
第1図は本発明の第1実施例のヘテロ接合バイポーラト
ランジスタを示す断面図、第2図はそのヘテロ接合バイ
ポーラトランジスタの平均電子速度プロファイルを示す
図、第3図は同じ(そのヘテロ接合バイポーラトランジ
スタに於ける動作時のバンド図、第4図は同じくそのヘ
テロ接合バイポーラトランジスタに於ける動作時のホー
ル・キャリア・プロファイルを示す図、第5図は第2実
施例のヘテロ接合バイポーラトランジスタを示す断面図
、第6図は本発明の第3実施例のヘテロ接合バイポーラ
トランジスタを示す断面図、第7図は本発明の第4実施
例のヘテロ接合バイポーラトランジスタを示す断面図、
第8図は本発明の第5実施例のヘテロ接合バイポーラト
ランジスタを示す断面図、第9図は本発明の第6実施例
のヘテロ接合バイポーラトランジスタを示す断面図、第
10図は従来のヘテロ接合パイボーララトランジスタを
示す断面図、第11図はそのトランジスタの動作時のホ
ール・キャリア・プロファイルを示す図、第12図はコ
レクタ側遷移層の位置により不都合が生じる様子を示す
伝導帯図である。 1・・・半絶縁性1nP基板、2(2〜25)・・・l コレクタ層、2 ・・・n+型1nP層、22・・・n
型InP層、2−り一型1nP層、24−E)型In
Ga As P 層、25・I)″″型1
−x x y t−yIn
Ga As層、3・・・ベース層(p+型0.53
0.47 In Ga As層)、4(4〜43)、、。 0.53 0.47
1工ミツタ層、4 ・・・n″″型1nGaAs1
1−x x yP 層、4−n型
1nP層、43・・・n+型1−y 2 InP層、5・・・エミッタ電極、6・・・ベース電極
、7・・・コレクタ電極、8・・・素子分離用絶縁層、
9・・・電極間分離用絶縁層、10・・・CVD5IO
2膜。
ランジスタを示す断面図、第2図はそのヘテロ接合バイ
ポーラトランジスタの平均電子速度プロファイルを示す
図、第3図は同じ(そのヘテロ接合バイポーラトランジ
スタに於ける動作時のバンド図、第4図は同じくそのヘ
テロ接合バイポーラトランジスタに於ける動作時のホー
ル・キャリア・プロファイルを示す図、第5図は第2実
施例のヘテロ接合バイポーラトランジスタを示す断面図
、第6図は本発明の第3実施例のヘテロ接合バイポーラ
トランジスタを示す断面図、第7図は本発明の第4実施
例のヘテロ接合バイポーラトランジスタを示す断面図、
第8図は本発明の第5実施例のヘテロ接合バイポーラト
ランジスタを示す断面図、第9図は本発明の第6実施例
のヘテロ接合バイポーラトランジスタを示す断面図、第
10図は従来のヘテロ接合パイボーララトランジスタを
示す断面図、第11図はそのトランジスタの動作時のホ
ール・キャリア・プロファイルを示す図、第12図はコ
レクタ側遷移層の位置により不都合が生じる様子を示す
伝導帯図である。 1・・・半絶縁性1nP基板、2(2〜25)・・・l コレクタ層、2 ・・・n+型1nP層、22・・・n
型InP層、2−り一型1nP層、24−E)型In
Ga As P 層、25・I)″″型1
−x x y t−yIn
Ga As層、3・・・ベース層(p+型0.53
0.47 In Ga As層)、4(4〜43)、、。 0.53 0.47
1工ミツタ層、4 ・・・n″″型1nGaAs1
1−x x yP 層、4−n型
1nP層、43・・・n+型1−y 2 InP層、5・・・エミッタ電極、6・・・ベース電極
、7・・・コレクタ電極、8・・・素子分離用絶縁層、
9・・・電極間分離用絶縁層、10・・・CVD5IO
2膜。
Claims (4)
- (1)エミッタ層及びコレクタ層がベース層より広バン
ドギャップ材料によって構成されるヘテロ接合バイポー
ラトランジスタにおいて、コレクタ層のベース層と接す
る領域に、ベース層と同じ導電型で且つベース層よりも
不純物濃度の低い層が形成されたことを特徴とするヘテ
ロ接合バイポーラトランジスタ。 - (2)少なくともベース・コレクタ層間に形成されるヘ
テロ接合が、階段状ないし滑らかにバンド・ギャップが
変化するように形成された遷移層を有し、且つその遷移
層がコレクタ層のベース層と接する領域に形成されたベ
ース層と同一の導電型でベース層よりも不純物濃度の低
い層内からコレクタ側に向かって、ないし、該低不純物
濃度層よりコレクタ側に形成されたことを特徴とする請
求項1に記載のヘテロ接合バイポーラトランジスタ。 - (3)コレクタ側に形成されるバンド・ギャップの遷移
層がコレクタ層のベース層と接する領域に形成されたベ
ース層と同じ導電型でベース層よりも不純物濃度の低い
層内に形成されたことを特徴とする請求項2に記載のヘ
テロ接合バイポーラトランジスタ。 - (4)コレクタ層が、ベース層側から、ベース層と同一
導電型の第1コレクタ層、ベース層と極性の異なる第2
コレクタ層、及び第2コレクタ層と同一導電型の第3コ
レクタ層により構成され、第1コレクタ層、第2コレク
タ層、及び第3コレクタ層の不純物濃度をそれぞれN_
1、N_2、及びN_3としたとき、 N_1<N_2≦N_3 成る関係を満たし、且つ第1コレクタ層が少なくとも0
バイアス時に完全空乏化していないことを特徴とする請
求項1に記載のヘテロ接合バイポーラトランジスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1034405A JP2801624B2 (ja) | 1988-12-09 | 1989-02-14 | ヘテロ接合バイポーラトランジスタ |
US07/445,984 US5010382A (en) | 1988-12-09 | 1989-12-04 | Heterojunction bipolar transistor having double hetero structure |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63-311753 | 1988-12-09 | ||
JP31175388 | 1988-12-09 | ||
JP1034405A JP2801624B2 (ja) | 1988-12-09 | 1989-02-14 | ヘテロ接合バイポーラトランジスタ |
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Publication Number | Publication Date |
---|---|
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JP2801624B2 JP2801624B2 (ja) | 1998-09-21 |
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ID=26373214
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1034405A Expired - Fee Related JP2801624B2 (ja) | 1988-12-09 | 1989-02-14 | ヘテロ接合バイポーラトランジスタ |
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---|---|
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JP (1) | JP2801624B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5340755A (en) * | 1989-09-08 | 1994-08-23 | Siemens Aktiegensellschaft | Method of making planar heterobipolar transistor having trenched isolation of the collector terminal |
JPH09232667A (ja) * | 1996-02-21 | 1997-09-05 | Sony Corp | 化合物半導体装置とその製造方法 |
US6707074B2 (en) | 2000-07-04 | 2004-03-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor light-emitting device and apparatus for driving the same |
JP2014183145A (ja) * | 2013-03-19 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
CN109192771A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种电荷存储型绝缘栅双极型晶体管及其制备方法 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5315129A (en) * | 1990-08-20 | 1994-05-24 | University Of Southern California | Organic optoelectronic devices and methods |
US5171704A (en) * | 1991-02-28 | 1992-12-15 | At&T Bell Laboratories | Gaas device fabrication utilizing metalorganic molecular beam epitaxy (mombe) |
US5270223A (en) * | 1991-06-28 | 1993-12-14 | Texas Instruments Incorporated | Multiple layer wide bandgap collector structure for bipolar transistors |
JP2731089B2 (ja) * | 1991-10-02 | 1998-03-25 | 三菱電機株式会社 | 高速動作半導体装置およびその製造方法 |
JPH05243256A (ja) * | 1992-03-02 | 1993-09-21 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
US5349201A (en) * | 1992-05-28 | 1994-09-20 | Hughes Aircraft Company | NPN heterojunction bipolar transistor including antimonide base formed on semi-insulating indium phosphide substrate |
US5365089A (en) * | 1992-12-23 | 1994-11-15 | International Business Machines Corporation | Double heterojunction bipolar transistor and the method of manufacture therefor |
US5329144A (en) * | 1993-04-23 | 1994-07-12 | At&T Bell Laboratories | Heterojunction bipolar transistor with a specific graded base structure |
GB2278727B (en) * | 1993-06-02 | 1997-04-09 | Nec Corp | Bipolar transistor circuit |
US5631477A (en) * | 1995-06-02 | 1997-05-20 | Trw Inc. | Quaternary collector InAlAs-InGaAlAs heterojunction bipolar transistor |
US5641975A (en) * | 1995-11-09 | 1997-06-24 | Northrop Grumman Corporation | Aluminum gallium nitride based heterojunction bipolar transistor |
US5923058A (en) * | 1995-11-09 | 1999-07-13 | Northrop Grumman Corporation | Aluminum gallium nitride heterojunction bipolar transistor |
US5825049A (en) * | 1996-10-09 | 1998-10-20 | Sandia Corporation | Resonant tunneling device with two-dimensional quantum well emitter and base layers |
US6855948B2 (en) * | 2001-12-18 | 2005-02-15 | Hrl Laboratories, Llc | Low base-emitter voltage heterojunction bipolar transistor |
TW538481B (en) * | 2002-06-04 | 2003-06-21 | Univ Nat Cheng Kung | InGaP/AlGaAs/GaAs hetero-junction bipolar transistor with zero conduction band discontinuity |
US7019383B2 (en) | 2003-02-26 | 2006-03-28 | Skyworks Solutions, Inc. | Gallium arsenide HBT having increased performance and method for its fabrication |
US7038250B2 (en) * | 2003-05-28 | 2006-05-02 | Kabushiki Kaisha Toshiba | Semiconductor device suited for a high frequency amplifier |
US7115918B2 (en) * | 2004-02-11 | 2006-10-03 | Xindium Technologies, Inc. | Collector layer structure for a double hetero-junction bipolar transistor for power amplification applications |
WO2010118215A1 (en) * | 2009-04-09 | 2010-10-14 | Georgia Tech Research Corporation | Superjunction collectors for transistors & semiconductor devices |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63119263A (ja) * | 1986-07-14 | 1988-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59211267A (ja) * | 1983-05-17 | 1984-11-30 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
JPS60110159A (ja) * | 1983-11-21 | 1985-06-15 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
-
1989
- 1989-02-14 JP JP1034405A patent/JP2801624B2/ja not_active Expired - Fee Related
- 1989-12-04 US US07/445,984 patent/US5010382A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63119263A (ja) * | 1986-07-14 | 1988-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5340755A (en) * | 1989-09-08 | 1994-08-23 | Siemens Aktiegensellschaft | Method of making planar heterobipolar transistor having trenched isolation of the collector terminal |
JPH09232667A (ja) * | 1996-02-21 | 1997-09-05 | Sony Corp | 化合物半導体装置とその製造方法 |
US6707074B2 (en) | 2000-07-04 | 2004-03-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor light-emitting device and apparatus for driving the same |
JP2014183145A (ja) * | 2013-03-19 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
CN109192771A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种电荷存储型绝缘栅双极型晶体管及其制备方法 |
CN109192771B (zh) * | 2018-08-29 | 2020-06-30 | 电子科技大学 | 一种电荷存储型绝缘栅双极型晶体管及其制备方法 |
Also Published As
Publication number | Publication date |
---|---|
US5010382A (en) | 1991-04-23 |
JP2801624B2 (ja) | 1998-09-21 |
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