JPH0541715A - クロツク再生回路 - Google Patents
クロツク再生回路Info
- Publication number
- JPH0541715A JPH0541715A JP3216591A JP21659191A JPH0541715A JP H0541715 A JPH0541715 A JP H0541715A JP 3216591 A JP3216591 A JP 3216591A JP 21659191 A JP21659191 A JP 21659191A JP H0541715 A JPH0541715 A JP H0541715A
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- JP
- Japan
- Prior art keywords
- signal
- output
- comparator
- discriminator
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 常に正しい位相で信号のゼロクロス点を検出
し、DCレベル変動に強く、しかも高速で応答するクロ
ック再生回路を得る。 【構成】 ディスクリミネータ2の出力を2系統に分配
し、一方をA/D変換して、加算器12で、一定時間又
は一定データ数加算することにより、信号の平均化を行
い、さらにD/A変換してコンパレータ4に基準電圧と
して加えることにより、この基準電圧を信号のDCレベ
ル変動に合わせるようにする。 【効果】 DCレベル変動に対し強く、立上り時間が速
いクロック再生回路が得られる。
し、DCレベル変動に強く、しかも高速で応答するクロ
ック再生回路を得る。 【構成】 ディスクリミネータ2の出力を2系統に分配
し、一方をA/D変換して、加算器12で、一定時間又
は一定データ数加算することにより、信号の平均化を行
い、さらにD/A変換してコンパレータ4に基準電圧と
して加えることにより、この基準電圧を信号のDCレベ
ル変動に合わせるようにする。 【効果】 DCレベル変動に対し強く、立上り時間が速
いクロック再生回路が得られる。
Description
【0001】
【産業上の利用分野】この発明は、ディジタル無線通信
装置等においてFM信号からクロックを再生するクロッ
ク再生回路に関するものである。
装置等においてFM信号からクロックを再生するクロッ
ク再生回路に関するものである。
【0002】
【従来の技術】図3は従来のクロック再生回路を示すブ
ロック図であり、図において、1は前段のリミッタ(図
示せず)で振幅制限されて入力されるクロックをFM変
調したFM信号、2はFM信号1を周波数検波するディ
スクリミネータ、3はディスクリミネータ2の検波出力
のDC成分を阻止するコンデンサ、4はコンデンサ3を
通った信号と所定の基準電圧5とを比較するコンパレー
タ、6はコンパレータ4の出力と後述の再生クロック9
とを位相比較する位相比較器、7は位相比較器6の出力
の高周波成分を除去するループフィルタ、8はループフ
ィルタ7の出力により発振周波数が制御される電圧制御
発振器(以下、VCOという)、9はVCO8の出力と
しての再生クロック、10は位相比較器6、ループフィ
ルタ7及びVCO8で構成されるPLL回路である。
ロック図であり、図において、1は前段のリミッタ(図
示せず)で振幅制限されて入力されるクロックをFM変
調したFM信号、2はFM信号1を周波数検波するディ
スクリミネータ、3はディスクリミネータ2の検波出力
のDC成分を阻止するコンデンサ、4はコンデンサ3を
通った信号と所定の基準電圧5とを比較するコンパレー
タ、6はコンパレータ4の出力と後述の再生クロック9
とを位相比較する位相比較器、7は位相比較器6の出力
の高周波成分を除去するループフィルタ、8はループフ
ィルタ7の出力により発振周波数が制御される電圧制御
発振器(以下、VCOという)、9はVCO8の出力と
しての再生クロック、10は位相比較器6、ループフィ
ルタ7及びVCO8で構成されるPLL回路である。
【0003】次に動作について説明する。入力FM信号
1はディスクリミネータ2により周波数検波され、その
検波出力はコンデンサ3でDCカットされてコンパレー
タ4に加えられ基準電圧と比較される。これにより、検
波出力のゼロクロス点が検出される。このゼロクロス点
検出信号は位相比較器6において、フィードバックされ
た再生クロック9と位相比較され、その位相差に応じた
信号によりループフィルタ7を通じてVCO8が制御さ
れる。これによって、VCO8より入力クロックと同期
した再生クロック9が得られる。
1はディスクリミネータ2により周波数検波され、その
検波出力はコンデンサ3でDCカットされてコンパレー
タ4に加えられ基準電圧と比較される。これにより、検
波出力のゼロクロス点が検出される。このゼロクロス点
検出信号は位相比較器6において、フィードバックされ
た再生クロック9と位相比較され、その位相差に応じた
信号によりループフィルタ7を通じてVCO8が制御さ
れる。これによって、VCO8より入力クロックと同期
した再生クロック9が得られる。
【0004】
【発明が解決しようとする課題】従来のクロック再生回
路は以上のように構成されているので、ディスクリミネ
ータ2の出力がコンデンサ3によりDCカットされるた
め、このコンデンサ3の時定数により立上りが遅くなっ
てしまい、またこのコンデンサ3を外せばDCレベルの
変動に対して誤った位相でゼロクロス点を判断してしま
うという問題点があった。
路は以上のように構成されているので、ディスクリミネ
ータ2の出力がコンデンサ3によりDCカットされるた
め、このコンデンサ3の時定数により立上りが遅くなっ
てしまい、またこのコンデンサ3を外せばDCレベルの
変動に対して誤った位相でゼロクロス点を判断してしま
うという問題点があった。
【0005】この発明は上記のような問題点を解消する
ためになされたもので、常に正しい位相で信号のゼロク
ロス点を検出し、DCレベル変動に強く、しかも高速で
応答するクロック再生回路を提供することを目的とす
る。
ためになされたもので、常に正しい位相で信号のゼロク
ロス点を検出し、DCレベル変動に強く、しかも高速で
応答するクロック再生回路を提供することを目的とす
る。
【0006】
【課題を解決するための手段】この発明に係るクロック
再生回路は、ディスクリミネータの検波出力の一定時間
又は一定のデータ量の平均レベルを求め、この平均レベ
ルと上記検波出力とをコンパレータで比較するようにし
たものである。
再生回路は、ディスクリミネータの検波出力の一定時間
又は一定のデータ量の平均レベルを求め、この平均レベ
ルと上記検波出力とをコンパレータで比較するようにし
たものである。
【0007】
【作用】この発明におけるクロック再生回路は、検波出
力の平均レベルがDCレベルの変動に追随するので、コ
ンパレータは常に正しい位相でゼロクロス点を検出す
る。
力の平均レベルがDCレベルの変動に追随するので、コ
ンパレータは常に正しい位相でゼロクロス点を検出す
る。
【0008】
【実施例】実施例1.以下、この発明の一実施例を図に
ついて説明する。図1においては図3と対応する部分に
は同一符号を付して説明を省略する。図1において、1
1はディスクリミネータ2の検波出力をディジタル信号
に変換するA/D変換器、12はA/D変換器11の出
力を一定時間又は一定データ数(信号量)加算して平均
化する加算器、13は加算器12の出力をアナログ信号
に変換してコンパレータ4に加えるD/A変換器であ
る。なお、A/D変換器11、加算器12及びD/A変
換器13により平均化手段が構成される。
ついて説明する。図1においては図3と対応する部分に
は同一符号を付して説明を省略する。図1において、1
1はディスクリミネータ2の検波出力をディジタル信号
に変換するA/D変換器、12はA/D変換器11の出
力を一定時間又は一定データ数(信号量)加算して平均
化する加算器、13は加算器12の出力をアナログ信号
に変換してコンパレータ4に加えるD/A変換器であ
る。なお、A/D変換器11、加算器12及びD/A変
換器13により平均化手段が構成される。
【0009】次に動作について説明する。上記のように
構成されたクロック再生回路において、ディスクリミネ
ータ2の検波出力は2系統に分配され、その一方をA/
D変換器11でディジタル信号に変換した後、加算器1
2で一定時間又は一定データ数加算して平均化する。こ
の平均化出力をD/A変換器13でアナログ信号に変換
し、そのアナログ出力をコンパレータ4に加えてゼロク
ロス点検出のためのDCレベルの変動に応じた基準電圧
とする。この基準電圧とディスクリミネータ2の検波出
力とをコンパレータ4で比較することにより、DCレベ
ルの変動に応じて正しい位相でゼロクロス点を検出する
ことができる。
構成されたクロック再生回路において、ディスクリミネ
ータ2の検波出力は2系統に分配され、その一方をA/
D変換器11でディジタル信号に変換した後、加算器1
2で一定時間又は一定データ数加算して平均化する。こ
の平均化出力をD/A変換器13でアナログ信号に変換
し、そのアナログ出力をコンパレータ4に加えてゼロク
ロス点検出のためのDCレベルの変動に応じた基準電圧
とする。この基準電圧とディスクリミネータ2の検波出
力とをコンパレータ4で比較することにより、DCレベ
ルの変動に応じて正しい位相でゼロクロス点を検出する
ことができる。
【0010】このゼロクロス点検出信号は、位相比較器
6で再生クロック9と位相比較され、その位相差出力で
ループフィルタ7を通じてVCO回路8を制御すること
により再生クロック9が得られる。なお、ゼロクロス点
検出の精度は、加算器12で平均化される時間又はデー
タ数により決められる。
6で再生クロック9と位相比較され、その位相差出力で
ループフィルタ7を通じてVCO回路8を制御すること
により再生クロック9が得られる。なお、ゼロクロス点
検出の精度は、加算器12で平均化される時間又はデー
タ数により決められる。
【0011】実施例2.なお、上記実施例1では、ディ
スクリミネータ2の検波出力を2系統に分配し、一方を
A/D変換した後、信号の平均化を行いD/A変換する
ものを示したが、図2に示すように、ディスクリミネー
タ2の検波出力をA/D変換器11でディジタル化した
後に2系統に分配し、その一方を加算器12で一定時間
又は一定データ数加算することにより平均化を行い、そ
の平均レベルとA/D変換器11の出力とをディジタル
コンパレータ14で比較するようにしてもよく、上記実
施例1と同様の効果を奏する。なお、その場合は、図2
のPLL回路10はディジタル構成されたものが用いら
れる。
スクリミネータ2の検波出力を2系統に分配し、一方を
A/D変換した後、信号の平均化を行いD/A変換する
ものを示したが、図2に示すように、ディスクリミネー
タ2の検波出力をA/D変換器11でディジタル化した
後に2系統に分配し、その一方を加算器12で一定時間
又は一定データ数加算することにより平均化を行い、そ
の平均レベルとA/D変換器11の出力とをディジタル
コンパレータ14で比較するようにしてもよく、上記実
施例1と同様の効果を奏する。なお、その場合は、図2
のPLL回路10はディジタル構成されたものが用いら
れる。
【0012】
【発明の効果】以上のように、この発明によれば、ディ
スクリミネータの検波出力の一定時間又は一定信号量の
平均化を行い、その平均レベルと上記検波出力とをコン
パレータで比較するように構成したので、DCレベルの
変動に対して強く、しかも立上り時間の速いクロック再
生回路が得られる効果がある。
スクリミネータの検波出力の一定時間又は一定信号量の
平均化を行い、その平均レベルと上記検波出力とをコン
パレータで比較するように構成したので、DCレベルの
変動に対して強く、しかも立上り時間の速いクロック再
生回路が得られる効果がある。
【図1】この発明の一実施例によるクロック再生回路を
示すブロック図である。
示すブロック図である。
【図2】この発明の他の実施例によるクロック再生回路
を示すブロック図である。
を示すブロック図である。
【図3】従来のクロック再生回路を示すブロック図であ
る。
る。
1 FM信号 2 ディスクリミネータ 4 コンパレータ 11 A/D変換器 12 加算器 13 D/A変換器 14 ディジタルコンパレータ
Claims (1)
- 【請求項1】 クロックで周波数変調されたFM信号を
検波するディスクリミネータと、上記ディスクリミネー
タの検波出力の一定時間又は一定信号量の平均を求める
平均化手段と、上記検波出力と上記平均化手段の出力と
をレベル比較して検波出力のゼロクロス点を検出するコ
ンパレータとを備えたクロック再生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3216591A JPH0541715A (ja) | 1991-08-02 | 1991-08-02 | クロツク再生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3216591A JPH0541715A (ja) | 1991-08-02 | 1991-08-02 | クロツク再生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0541715A true JPH0541715A (ja) | 1993-02-19 |
Family
ID=16690821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3216591A Pending JPH0541715A (ja) | 1991-08-02 | 1991-08-02 | クロツク再生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0541715A (ja) |
-
1991
- 1991-08-02 JP JP3216591A patent/JPH0541715A/ja active Pending
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