JPH0541525A - アナログメモリ素子 - Google Patents
アナログメモリ素子Info
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- JPH0541525A JPH0541525A JP3219178A JP21917891A JPH0541525A JP H0541525 A JPH0541525 A JP H0541525A JP 3219178 A JP3219178 A JP 3219178A JP 21917891 A JP21917891 A JP 21917891A JP H0541525 A JPH0541525 A JP H0541525A
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- JP
- Japan
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- floating gate
- semiconductor layer
- charge
- memory device
- charge injection
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- 238000002347 injection Methods 0.000 claims abstract description 31
- 239000007924 injection Substances 0.000 claims abstract description 31
- 230000005684 electric field Effects 0.000 claims description 6
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- 230000005641 tunneling Effects 0.000 abstract 2
- 239000010408 film Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 210000000225 synapse Anatomy 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 浮遊ゲートの蓄積電荷量を微少にかつ効率よ
く調節できるアナログメモリ素子を提供すること。 【構成】 浮遊ゲートと、前記浮遊ゲートに電荷を出し
入れするトンネル接合部および前記浮遊ゲートの電荷量
に応じてドレイン電流値が変化するMOSトランジスタ
部を備えるメモリ素子において、前記浮遊ゲートは半導
体層9を挟んで、トンネル接合を介して電荷を出し入れ
する第1の部分6とMOSトランジスタ部を制御する第
2の部分11とが結合され、半導体層9に近接して、半
導体層に電界を加えて、その電気抵抗を調節する電荷注
入用制御電極8が設けられ、かつ浮遊ゲートの第1の部
分6を挟んでトンネル電流制御電極7と電荷注入用電極
4とが設けられているアナログメモリ素子。
く調節できるアナログメモリ素子を提供すること。 【構成】 浮遊ゲートと、前記浮遊ゲートに電荷を出し
入れするトンネル接合部および前記浮遊ゲートの電荷量
に応じてドレイン電流値が変化するMOSトランジスタ
部を備えるメモリ素子において、前記浮遊ゲートは半導
体層9を挟んで、トンネル接合を介して電荷を出し入れ
する第1の部分6とMOSトランジスタ部を制御する第
2の部分11とが結合され、半導体層9に近接して、半
導体層に電界を加えて、その電気抵抗を調節する電荷注
入用制御電極8が設けられ、かつ浮遊ゲートの第1の部
分6を挟んでトンネル電流制御電極7と電荷注入用電極
4とが設けられているアナログメモリ素子。
Description
【0001】
【産業上の利用分野】本発明は、電荷蓄積量をアナログ
量として記憶するアナログメモリ素子に於て、電荷量を
少量ずつ増減することを容易に行いうる素子に関するも
のである。
量として記憶するアナログメモリ素子に於て、電荷量を
少量ずつ増減することを容易に行いうる素子に関するも
のである。
【0002】
【従来の技術】LSI上でアナログ信号量を記憶する必
要のある場合がいままで数多く生じていた。例えば、音
声や画像信号の記憶、あるいは神経回路の重み係数記憶
等は、その代表例である。ところが、従来正確なアナロ
グ量の記憶に実用できる半導体デバイスは皆無であっ
た。そのためアナログ記憶を必要とするときには、それ
を一旦ディジタル化して各ビットをディジタルメモリに
記憶する以外になく、その結果メモリデバイス数の増加
と占有面積の増大を招いていた。
要のある場合がいままで数多く生じていた。例えば、音
声や画像信号の記憶、あるいは神経回路の重み係数記憶
等は、その代表例である。ところが、従来正確なアナロ
グ量の記憶に実用できる半導体デバイスは皆無であっ
た。そのためアナログ記憶を必要とするときには、それ
を一旦ディジタル化して各ビットをディジタルメモリに
記憶する以外になく、その結果メモリデバイス数の増加
と占有面積の増大を招いていた。
【0003】そのため、アナログ信号量を直接に記憶で
きるメモリ素子の開発が望まれていた。従来のデバイス
で最もその可能性が高いものは、周囲から電気的に分離
されたゲートに蓄積する電荷量でアナログ記憶を行うと
ころの、いわゆる浮遊ゲートMOSトランジスタであ
る。しかし、この浮遊ゲートMOSトランジスタはその
ままでは正確なアナログ記憶には適さない。すなわち、
今までの浮遊ゲートMOSトランジスタでは、トンネル
接合から浮遊ゲートに電荷を注入するとき、短時間で大
量の電荷が注入されて平衡状態になってしまうため、任
意のアナログ量を精度良く記憶することは困難であっ
た。この問題を以下に図を用いて簡単に述べる。
きるメモリ素子の開発が望まれていた。従来のデバイス
で最もその可能性が高いものは、周囲から電気的に分離
されたゲートに蓄積する電荷量でアナログ記憶を行うと
ころの、いわゆる浮遊ゲートMOSトランジスタであ
る。しかし、この浮遊ゲートMOSトランジスタはその
ままでは正確なアナログ記憶には適さない。すなわち、
今までの浮遊ゲートMOSトランジスタでは、トンネル
接合から浮遊ゲートに電荷を注入するとき、短時間で大
量の電荷が注入されて平衡状態になってしまうため、任
意のアナログ量を精度良く記憶することは困難であっ
た。この問題を以下に図を用いて簡単に述べる。
【0004】図5に従来の浮遊ゲートMOSトランジス
タの構造を示す。図において1は浮遊ゲート、2は制御
ゲート、3はトンネル酸化膜である。
タの構造を示す。図において1は浮遊ゲート、2は制御
ゲート、3はトンネル酸化膜である。
【0005】図6に等価回路を示す。この素子では、制
御ゲート2に電荷注入用の電圧を印加するとトンネル酸
化膜3の電子障壁に高電界が加わり、その結果トンネル
酸化膜3を通じてドレインと浮遊ゲート間にトンネル電
流が流れ、浮遊ゲート1に電荷が注入される。電荷が注
入されるにしたがって浮遊ゲートの電位が変化し、トン
ネル接合にかかる電圧が下がってトンネル電流が流れな
くなり平衡状態に達する。制御ゲートとドレインとの間
に電荷注入用のパルス電圧を加えたとき、浮遊ゲートに
注入された電荷量に応じた浮遊ゲート電位の時間変化
を、図7において曲線Bに示す。従来構造の場合、トン
ネル接合から浮遊ゲートに流れる電流を阻止するものが
何もないので、直ちに大量の電荷が浮遊ゲート全体に流
入して、極く短時間の内に電荷量が飽和状態まで達して
しまう。そのため、注入する電荷量を少量ずつ正確に調
節することが困難であった。
御ゲート2に電荷注入用の電圧を印加するとトンネル酸
化膜3の電子障壁に高電界が加わり、その結果トンネル
酸化膜3を通じてドレインと浮遊ゲート間にトンネル電
流が流れ、浮遊ゲート1に電荷が注入される。電荷が注
入されるにしたがって浮遊ゲートの電位が変化し、トン
ネル接合にかかる電圧が下がってトンネル電流が流れな
くなり平衡状態に達する。制御ゲートとドレインとの間
に電荷注入用のパルス電圧を加えたとき、浮遊ゲートに
注入された電荷量に応じた浮遊ゲート電位の時間変化
を、図7において曲線Bに示す。従来構造の場合、トン
ネル接合から浮遊ゲートに流れる電流を阻止するものが
何もないので、直ちに大量の電荷が浮遊ゲート全体に流
入して、極く短時間の内に電荷量が飽和状態まで達して
しまう。そのため、注入する電荷量を少量ずつ正確に調
節することが困難であった。
【0006】
【発明が解決しようとする課題】本発明は上記の欠点を
改善するために提案されたもので、その目的は、浮遊ゲ
ートの蓄積電荷量を微少にかつ効率よく調節することが
困難であった点を解決した浮遊ゲート構造を有するアナ
ログメモリ素子を提供することにある。
改善するために提案されたもので、その目的は、浮遊ゲ
ートの蓄積電荷量を微少にかつ効率よく調節することが
困難であった点を解決した浮遊ゲート構造を有するアナ
ログメモリ素子を提供することにある。
【0007】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は浮遊ゲートと、前記浮遊ゲートに電荷を出
し入れするトンネル接合部および前記浮遊ゲートの電荷
量に応じてドレイン電流値が変化するMOSトランジス
タ部を備えるメモリ素子において、前記浮遊ゲートは半
導体層を挟んで、トンネル接合を介して電荷を出し入れ
する第1の部分とMOSトランジスタ部を制御する第2
の部分とが結合され、前記半導体層に近接して、半導体
層に電界を加えて、その電気抵抗を調節する電荷注入用
制御電極が設けられ、かつ前記浮遊ゲートの第1の部分
を挟んでトンネル電流制御電極と電荷注入用電極とが設
けられていることを特徴とするアナログメモリ素子を発
明の要旨とするものである。
め、本発明は浮遊ゲートと、前記浮遊ゲートに電荷を出
し入れするトンネル接合部および前記浮遊ゲートの電荷
量に応じてドレイン電流値が変化するMOSトランジス
タ部を備えるメモリ素子において、前記浮遊ゲートは半
導体層を挟んで、トンネル接合を介して電荷を出し入れ
する第1の部分とMOSトランジスタ部を制御する第2
の部分とが結合され、前記半導体層に近接して、半導体
層に電界を加えて、その電気抵抗を調節する電荷注入用
制御電極が設けられ、かつ前記浮遊ゲートの第1の部分
を挟んでトンネル電流制御電極と電荷注入用電極とが設
けられていることを特徴とするアナログメモリ素子を発
明の要旨とするものである。
【0008】
【作用】本発明によれば、浮遊ゲートの第1の部分と第
2の部分との間に半導体層を介在せしめ、この半導体層
の抵抗を変化せしめることによって、注入する電荷量を
少量ずつ正確に調節できるので、アナログ量の書き込
み、消去の精度を向上させることができる。
2の部分との間に半導体層を介在せしめ、この半導体層
の抵抗を変化せしめることによって、注入する電荷量を
少量ずつ正確に調節できるので、アナログ量の書き込
み、消去の精度を向上させることができる。
【0009】
【実施例】次に本発明の実施例について説明する。な
お、実施例は一つの例示であって、本発明の精神を逸脱
しない範囲で、種々の変更あるいは改良を行い得ること
は言うまでもない。
お、実施例は一つの例示であって、本発明の精神を逸脱
しない範囲で、種々の変更あるいは改良を行い得ること
は言うまでもない。
【0010】図1は本発明のアナログメモリ素子を示
す。図はMOSFETを示すもので、p型半導体層14
の内に、ソース12,ドレイン13,電荷注入用電極4
が形成され、この半導体層の上部の酸化膜内に浮遊ゲー
トの第1の部分6と、第2の部分11が設けられ、この
第1の部分と第2の部分との間に半導体層9が設けられ
ている。電荷注入用電極4と、浮遊ゲートの第1の部分
6との間にはトンネル酸化膜5が形成されている。さら
に浮遊ゲートの第1の部分6の上方にトンネル電流制御
電極7が設けられ、半導体層9に近接して(上方もしく
は下方に)電荷注入制御ゲート8が形成されている。1
0はゲートを示す。
す。図はMOSFETを示すもので、p型半導体層14
の内に、ソース12,ドレイン13,電荷注入用電極4
が形成され、この半導体層の上部の酸化膜内に浮遊ゲー
トの第1の部分6と、第2の部分11が設けられ、この
第1の部分と第2の部分との間に半導体層9が設けられ
ている。電荷注入用電極4と、浮遊ゲートの第1の部分
6との間にはトンネル酸化膜5が形成されている。さら
に浮遊ゲートの第1の部分6の上方にトンネル電流制御
電極7が設けられ、半導体層9に近接して(上方もしく
は下方に)電荷注入制御ゲート8が形成されている。1
0はゲートを示す。
【0011】本発明の特徴とする点は、浮遊ゲートはト
ンネル接合を介して電荷が出し入れされる第1の部分6
とMOSトランジスタ部を制御する第2の部分11とに
分けられ、それらの間が半導体層9を介して結合されて
いるとともに、上記半導体層に電界を印加してその電気
抵抗を調節する電荷注入制御ゲート8を形成した構造に
ある。これに対して従来構造では、上述の浮遊ゲートの
2つの部分が電気的に短絡された状態であったが、本発
明の構造では、浮遊ゲートの上記2つの部分間での電荷
移動を制御し、浮遊ゲートに注入される電荷総量を微少
量ずつ制御できるという点が異なる。
ンネル接合を介して電荷が出し入れされる第1の部分6
とMOSトランジスタ部を制御する第2の部分11とに
分けられ、それらの間が半導体層9を介して結合されて
いるとともに、上記半導体層に電界を印加してその電気
抵抗を調節する電荷注入制御ゲート8を形成した構造に
ある。これに対して従来構造では、上述の浮遊ゲートの
2つの部分が電気的に短絡された状態であったが、本発
明の構造では、浮遊ゲートの上記2つの部分間での電荷
移動を制御し、浮遊ゲートに注入される電荷総量を微少
量ずつ制御できるという点が異なる。
【0012】図2は本発明のデバイスの等価回路を示す
もので、次にその動作を説明する。本構造では、半導体
層9は電荷注入制御ゲート8をゲートとする電界効果ト
ランジスタ(FET)として動作する。すなわち半導体
層9は電荷注入制御ゲート8の電圧に応じて電気抵抗が
変化する。電気抵抗が高い状態をOFF、低い状態をO
Nと呼び、それぞれに対応する電荷注入制御ゲート8の
電圧をOFF電圧、ON電圧と呼ぶことにする。まず、
電荷注入制御ゲート8のOFF電圧に設定し、トンネル
電流制御電極7と電荷注入用電極4との間に電圧を印加
してトンネル接合に電流を流す。トンネル接合上の浮遊
ゲートの第1の部分6では電荷が直ちに飽和量まで蓄積
する。次に、トンネル電流制御電極7と電荷注入用電極
4の電圧を元に戻してトンネル電流が流れないように
し、その後、電荷注入制御ゲート8をON電圧に設定し
て浮遊ゲートの第1の部分6に蓄積された電荷をMOS
FET部の浮遊ゲートの第2の部分11に拡散させる。
浮遊ゲートの第1の部分6の容量を浮遊ゲートの第2の
部分11の容量より十分に小さくしておけば、注入され
た電荷量は浮遊ゲート全体から見ればわずかであり、そ
れによる浮遊ゲートの第2の部分11の電位変化もわず
かである。したがって、ある一定の電荷注入用パルス電
圧に対して注入される電荷総量は従来デバイスよりも少
なくなる。すなわち、注入電荷量による浮遊ゲート電位
の時間変化は図7の曲線(D,E)のようになり、浮遊
ゲートの第2の部分11の電位は(E)のように緩やか
に変化する。
もので、次にその動作を説明する。本構造では、半導体
層9は電荷注入制御ゲート8をゲートとする電界効果ト
ランジスタ(FET)として動作する。すなわち半導体
層9は電荷注入制御ゲート8の電圧に応じて電気抵抗が
変化する。電気抵抗が高い状態をOFF、低い状態をO
Nと呼び、それぞれに対応する電荷注入制御ゲート8の
電圧をOFF電圧、ON電圧と呼ぶことにする。まず、
電荷注入制御ゲート8のOFF電圧に設定し、トンネル
電流制御電極7と電荷注入用電極4との間に電圧を印加
してトンネル接合に電流を流す。トンネル接合上の浮遊
ゲートの第1の部分6では電荷が直ちに飽和量まで蓄積
する。次に、トンネル電流制御電極7と電荷注入用電極
4の電圧を元に戻してトンネル電流が流れないように
し、その後、電荷注入制御ゲート8をON電圧に設定し
て浮遊ゲートの第1の部分6に蓄積された電荷をMOS
FET部の浮遊ゲートの第2の部分11に拡散させる。
浮遊ゲートの第1の部分6の容量を浮遊ゲートの第2の
部分11の容量より十分に小さくしておけば、注入され
た電荷量は浮遊ゲート全体から見ればわずかであり、そ
れによる浮遊ゲートの第2の部分11の電位変化もわず
かである。したがって、ある一定の電荷注入用パルス電
圧に対して注入される電荷総量は従来デバイスよりも少
なくなる。すなわち、注入電荷量による浮遊ゲート電位
の時間変化は図7の曲線(D,E)のようになり、浮遊
ゲートの第2の部分11の電位は(E)のように緩やか
に変化する。
【0013】以上のようにして、本発明のデバイスによ
れば、注入する電荷量を少量ずつ正確に調節することが
できる。したがって、アナログ量の書き込み・消去の精
度が向上する。また、一定の制御電圧パルスに対して電
荷量の微少変化量を近似的に一定と見なせるように調節
できるので、書き込み・消去における電荷注入制御のヒ
ステリシス特性が緩和され、電荷量の制御が簡単にな
る。
れば、注入する電荷量を少量ずつ正確に調節することが
できる。したがって、アナログ量の書き込み・消去の精
度が向上する。また、一定の制御電圧パルスに対して電
荷量の微少変化量を近似的に一定と見なせるように調節
できるので、書き込み・消去における電荷注入制御のヒ
ステリシス特性が緩和され、電荷量の制御が簡単にな
る。
【0014】次に図1によって本発明の第1の実施例の
素子構造の具体例を示す。浮遊ゲートにおいてトンネル
接合を介して電荷が出し入れされる浮遊ゲートの第1の
部分6と、MOSトランジスタ部を制御する浮遊ゲート
の第2の部分11との間に、半導体層9を設ける。浮遊
ゲートは多結晶シリコンで形成すれば良い。半導体層9
のOFF状態の抵抗値はトンネル接合の動作抵抗値より
大きくとる必要があり、その値は素子の形状寸法などに
もよるが一般に1GΩ以上である。また、半導体層9に
近接して電荷注入制御ゲート8を設ける。電荷注入制御
ゲート8の電位に応じて半導体層9の抵抗が変化するの
で、浮遊ゲートの第1の部分6と浮遊ゲートの第2の部
分11との間の電荷移動を制御することができる。参考
のため、本発明と部分的に同等な構造を有する薄膜トラ
ンジスタにおけるON/OFF特性を図3に示す。ゲー
ト電圧が0Vの付近で4V変化したとき電流値は5桁変
化する。抵抗変化も同様に5桁変化する。実際の抵抗値
は半導体層9の形状,不純物量によって調節可能であ
る。
素子構造の具体例を示す。浮遊ゲートにおいてトンネル
接合を介して電荷が出し入れされる浮遊ゲートの第1の
部分6と、MOSトランジスタ部を制御する浮遊ゲート
の第2の部分11との間に、半導体層9を設ける。浮遊
ゲートは多結晶シリコンで形成すれば良い。半導体層9
のOFF状態の抵抗値はトンネル接合の動作抵抗値より
大きくとる必要があり、その値は素子の形状寸法などに
もよるが一般に1GΩ以上である。また、半導体層9に
近接して電荷注入制御ゲート8を設ける。電荷注入制御
ゲート8の電位に応じて半導体層9の抵抗が変化するの
で、浮遊ゲートの第1の部分6と浮遊ゲートの第2の部
分11との間の電荷移動を制御することができる。参考
のため、本発明と部分的に同等な構造を有する薄膜トラ
ンジスタにおけるON/OFF特性を図3に示す。ゲー
ト電圧が0Vの付近で4V変化したとき電流値は5桁変
化する。抵抗変化も同様に5桁変化する。実際の抵抗値
は半導体層9の形状,不純物量によって調節可能であ
る。
【0015】図4は本発明の第2の実施例の素子構造を
示す。この構成では半導体層9′の抵抗を制御するため
電荷注入制御ゲート8′のほかに半導体基板側にも電荷
注入制御ゲート15を設けた点が異なる。第1の実施例
に比べ半導体層9′への電界印加が効率よく行える。な
お、電荷注入制御ゲート8′は省略してもよい。
示す。この構成では半導体層9′の抵抗を制御するため
電荷注入制御ゲート8′のほかに半導体基板側にも電荷
注入制御ゲート15を設けた点が異なる。第1の実施例
に比べ半導体層9′への電界印加が効率よく行える。な
お、電荷注入制御ゲート8′は省略してもよい。
【0016】
【発明の効果】以上説明したように、本発明によれば、
浮遊ゲートと、前記浮遊ゲートに電荷を出し入れするト
ンネル接合部および前記浮遊ゲートの電荷量に応じてド
レイン電流値が変化するMOSトランジスタ部を備える
メモリ素子において、前記浮遊ゲートは半導体層を挟ん
で、トンネル接合を介して電荷を出し入れする第1の部
分とMOSトランジスタ部を制御する第2の部分とが結
合され、前記半導体層に近接して、半導体層に電界を加
えて、その電気抵抗を調節する電荷注入用制御電極が設
けられ、かつ前記浮遊ゲートの第1の部分を挟んでトン
ネル電流制御電極と電荷注入用電極とが設けられている
ことにより、浮遊ゲートに電荷を注入する際、一定の制
御電圧パルスを印加するだけで、容易に効率よく浮遊電
極の電荷量を微少かつ高精度に調節することができる。
したがって、本発明のアナログメモリ素子をニューラル
ネットワークのシナプス回路に用いれば、シナプス荷重
の学習を簡単なパルス制御で容易に効率よく行うことが
でき、学習能力のあるニューロチップを作ることができ
る。
浮遊ゲートと、前記浮遊ゲートに電荷を出し入れするト
ンネル接合部および前記浮遊ゲートの電荷量に応じてド
レイン電流値が変化するMOSトランジスタ部を備える
メモリ素子において、前記浮遊ゲートは半導体層を挟ん
で、トンネル接合を介して電荷を出し入れする第1の部
分とMOSトランジスタ部を制御する第2の部分とが結
合され、前記半導体層に近接して、半導体層に電界を加
えて、その電気抵抗を調節する電荷注入用制御電極が設
けられ、かつ前記浮遊ゲートの第1の部分を挟んでトン
ネル電流制御電極と電荷注入用電極とが設けられている
ことにより、浮遊ゲートに電荷を注入する際、一定の制
御電圧パルスを印加するだけで、容易に効率よく浮遊電
極の電荷量を微少かつ高精度に調節することができる。
したがって、本発明のアナログメモリ素子をニューラル
ネットワークのシナプス回路に用いれば、シナプス荷重
の学習を簡単なパルス制御で容易に効率よく行うことが
でき、学習能力のあるニューロチップを作ることができ
る。
【図1】本発明の第1の実施例の素子構造図を示す。
【図2】本発明の等価回路を示す。
【図3】薄膜トランジスタのON/OFF特性を示す。
【図4】本発明の第2の実施例の素子構造図を示す。
【図5】従来の浮遊ゲート形MOSFETの構造図を示
す。
す。
【図6】従来構造の等価回路を示す。
【図7】浮遊ゲート電位の時間変化の模式図を示す。
1 浮遊ゲート 2 制御ゲート 3 トンネル酸化膜 4 電荷注入用電極 5 トンネル酸化膜 6 浮遊ゲートの第1の部分 7 トンネル電流制御電極 8 電荷注入制御ゲート 9 半導体層 10 ゲート 11 浮遊ゲートの第2の部分 12 ソース 13 ドレイン 14 半導体層 15 電荷注入制御ゲート
Claims (1)
- 【請求項1】 浮遊ゲートと、前記浮遊ゲートに電荷を
出し入れするトンネル接合部および前記浮遊ゲートの電
荷量に応じてドレイン電流値が変化するMOSトランジ
スタ部を備えるメモリ素子において、前記浮遊ゲートは
半導体層を挟んで、トンネル接合を介して電荷を出し入
れする第1の部分とMOSトランジスタ部を制御する第
2の部分とが結合され、前記半導体層に近接して、半導
体層に電界を加えて、その電気抵抗を調節する電荷注入
用制御電極が設けられ、かつ前記浮遊ゲートの第1の部
分を挟んでトンネル電流制御電極と電荷注入用電極とが
設けられていることを特徴とするアナログメモリ素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03219178A JP3114155B2 (ja) | 1991-08-05 | 1991-08-05 | アナログメモリ素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03219178A JP3114155B2 (ja) | 1991-08-05 | 1991-08-05 | アナログメモリ素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0541525A true JPH0541525A (ja) | 1993-02-19 |
JP3114155B2 JP3114155B2 (ja) | 2000-12-04 |
Family
ID=16731425
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03219178A Expired - Fee Related JP3114155B2 (ja) | 1991-08-05 | 1991-08-05 | アナログメモリ素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3114155B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0767498A1 (en) * | 1995-10-05 | 1997-04-09 | LG Semicon Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
JP2001223283A (ja) * | 1999-12-28 | 2001-08-17 | Hynix Semiconductor Inc | フラッシュメモリ素子のコード貯蔵セル |
US6454747B1 (en) | 1998-12-28 | 2002-09-24 | Uni-Charm Corporation | Disposable diaper |
US6664440B2 (en) | 2000-05-25 | 2003-12-16 | Uni-Charm Corporation | Disposable undergarment with sweat-absorbent pad in waistband |
-
1991
- 1991-08-05 JP JP03219178A patent/JP3114155B2/ja not_active Expired - Fee Related
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EP0767498A1 (en) * | 1995-10-05 | 1997-04-09 | LG Semicon Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
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JP4636464B2 (ja) * | 1999-12-28 | 2011-02-23 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子のコードアドレス指定可能なメモリセル及びその動作方法 |
US6664440B2 (en) | 2000-05-25 | 2003-12-16 | Uni-Charm Corporation | Disposable undergarment with sweat-absorbent pad in waistband |
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JP3114155B2 (ja) | 2000-12-04 |
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