JPH0541479A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【目的】電源に並列に接続されるノイズ吸収用のバイパ
スコンデンサを備えた半導体装置に関し、外付けバイパ
スコンデンサを設けないで電源のノイズを低減すること
を目的とする。 【構成】一導電型半導体基板１の下面側に反対導電型層
２を形成してｐｎ接合容量Ｃを構成するとともに、直流
電源３に接続される高圧用と低圧用の２つの配線４，５
のうちの一方を前記反対導電型半導体層２に接続し、他
方を前記一導電型半導体基板１に接続して前記ｐｎ接合
容量Ｃに逆バイアスを印加することを含み構成する。
スコンデンサを備えた半導体装置に関し、外付けバイパ
スコンデンサを設けないで電源のノイズを低減すること
を目的とする。 【構成】一導電型半導体基板１の下面側に反対導電型層
２を形成してｐｎ接合容量Ｃを構成するとともに、直流
電源３に接続される高圧用と低圧用の２つの配線４，５
のうちの一方を前記反対導電型半導体層２に接続し、他
方を前記一導電型半導体基板１に接続して前記ｐｎ接合
容量Ｃに逆バイアスを印加することを含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、電源に並列に接続されるノイズ吸収用のバ
イパスコンデンサを備えた半導体装置に関する。
り詳しくは、電源に並列に接続されるノイズ吸収用のバ
イパスコンデンサを備えた半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路を動作させるためには電
源が不可欠なものであるが、この電源から発生するノイ
ズが半導体回路の特性上無視できない程度の悪影響を及
ぼす場合がある。
源が不可欠なものであるが、この電源から発生するノイ
ズが半導体回路の特性上無視できない程度の悪影響を及
ぼす場合がある。
【０００３】そこで、図４に示するように、半導体装置
ＡのリードＬに接続された電源Ｇを接続するとともに、
その電源ＧにバイパスコンデンサＣｂを並列に接続して
ノイズを低減するようにしている。
ＡのリードＬに接続された電源Ｇを接続するとともに、
その電源ＧにバイパスコンデンサＣｂを並列に接続して
ノイズを低減するようにしている。
【０００４】
【発明が解決しようとする課題】しかし、バイパスコン
デンサＣｂを電源Ｇに接続する場合には、半田等による
取付け作業の手間がかかり、しかも、半田溶融の際の熱
は半導体回路の特性を変化させるといった不都合があ
る。
デンサＣｂを電源Ｇに接続する場合には、半田等による
取付け作業の手間がかかり、しかも、半田溶融の際の熱
は半導体回路の特性を変化させるといった不都合があ
る。
【０００５】本発明はこのような問題に鑑みてなされた
ものであって、外付けバイパスコンデンサを設けないで
電源のノイズを低減することができる半導体装置を提供
することを目的とする。
ものであって、外付けバイパスコンデンサを設けないで
電源のノイズを低減することができる半導体装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記した課題は、図１の
原理図に例示するように、一導電型半導体基板１の下面
側に反対導電型層２を形成してｐｎ接合を構成するとと
もに、直流電源３に接続される高圧用と低圧用の２つの
配線４，５のうちの一方を前記反対導電型半導体層２に
接続し、他方を前記一導電型半導体基板１に接続して逆
バイアスを印加することで、前記ｐｎ接合を容量として
構成することを特徴とする半導体装置により達成する。
原理図に例示するように、一導電型半導体基板１の下面
側に反対導電型層２を形成してｐｎ接合を構成するとと
もに、直流電源３に接続される高圧用と低圧用の２つの
配線４，５のうちの一方を前記反対導電型半導体層２に
接続し、他方を前記一導電型半導体基板１に接続して逆
バイアスを印加することで、前記ｐｎ接合を容量として
構成することを特徴とする半導体装置により達成する。
【０００７】または、前記反対導電型層２の下面にダイ
パッド６を接続するとともに、前記一方の配線４を該ダ
イパッド６を介して前記反対導電型層２に接続してなる
ことを特徴とする前記半導体装置によって達成する。
パッド６を接続するとともに、前記一方の配線４を該ダ
イパッド６を介して前記反対導電型層２に接続してなる
ことを特徴とする前記半導体装置によって達成する。
【０００８】
【作 用】本発明によれば、一導電型半導体基板１の下
面側に反対導電型半導体層２を形成し、そのｐｎ接合に
直流電源３電圧を逆バイアスで印加し、そのｐｎ接合に
生じる容量Ｃを電源ノイズ吸収用のコンデンサとして使
用している。
面側に反対導電型半導体層２を形成し、そのｐｎ接合に
直流電源３電圧を逆バイアスで印加し、そのｐｎ接合に
生じる容量Ｃを電源ノイズ吸収用のコンデンサとして使
用している。
【０００９】このため、電源３のノイズを吸収するため
のバイパスコンデンサを半導体装置の外部に設ける必要
はなくなり、部品取付けの手間を省くことができる。し
かも、ｐｎ接合容量Ｃによるコンデンサを半導体基板１
の下面側に形成しているため、半導体装置の大きさを変
えずに外部のコンデンサが不要となり、半導体装置を組
み込む電子回路装置の部品点数を減らして小型化が図れ
る。
のバイパスコンデンサを半導体装置の外部に設ける必要
はなくなり、部品取付けの手間を省くことができる。し
かも、ｐｎ接合容量Ｃによるコンデンサを半導体基板１
の下面側に形成しているため、半導体装置の大きさを変
えずに外部のコンデンサが不要となり、半導体装置を組
み込む電子回路装置の部品点数を減らして小型化が図れ
る。
【００１０】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図２は、本発明の一実施例装置を示す部
分断面図、図３は平面図である。
いて説明する。図２は、本発明の一実施例装置を示す部
分断面図、図３は平面図である。
【００１１】図において符号１１は、ｎ型シリコン基板
で、その底部にはエピタキシャル成長、不純物導入等に
よってｐ型シリコン層１２が形成されており、それらの
接合面でｐｎ接合するように構成されている。また、ｐ
型シリコン層１２はダイパッド１３に電気的に導通され
て搭載されており、ダイパッド１３と同電位になるよう
に構成されている。
で、その底部にはエピタキシャル成長、不純物導入等に
よってｐ型シリコン層１２が形成されており、それらの
接合面でｐｎ接合するように構成されている。また、ｐ
型シリコン層１２はダイパッド１３に電気的に導通され
て搭載されており、ダイパッド１３と同電位になるよう
に構成されている。
【００１２】１４は、半導体装置の外部に設けられる直
流電源で、その高圧側の端子はワイヤ１５を介してｎ型
シリコン基板１１上層のｎ+ 型導電層１６に接続され、
シリコン基板１１の電位をＶddに設定するように構成さ
れている。他方、低圧側の端子はワイヤ１７を介してダ
イパッド１３にボンディングされ、ｐ型シリコン層１２
をＶssの電位に保持するように構成される。
流電源で、その高圧側の端子はワイヤ１５を介してｎ型
シリコン基板１１上層のｎ+ 型導電層１６に接続され、
シリコン基板１１の電位をＶddに設定するように構成さ
れている。他方、低圧側の端子はワイヤ１７を介してダ
イパッド１３にボンディングされ、ｐ型シリコン層１２
をＶssの電位に保持するように構成される。
【００１３】１８は、ｎ型シリコン基板１１に形成され
たｐＭＯＳＦＥＴで、ゲート酸化膜１９を介してシリコ
ン基板１１の上に形成されたゲート電極２０と、ゲート
電極２０の両側のシリコン基板１１に形成されたソース
層２１Ｓとドレイン層２１Ｄから構成されている。
たｐＭＯＳＦＥＴで、ゲート酸化膜１９を介してシリコ
ン基板１１の上に形成されたゲート電極２０と、ゲート
電極２０の両側のシリコン基板１１に形成されたソース
層２１Ｓとドレイン層２１Ｄから構成されている。
【００１４】そして、ゲート電極２０、ソース層２１Ｓ
及びドレイン層２１Ｄには、層間絶縁膜２２に形成され
たコンタクトホール２３，２４，２５を通してそれぞれ
配線電極２６，２７，２８が接続され、そのソース層２
１Ｓに接続される電極２７は層間絶縁膜２２の上を通っ
てｎ+ 型導電層１６に接続されている。
及びドレイン層２１Ｄには、層間絶縁膜２２に形成され
たコンタクトホール２３，２４，２５を通してそれぞれ
配線電極２６，２７，２８が接続され、そのソース層２
１Ｓに接続される電極２７は層間絶縁膜２２の上を通っ
てｎ+ 型導電層１６に接続されている。
【００１５】３０は、ｎ型シリコン基板１１に形成され
たＰウェルで、その上には、ゲート酸化膜３１を介して
ゲート電極３２が形成され、その両側にはｎ+ 型のソー
ス層３３Ｓとドレイン層３３Ｄが形成され、これらによ
りｎＭＯＳＦＥＴ３４が構成されている。
たＰウェルで、その上には、ゲート酸化膜３１を介して
ゲート電極３２が形成され、その両側にはｎ+ 型のソー
ス層３３Ｓとドレイン層３３Ｄが形成され、これらによ
りｎＭＯＳＦＥＴ３４が構成されている。
【００１６】そして、ゲート電極３２、ソース層３３Ｓ
及びドレイン層３３Ｄの各々には、層間絶縁膜２２に設
けたコンタクトホール３５，３６，３７を通して配線電
極３８，３９，４０が形成され、ソース層３３Ｓに接続
した電極３６はその側方のＰウェル３０内に形成された
ｐ+ 型導電層４１に接続されている。このｐ+ 型導電層
４１には直流電源１４の低電圧が印加されている。
及びドレイン層３３Ｄの各々には、層間絶縁膜２２に設
けたコンタクトホール３５，３６，３７を通して配線電
極３８，３９，４０が形成され、ソース層３３Ｓに接続
した電極３６はその側方のＰウェル３０内に形成された
ｐ+ 型導電層４１に接続されている。このｐ+ 型導電層
４１には直流電源１４の低電圧が印加されている。
【００１７】なお、図中符号４２は、シリコン基板１１
の周囲に配置されるリード、４３はシリコン基板１１を
覆うパッケージを示している。次に、上記した実施例の
作用について説明する。
の周囲に配置されるリード、４３はシリコン基板１１を
覆うパッケージを示している。次に、上記した実施例の
作用について説明する。
【００１８】上記したシリコン基板１１の底面の大きさ
は0.84 cm2で、その不純物濃度は１０20／cm-3で、ま
た、ｐ型シリコン層１２の不純物濃度は１０18／cm-3で
あり、また、直流電源１４の出力電圧（Ｖdd−Ｖss）を
５．０Ｖとしてｎ型シリコン基板１１とｐ型シリコン層
１２の間に逆バイアスを印加することによってその接合
容量がバイパスコンデンサに必要な０．１μＦ程度とな
るようにする。なお、不純物波長はｐ型、ｎ型を逆の数
字にしても同じである。
は0.84 cm2で、その不純物濃度は１０20／cm-3で、ま
た、ｐ型シリコン層１２の不純物濃度は１０18／cm-3で
あり、また、直流電源１４の出力電圧（Ｖdd−Ｖss）を
５．０Ｖとしてｎ型シリコン基板１１とｐ型シリコン層
１２の間に逆バイアスを印加することによってその接合
容量がバイパスコンデンサに必要な０．１μＦ程度とな
るようにする。なお、不純物波長はｐ型、ｎ型を逆の数
字にしても同じである。
【００１９】したがって、外部の直流電源１４のノイズ
を吸収するためのコンデンサＣ0 が半導体装置内に形成
されることになり、その分だけ半導体装置の周辺回路の
部品点数を減らせることになり、ユーザ側にとって電子
回路装置の組立の手間が省ける。
を吸収するためのコンデンサＣ0 が半導体装置内に形成
されることになり、その分だけ半導体装置の周辺回路の
部品点数を減らせることになり、ユーザ側にとって電子
回路装置の組立の手間が省ける。
【００２０】しかも、基板１１の下面側に設けた接合容
量をコンデンサＣ0として使用しているために、半導体
装置の大きさは変わらず、その分だけ電子回路装置が小
さくなる。
量をコンデンサＣ0として使用しているために、半導体
装置の大きさは変わらず、その分だけ電子回路装置が小
さくなる。
【００２１】さらに、半導体装置は、バイパスコンデン
サの取付けの際の熱を受けなくてもよく、その熱による
半導体集積回路の特性変化が生じなくなる。なお、上記
した実施例では電源１４の低電圧をダイパッド１３に接
続するようにしたが、シリコン基板がｐ型の場合には、
その底面部にｎ型シリコン層を形成し、その底面に接触
させるダイパッド１３に電源電圧の高圧側を導通させ、
またｐ型シリコン基板に低圧側を導通させる。これによ
り基板の底部に接合容量が形成されることになる。
サの取付けの際の熱を受けなくてもよく、その熱による
半導体集積回路の特性変化が生じなくなる。なお、上記
した実施例では電源１４の低電圧をダイパッド１３に接
続するようにしたが、シリコン基板がｐ型の場合には、
その底面部にｎ型シリコン層を形成し、その底面に接触
させるダイパッド１３に電源電圧の高圧側を導通させ、
またｐ型シリコン基板に低圧側を導通させる。これによ
り基板の底部に接合容量が形成されることになる。
【００２２】また、以上の実施例では一導電型半導体基
板に反対導電型半導体層を形成し、これをダイパッドに
接続するようにしたが、その反対導電型半導体層の下面
にさらに金、アルミニウム等の金属を介してダイパッド
に接続させてもよい。
板に反対導電型半導体層を形成し、これをダイパッドに
接続するようにしたが、その反対導電型半導体層の下面
にさらに金、アルミニウム等の金属を介してダイパッド
に接続させてもよい。
【００２３】
【発明の効果】以上述べたように本発明によれば、一導
電型半導体基板の下面側に反対導電型半導体層を形成
し、そのｐｎ接合に直流電源電圧を逆バイアスで印加
し、そのｐｎ接合に生じる容量を電源ノイズ吸収用のコ
ンデンサとして使用するので、電源のノイズを吸収する
ためのバイパスコンデンサを半導体装置の外部に設ける
必要はなくなり、部品取付けの手間を省くことができ
る。
電型半導体基板の下面側に反対導電型半導体層を形成
し、そのｐｎ接合に直流電源電圧を逆バイアスで印加
し、そのｐｎ接合に生じる容量を電源ノイズ吸収用のコ
ンデンサとして使用するので、電源のノイズを吸収する
ためのバイパスコンデンサを半導体装置の外部に設ける
必要はなくなり、部品取付けの手間を省くことができ
る。
【００２４】しかも、ｐｎ接合容量によるコンデンサを
半導体基板の下面側に形成しているので、半導体装置の
大きさを変えないで外部のコンデンサを不要とすること
が可能になり、半導体装置を組み込む電子回路装置の部
品点数を減らして小型化を図ることができる。
半導体基板の下面側に形成しているので、半導体装置の
大きさを変えないで外部のコンデンサを不要とすること
が可能になり、半導体装置を組み込む電子回路装置の部
品点数を減らして小型化を図ることができる。
【図１】本発明の原理図である。
【図２】本発明の一実施例装置の要部を示す断面図であ
る。
る。
【図３】本発明の一実施例装置の電源接続状態を示す平
面図である。
面図である。
【図４】従来装置のバイパスコンデンサの電源接続例を
示す構成図である。
示す構成図である。
１ 一導電型半導体基板 ２ 反対導電型半導体層 ３ 電源 ４、５ 配線 ６ ダイパッド Ｃ ｐｎ接合容量 11 ｎ型シリコン基板 12 ｐ型シリコン層 13 ダイパッド 14 直流電源 15、17 配線 Ｃ0 コンデンサ
Claims (2)
- 【請求項１】一導電型半導体基板（１）の下面に反対導
電型層（２）を形成してｐｎ接合を構成するとともに、 直流電源（３）に接続される高圧用と低圧用の２つの配
線（４，５）のうちの一方を前記反対導電型半導体層
（２）に接続し、他方を前記一導電型半導体基板（１）
に接続して逆バイアスを印加することで、前記ｐｎ接合
を容量として構成することを特徴とする半導体装置。 - 【請求項２】前記反対導電型層（２）の下面にダイパッ
ド（６）を接続するとともに、 前記一方の配線（４）を該ダイパッド（６）を介して前
記反対導電型層（２）に接続してなることを特徴とする
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19542591A JPH0541479A (ja) | 1991-08-05 | 1991-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19542591A JPH0541479A (ja) | 1991-08-05 | 1991-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541479A true JPH0541479A (ja) | 1993-02-19 |
Family
ID=16340862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19542591A Pending JPH0541479A (ja) | 1991-08-05 | 1991-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541479A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973383B2 (en) | 2002-10-24 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device having a decoupling capacitor |
-
1991
- 1991-08-05 JP JP19542591A patent/JPH0541479A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973383B2 (en) | 2002-10-24 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device having a decoupling capacitor |
| US8188566B2 (en) | 2002-10-24 | 2012-05-29 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
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