JPH0541479A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【目的】電源に並列に接続されるノイズ吸収用のバイパ
スコンデンサを備えた半導体装置に関し、外付けバイパ
スコンデンサを設けないで電源のノイズを低減すること
を目的とする。 【構成】一導電型半導体基板1の下面側に反対導電型層
2を形成してpn接合容量Cを構成するとともに、直流
電源3に接続される高圧用と低圧用の2つの配線4,5
のうちの一方を前記反対導電型半導体層2に接続し、他
方を前記一導電型半導体基板1に接続して前記pn接合
容量Cに逆バイアスを印加することを含み構成する。
スコンデンサを備えた半導体装置に関し、外付けバイパ
スコンデンサを設けないで電源のノイズを低減すること
を目的とする。 【構成】一導電型半導体基板1の下面側に反対導電型層
2を形成してpn接合容量Cを構成するとともに、直流
電源3に接続される高圧用と低圧用の2つの配線4,5
のうちの一方を前記反対導電型半導体層2に接続し、他
方を前記一導電型半導体基板1に接続して前記pn接合
容量Cに逆バイアスを印加することを含み構成する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、電源に並列に接続されるノイズ吸収用のバ
イパスコンデンサを備えた半導体装置に関する。
り詳しくは、電源に並列に接続されるノイズ吸収用のバ
イパスコンデンサを備えた半導体装置に関する。
【0002】
【従来の技術】半導体集積回路を動作させるためには電
源が不可欠なものであるが、この電源から発生するノイ
ズが半導体回路の特性上無視できない程度の悪影響を及
ぼす場合がある。
源が不可欠なものであるが、この電源から発生するノイ
ズが半導体回路の特性上無視できない程度の悪影響を及
ぼす場合がある。
【0003】そこで、図4に示するように、半導体装置
AのリードLに接続された電源Gを接続するとともに、
その電源GにバイパスコンデンサCbを並列に接続して
ノイズを低減するようにしている。
AのリードLに接続された電源Gを接続するとともに、
その電源GにバイパスコンデンサCbを並列に接続して
ノイズを低減するようにしている。
【0004】
【発明が解決しようとする課題】しかし、バイパスコン
デンサCbを電源Gに接続する場合には、半田等による
取付け作業の手間がかかり、しかも、半田溶融の際の熱
は半導体回路の特性を変化させるといった不都合があ
る。
デンサCbを電源Gに接続する場合には、半田等による
取付け作業の手間がかかり、しかも、半田溶融の際の熱
は半導体回路の特性を変化させるといった不都合があ
る。
【0005】本発明はこのような問題に鑑みてなされた
ものであって、外付けバイパスコンデンサを設けないで
電源のノイズを低減することができる半導体装置を提供
することを目的とする。
ものであって、外付けバイパスコンデンサを設けないで
電源のノイズを低減することができる半導体装置を提供
することを目的とする。
【0006】
【課題を解決するための手段】上記した課題は、図1の
原理図に例示するように、一導電型半導体基板1の下面
側に反対導電型層2を形成してpn接合を構成するとと
もに、直流電源3に接続される高圧用と低圧用の2つの
配線4,5のうちの一方を前記反対導電型半導体層2に
接続し、他方を前記一導電型半導体基板1に接続して逆
バイアスを印加することで、前記pn接合を容量として
構成することを特徴とする半導体装置により達成する。
原理図に例示するように、一導電型半導体基板1の下面
側に反対導電型層2を形成してpn接合を構成するとと
もに、直流電源3に接続される高圧用と低圧用の2つの
配線4,5のうちの一方を前記反対導電型半導体層2に
接続し、他方を前記一導電型半導体基板1に接続して逆
バイアスを印加することで、前記pn接合を容量として
構成することを特徴とする半導体装置により達成する。
【0007】または、前記反対導電型層2の下面にダイ
パッド6を接続するとともに、前記一方の配線4を該ダ
イパッド6を介して前記反対導電型層2に接続してなる
ことを特徴とする前記半導体装置によって達成する。
パッド6を接続するとともに、前記一方の配線4を該ダ
イパッド6を介して前記反対導電型層2に接続してなる
ことを特徴とする前記半導体装置によって達成する。
【0008】
【作 用】本発明によれば、一導電型半導体基板1の下
面側に反対導電型半導体層2を形成し、そのpn接合に
直流電源3電圧を逆バイアスで印加し、そのpn接合に
生じる容量Cを電源ノイズ吸収用のコンデンサとして使
用している。
面側に反対導電型半導体層2を形成し、そのpn接合に
直流電源3電圧を逆バイアスで印加し、そのpn接合に
生じる容量Cを電源ノイズ吸収用のコンデンサとして使
用している。
【0009】このため、電源3のノイズを吸収するため
のバイパスコンデンサを半導体装置の外部に設ける必要
はなくなり、部品取付けの手間を省くことができる。し
かも、pn接合容量Cによるコンデンサを半導体基板1
の下面側に形成しているため、半導体装置の大きさを変
えずに外部のコンデンサが不要となり、半導体装置を組
み込む電子回路装置の部品点数を減らして小型化が図れ
る。
のバイパスコンデンサを半導体装置の外部に設ける必要
はなくなり、部品取付けの手間を省くことができる。し
かも、pn接合容量Cによるコンデンサを半導体基板1
の下面側に形成しているため、半導体装置の大きさを変
えずに外部のコンデンサが不要となり、半導体装置を組
み込む電子回路装置の部品点数を減らして小型化が図れ
る。
【0010】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図2は、本発明の一実施例装置を示す部
分断面図、図3は平面図である。
いて説明する。図2は、本発明の一実施例装置を示す部
分断面図、図3は平面図である。
【0011】図において符号11は、n型シリコン基板
で、その底部にはエピタキシャル成長、不純物導入等に
よってp型シリコン層12が形成されており、それらの
接合面でpn接合するように構成されている。また、p
型シリコン層12はダイパッド13に電気的に導通され
て搭載されており、ダイパッド13と同電位になるよう
に構成されている。
で、その底部にはエピタキシャル成長、不純物導入等に
よってp型シリコン層12が形成されており、それらの
接合面でpn接合するように構成されている。また、p
型シリコン層12はダイパッド13に電気的に導通され
て搭載されており、ダイパッド13と同電位になるよう
に構成されている。
【0012】14は、半導体装置の外部に設けられる直
流電源で、その高圧側の端子はワイヤ15を介してn型
シリコン基板11上層のn+ 型導電層16に接続され、
シリコン基板11の電位をVddに設定するように構成さ
れている。他方、低圧側の端子はワイヤ17を介してダ
イパッド13にボンディングされ、p型シリコン層12
をVssの電位に保持するように構成される。
流電源で、その高圧側の端子はワイヤ15を介してn型
シリコン基板11上層のn+ 型導電層16に接続され、
シリコン基板11の電位をVddに設定するように構成さ
れている。他方、低圧側の端子はワイヤ17を介してダ
イパッド13にボンディングされ、p型シリコン層12
をVssの電位に保持するように構成される。
【0013】18は、n型シリコン基板11に形成され
たpMOSFETで、ゲート酸化膜19を介してシリコ
ン基板11の上に形成されたゲート電極20と、ゲート
電極20の両側のシリコン基板11に形成されたソース
層21Sとドレイン層21Dから構成されている。
たpMOSFETで、ゲート酸化膜19を介してシリコ
ン基板11の上に形成されたゲート電極20と、ゲート
電極20の両側のシリコン基板11に形成されたソース
層21Sとドレイン層21Dから構成されている。
【0014】そして、ゲート電極20、ソース層21S
及びドレイン層21Dには、層間絶縁膜22に形成され
たコンタクトホール23,24,25を通してそれぞれ
配線電極26,27,28が接続され、そのソース層2
1Sに接続される電極27は層間絶縁膜22の上を通っ
てn+ 型導電層16に接続されている。
及びドレイン層21Dには、層間絶縁膜22に形成され
たコンタクトホール23,24,25を通してそれぞれ
配線電極26,27,28が接続され、そのソース層2
1Sに接続される電極27は層間絶縁膜22の上を通っ
てn+ 型導電層16に接続されている。
【0015】30は、n型シリコン基板11に形成され
たPウェルで、その上には、ゲート酸化膜31を介して
ゲート電極32が形成され、その両側にはn+ 型のソー
ス層33Sとドレイン層33Dが形成され、これらによ
りnMOSFET34が構成されている。
たPウェルで、その上には、ゲート酸化膜31を介して
ゲート電極32が形成され、その両側にはn+ 型のソー
ス層33Sとドレイン層33Dが形成され、これらによ
りnMOSFET34が構成されている。
【0016】そして、ゲート電極32、ソース層33S
及びドレイン層33Dの各々には、層間絶縁膜22に設
けたコンタクトホール35,36,37を通して配線電
極38,39,40が形成され、ソース層33Sに接続
した電極36はその側方のPウェル30内に形成された
p+ 型導電層41に接続されている。このp+ 型導電層
41には直流電源14の低電圧が印加されている。
及びドレイン層33Dの各々には、層間絶縁膜22に設
けたコンタクトホール35,36,37を通して配線電
極38,39,40が形成され、ソース層33Sに接続
した電極36はその側方のPウェル30内に形成された
p+ 型導電層41に接続されている。このp+ 型導電層
41には直流電源14の低電圧が印加されている。
【0017】なお、図中符号42は、シリコン基板11
の周囲に配置されるリード、43はシリコン基板11を
覆うパッケージを示している。次に、上記した実施例の
作用について説明する。
の周囲に配置されるリード、43はシリコン基板11を
覆うパッケージを示している。次に、上記した実施例の
作用について説明する。
【0018】上記したシリコン基板11の底面の大きさ
は0.84 cm2で、その不純物濃度は1020/cm-3で、ま
た、p型シリコン層12の不純物濃度は1018/cm-3で
あり、また、直流電源14の出力電圧(Vdd−Vss)を
5.0Vとしてn型シリコン基板11とp型シリコン層
12の間に逆バイアスを印加することによってその接合
容量がバイパスコンデンサに必要な0.1μF程度とな
るようにする。なお、不純物波長はp型、n型を逆の数
字にしても同じである。
は0.84 cm2で、その不純物濃度は1020/cm-3で、ま
た、p型シリコン層12の不純物濃度は1018/cm-3で
あり、また、直流電源14の出力電圧(Vdd−Vss)を
5.0Vとしてn型シリコン基板11とp型シリコン層
12の間に逆バイアスを印加することによってその接合
容量がバイパスコンデンサに必要な0.1μF程度とな
るようにする。なお、不純物波長はp型、n型を逆の数
字にしても同じである。
【0019】したがって、外部の直流電源14のノイズ
を吸収するためのコンデンサC0 が半導体装置内に形成
されることになり、その分だけ半導体装置の周辺回路の
部品点数を減らせることになり、ユーザ側にとって電子
回路装置の組立の手間が省ける。
を吸収するためのコンデンサC0 が半導体装置内に形成
されることになり、その分だけ半導体装置の周辺回路の
部品点数を減らせることになり、ユーザ側にとって電子
回路装置の組立の手間が省ける。
【0020】しかも、基板11の下面側に設けた接合容
量をコンデンサC0として使用しているために、半導体
装置の大きさは変わらず、その分だけ電子回路装置が小
さくなる。
量をコンデンサC0として使用しているために、半導体
装置の大きさは変わらず、その分だけ電子回路装置が小
さくなる。
【0021】さらに、半導体装置は、バイパスコンデン
サの取付けの際の熱を受けなくてもよく、その熱による
半導体集積回路の特性変化が生じなくなる。なお、上記
した実施例では電源14の低電圧をダイパッド13に接
続するようにしたが、シリコン基板がp型の場合には、
その底面部にn型シリコン層を形成し、その底面に接触
させるダイパッド13に電源電圧の高圧側を導通させ、
またp型シリコン基板に低圧側を導通させる。これによ
り基板の底部に接合容量が形成されることになる。
サの取付けの際の熱を受けなくてもよく、その熱による
半導体集積回路の特性変化が生じなくなる。なお、上記
した実施例では電源14の低電圧をダイパッド13に接
続するようにしたが、シリコン基板がp型の場合には、
その底面部にn型シリコン層を形成し、その底面に接触
させるダイパッド13に電源電圧の高圧側を導通させ、
またp型シリコン基板に低圧側を導通させる。これによ
り基板の底部に接合容量が形成されることになる。
【0022】また、以上の実施例では一導電型半導体基
板に反対導電型半導体層を形成し、これをダイパッドに
接続するようにしたが、その反対導電型半導体層の下面
にさらに金、アルミニウム等の金属を介してダイパッド
に接続させてもよい。
板に反対導電型半導体層を形成し、これをダイパッドに
接続するようにしたが、その反対導電型半導体層の下面
にさらに金、アルミニウム等の金属を介してダイパッド
に接続させてもよい。
【0023】
【発明の効果】以上述べたように本発明によれば、一導
電型半導体基板の下面側に反対導電型半導体層を形成
し、そのpn接合に直流電源電圧を逆バイアスで印加
し、そのpn接合に生じる容量を電源ノイズ吸収用のコ
ンデンサとして使用するので、電源のノイズを吸収する
ためのバイパスコンデンサを半導体装置の外部に設ける
必要はなくなり、部品取付けの手間を省くことができ
る。
電型半導体基板の下面側に反対導電型半導体層を形成
し、そのpn接合に直流電源電圧を逆バイアスで印加
し、そのpn接合に生じる容量を電源ノイズ吸収用のコ
ンデンサとして使用するので、電源のノイズを吸収する
ためのバイパスコンデンサを半導体装置の外部に設ける
必要はなくなり、部品取付けの手間を省くことができ
る。
【0024】しかも、pn接合容量によるコンデンサを
半導体基板の下面側に形成しているので、半導体装置の
大きさを変えないで外部のコンデンサを不要とすること
が可能になり、半導体装置を組み込む電子回路装置の部
品点数を減らして小型化を図ることができる。
半導体基板の下面側に形成しているので、半導体装置の
大きさを変えないで外部のコンデンサを不要とすること
が可能になり、半導体装置を組み込む電子回路装置の部
品点数を減らして小型化を図ることができる。
【図1】本発明の原理図である。
【図2】本発明の一実施例装置の要部を示す断面図であ
る。
る。
【図3】本発明の一実施例装置の電源接続状態を示す平
面図である。
面図である。
【図4】従来装置のバイパスコンデンサの電源接続例を
示す構成図である。
示す構成図である。
1 一導電型半導体基板 2 反対導電型半導体層 3 電源 4、5 配線 6 ダイパッド C pn接合容量 11 n型シリコン基板 12 p型シリコン層 13 ダイパッド 14 直流電源 15、17 配線 C0 コンデンサ
Claims (2)
- 【請求項1】一導電型半導体基板(1)の下面に反対導
電型層(2)を形成してpn接合を構成するとともに、 直流電源(3)に接続される高圧用と低圧用の2つの配
線(4,5)のうちの一方を前記反対導電型半導体層
(2)に接続し、他方を前記一導電型半導体基板(1)
に接続して逆バイアスを印加することで、前記pn接合
を容量として構成することを特徴とする半導体装置。 - 【請求項2】前記反対導電型層(2)の下面にダイパッ
ド(6)を接続するとともに、 前記一方の配線(4)を該ダイパッド(6)を介して前
記反対導電型層(2)に接続してなることを特徴とする
請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19542591A JPH0541479A (ja) | 1991-08-05 | 1991-08-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19542591A JPH0541479A (ja) | 1991-08-05 | 1991-08-05 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0541479A true JPH0541479A (ja) | 1993-02-19 |
Family
ID=16340862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19542591A Pending JPH0541479A (ja) | 1991-08-05 | 1991-08-05 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0541479A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7973383B2 (en) | 2002-10-24 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device having a decoupling capacitor |
-
1991
- 1991-08-05 JP JP19542591A patent/JPH0541479A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7973383B2 (en) | 2002-10-24 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device having a decoupling capacitor |
US8188566B2 (en) | 2002-10-24 | 2012-05-29 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |