JPH0536907A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0536907A JPH0536907A JP21027691A JP21027691A JPH0536907A JP H0536907 A JPH0536907 A JP H0536907A JP 21027691 A JP21027691 A JP 21027691A JP 21027691 A JP21027691 A JP 21027691A JP H0536907 A JPH0536907 A JP H0536907A
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】 保護回路の面積を従来に比して縮小すること
ができる半導体集積回路装置を提供する。 【構成】 Ｎ型埋込層２はＰ型シリコン基板１上に形成
されており、Ｎ型埋込層２及びＰ型シリコン基板１が第
１のダイオードを形成している。Ｐ型埋込層３はＮ型埋
込層２上に形成され、Ｎ型エピタキシャル層４はＮ型埋
込層２上に形成され、Ｎ型層５はＮ型エピタキシャル層
４の表面に形成されており、Ｐ型埋込層３、Ｎ型エピタ
キシャル層４及びＮ型層５が第２のダイオードを形成し
ている。Ｎ型埋込層２及びＰ型埋込層３は信号入力端子
８に接続され、Ｎ型層５は高位側電圧源６に接続され、
Ｐ型シリコン基板１は低位側電圧源７に接続される。こ
れにより、第１及び第２のダイオードが保護回路を構成
する。 【効果】 第１及び第２のダイオードが縦積みされてい
るため、保護回路の面積を縮小することができる。
ができる半導体集積回路装置を提供する。 【構成】 Ｎ型埋込層２はＰ型シリコン基板１上に形成
されており、Ｎ型埋込層２及びＰ型シリコン基板１が第
１のダイオードを形成している。Ｐ型埋込層３はＮ型埋
込層２上に形成され、Ｎ型エピタキシャル層４はＮ型埋
込層２上に形成され、Ｎ型層５はＮ型エピタキシャル層
４の表面に形成されており、Ｐ型埋込層３、Ｎ型エピタ
キシャル層４及びＮ型層５が第２のダイオードを形成し
ている。Ｎ型埋込層２及びＰ型埋込層３は信号入力端子
８に接続され、Ｎ型層５は高位側電圧源６に接続され、
Ｐ型シリコン基板１は低位側電圧源７に接続される。こ
れにより、第１及び第２のダイオードが保護回路を構成
する。 【効果】 第１及び第２のダイオードが縦積みされてい
るため、保護回路の面積を縮小することができる。
Description
【０００１】
【産業上の利用分野】本発明は静電破壊を防止するため
の保護回路を備えた半導体集積回路装置に関する。
の保護回路を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、半導体集積回路装置においては、
静電破壊を防止するために、高位側電圧源及び低位側電
圧源と信号入力端子との間に夫々ＰＮ接合ダイオードが
順方向に接続されている。
静電破壊を防止するために、高位側電圧源及び低位側電
圧源と信号入力端子との間に夫々ＰＮ接合ダイオードが
順方向に接続されている。
【０００３】図５は従来の半導体集積回路装置を示す断
面図である。Ｎ型埋込層２ａ，２ｂはＰ型シリコン基板
１上に選択的に形成されている。Ｎ型エピタキシャル層
４ａ，４ｂは夫々Ｎ型埋込層２ａ，２ｂを含むＰ型シリ
コン基板１上に選択的に形成されており、Ｎ型埋込層２
ａ，２ｂの一部が夫々Ｎ型エピタキシャル層４ａ，４ｂ
の表面に引き出されている。このＮ型エピタキシャル層
４ａ，４ｂはＰ型シリコン基板１の表面に形成された酸
化膜１１により素子分離されている。Ｐ型拡散層１５
ａ，１５ｂは夫々Ｎ型エピタキシャル層４ａ，４ｂの表
面に形成されている。Ｐ型シリコン基板１の全面には層
間絶縁膜９が被着されており、この層間絶縁膜９に所定
のコンタクト口を設けた後に全面に配線層１０がパター
ン形成されている。これにより、Ｐ型拡散層１５ａ及び
Ｎ型埋込層２ｂは配線層１０を介して信号入力端子８に
接続され、Ｎ型埋込層２ａは配線層１０を介して高位側
電圧源６に接続され、Ｐ型拡散層１５ｂは配線層１０を
介して低位側電圧源７に接続されている。
面図である。Ｎ型埋込層２ａ，２ｂはＰ型シリコン基板
１上に選択的に形成されている。Ｎ型エピタキシャル層
４ａ，４ｂは夫々Ｎ型埋込層２ａ，２ｂを含むＰ型シリ
コン基板１上に選択的に形成されており、Ｎ型埋込層２
ａ，２ｂの一部が夫々Ｎ型エピタキシャル層４ａ，４ｂ
の表面に引き出されている。このＮ型エピタキシャル層
４ａ，４ｂはＰ型シリコン基板１の表面に形成された酸
化膜１１により素子分離されている。Ｐ型拡散層１５
ａ，１５ｂは夫々Ｎ型エピタキシャル層４ａ，４ｂの表
面に形成されている。Ｐ型シリコン基板１の全面には層
間絶縁膜９が被着されており、この層間絶縁膜９に所定
のコンタクト口を設けた後に全面に配線層１０がパター
ン形成されている。これにより、Ｐ型拡散層１５ａ及び
Ｎ型埋込層２ｂは配線層１０を介して信号入力端子８に
接続され、Ｎ型埋込層２ａは配線層１０を介して高位側
電圧源６に接続され、Ｐ型拡散層１５ｂは配線層１０を
介して低位側電圧源７に接続されている。
【０００４】上述した従来の半導体集積回路装置におい
ては、信号入力端子８と高位側電圧源６との間にＰ型拡
散層１５ａ、Ｎ型エピタキシャル層４ａ及びＮ型埋込層
２ａからなるＰＮ接合ダイオードが順方向に接続され、
信号入力端子８と低位側電圧源７との間にはＮ型埋込層
２ｂ、Ｎ型エピタキシャル層４ｂ及びＰ型拡散層１５ｂ
からなるＰＮ接合ダイオードが順方向に接続されてお
り、この１対のダイオードが保護回路を構成している。
このため、信号入力端子８に正の電荷が印加されると、
この正の電荷は高位側電圧源６に吸収され、信号入力端
子８に負の電荷が印加されると、この負の電荷は低位側
電圧源７に吸収される。これにより、半導体集積回路装
置を保護することができ、静電破壊を防止することがで
きる。
ては、信号入力端子８と高位側電圧源６との間にＰ型拡
散層１５ａ、Ｎ型エピタキシャル層４ａ及びＮ型埋込層
２ａからなるＰＮ接合ダイオードが順方向に接続され、
信号入力端子８と低位側電圧源７との間にはＮ型埋込層
２ｂ、Ｎ型エピタキシャル層４ｂ及びＰ型拡散層１５ｂ
からなるＰＮ接合ダイオードが順方向に接続されてお
り、この１対のダイオードが保護回路を構成している。
このため、信号入力端子８に正の電荷が印加されると、
この正の電荷は高位側電圧源６に吸収され、信号入力端
子８に負の電荷が印加されると、この負の電荷は低位側
電圧源７に吸収される。これにより、半導体集積回路装
置を保護することができ、静電破壊を防止することがで
きる。
【０００５】なお、保護素子としてのダイオードは、そ
れ自身の静電破壊を防止するために、他の回路構成に使
用する素子に比して大きく形成する必要がある。
れ自身の静電破壊を防止するために、他の回路構成に使
用する素子に比して大きく形成する必要がある。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路装置においては、保護素子であ
る１対のダイオードがＰ型シリコン基板１の平面方向に
配置されているため、半導体集積回路装置における保護
回路の面積が著しく大きくなり、チップサイズが大きく
なるという問題点がある。
た従来の半導体集積回路装置においては、保護素子であ
る１対のダイオードがＰ型シリコン基板１の平面方向に
配置されているため、半導体集積回路装置における保護
回路の面積が著しく大きくなり、チップサイズが大きく
なるという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、保護回路の面積を従来に比して縮小するこ
とができる半導体集積回路装置を提供することを目的と
する。
のであって、保護回路の面積を従来に比して縮小するこ
とができる半導体集積回路装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、Ｐ型半導体基板上に形成されたＮ型埋込層
と、このＮ型埋込層上に形成され前記Ｐ型半導体基板か
ら絶縁分離されたＰ型埋込層と、このＰ型埋込層上に形
成されＮ型層とを有し、前記Ｎ型埋込層及び前記Ｐ型埋
込層は信号入力端子に接続され、前記Ｐ型半導体基板は
低位側電圧源に接続され、前記Ｎ型層は高位側電圧源に
接続されることを特徴とする。
回路装置は、Ｐ型半導体基板上に形成されたＮ型埋込層
と、このＮ型埋込層上に形成され前記Ｐ型半導体基板か
ら絶縁分離されたＰ型埋込層と、このＰ型埋込層上に形
成されＮ型層とを有し、前記Ｎ型埋込層及び前記Ｐ型埋
込層は信号入力端子に接続され、前記Ｐ型半導体基板は
低位側電圧源に接続され、前記Ｎ型層は高位側電圧源に
接続されることを特徴とする。
【０００９】
【作用】本発明においては、Ｎ型埋込層はＰ型半導体基
板上に形成されており、このＮ型埋込層及びＰ型半導体
基板が第１のダイオードを形成している。一方、Ｐ型埋
込層は前記Ｎ型埋込層上に形成され、Ｎ型層はこのＰ型
埋込層に形成されており、このＰ型埋込層及びＮ型層が
第２のダイオードを形成している。そして、前記第１の
ダイオードは信号入力端子と低位側電圧源との間に順方
向に接続され、前記第２のダイオードは前記信号入力端
子と高位側電圧源との間に順方向に接続される。このた
め、前記信号入力端子に正又は負の電荷が印加された場
合、この電荷は高位側電圧源又は低位側電圧源に吸収さ
れる。従って、半導体集積回路装置を保護することがで
き、静電破壊を防止することができる。
板上に形成されており、このＮ型埋込層及びＰ型半導体
基板が第１のダイオードを形成している。一方、Ｐ型埋
込層は前記Ｎ型埋込層上に形成され、Ｎ型層はこのＰ型
埋込層に形成されており、このＰ型埋込層及びＮ型層が
第２のダイオードを形成している。そして、前記第１の
ダイオードは信号入力端子と低位側電圧源との間に順方
向に接続され、前記第２のダイオードは前記信号入力端
子と高位側電圧源との間に順方向に接続される。このた
め、前記信号入力端子に正又は負の電荷が印加された場
合、この電荷は高位側電圧源又は低位側電圧源に吸収さ
れる。従って、半導体集積回路装置を保護することがで
き、静電破壊を防止することができる。
【００１０】本発明によれば、第１及び第２のダイオー
ドがＰ型半導体基板の平面方向と垂直の方向に縦積みさ
れているため、保護回路の面積を従来に比して縮小する
ことができる。これにより、半導体集積回路装置のチッ
プサイズを小さくすることができる。
ドがＰ型半導体基板の平面方向と垂直の方向に縦積みさ
れているため、保護回路の面積を従来に比して縮小する
ことができる。これにより、半導体集積回路装置のチッ
プサイズを小さくすることができる。
【００１１】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１２】図１は本発明の第１の実施例に係る半導体
集積回路装置を示す断面図である。Ｎ型埋込層２はイオ
ン注入法又は熱拡散法によりＰ型シリコン基板１上に選
択的に形成されている。Ｐ型埋込層３はイオン注入法に
よりＮ型埋込層２上に選択的に形成されている。Ｎ型エ
ピタキシャル層４はエピタキシャル成長法によりＮ型埋
込層２を含むＰ型シリコン基板１上に選択的に形成され
ており、Ｎ型埋込層２及びＰ型埋込層３の一部がＮ型エ
ピタキシャル層４の表面に引き出されている。このＮ型
エピタキシャル層４はＰ型シリコン基板１の表面に形成
された酸化膜１１により素子分離されている。Ｎ型層５
はイオン注入法又は熱拡散法によりＮ型エピタキシャル
層４の表面に形成されている。Ｐ型シリコン基板１の全
面には層間絶縁膜９が被着されており、この層間絶縁膜
９に所定のコンタクト口を設けた後に全面に配線層１０
がパターン形成されている。これにより、Ｎ型埋込層２
及びＰ型埋込層３は配線層１０を介して信号入力端子８
に接続され、Ｎ型層５は配線層１０を介して高位側電圧
源６に接続され、Ｐ型シリコン基板１は配線層１０を介
して低位側電圧源７に接続されている。
集積回路装置を示す断面図である。Ｎ型埋込層２はイオ
ン注入法又は熱拡散法によりＰ型シリコン基板１上に選
択的に形成されている。Ｐ型埋込層３はイオン注入法に
よりＮ型埋込層２上に選択的に形成されている。Ｎ型エ
ピタキシャル層４はエピタキシャル成長法によりＮ型埋
込層２を含むＰ型シリコン基板１上に選択的に形成され
ており、Ｎ型埋込層２及びＰ型埋込層３の一部がＮ型エ
ピタキシャル層４の表面に引き出されている。このＮ型
エピタキシャル層４はＰ型シリコン基板１の表面に形成
された酸化膜１１により素子分離されている。Ｎ型層５
はイオン注入法又は熱拡散法によりＮ型エピタキシャル
層４の表面に形成されている。Ｐ型シリコン基板１の全
面には層間絶縁膜９が被着されており、この層間絶縁膜
９に所定のコンタクト口を設けた後に全面に配線層１０
がパターン形成されている。これにより、Ｎ型埋込層２
及びＰ型埋込層３は配線層１０を介して信号入力端子８
に接続され、Ｎ型層５は配線層１０を介して高位側電圧
源６に接続され、Ｐ型シリコン基板１は配線層１０を介
して低位側電圧源７に接続されている。
【００１３】図２は上述した半導体集積回路装置を示す
回路図である。図２に示すように、信号入力端子８と高
位側電圧源６との間にＰ型埋込層３、Ｎ型エピタキシャ
ル層４及びＮ型層５からなるＰＮ接合ダイオード１３が
順方向に接続され、信号入力端子８と低位側電圧源７と
の間にはＮ型埋込層２及びＰ型シリコン基板１からなる
ＰＮ接合ダイオード１２が順方向に接続されており、こ
の１対のダイオード１２，１３が保護回路を構成してい
る。このため、信号入力端子８に正の電荷が印加される
と、この正の電荷は高位側電圧源６に吸収され、信号入
力端子８に負の電荷が印加されると、この負の電荷は低
位側電圧源７に吸収される。従って、信号入力端子８に
接続される入力回路（又は出力回路等）１４を含む半導
体集積回路装置を保護することができ、静電破壊を防止
することができる。
回路図である。図２に示すように、信号入力端子８と高
位側電圧源６との間にＰ型埋込層３、Ｎ型エピタキシャ
ル層４及びＮ型層５からなるＰＮ接合ダイオード１３が
順方向に接続され、信号入力端子８と低位側電圧源７と
の間にはＮ型埋込層２及びＰ型シリコン基板１からなる
ＰＮ接合ダイオード１２が順方向に接続されており、こ
の１対のダイオード１２，１３が保護回路を構成してい
る。このため、信号入力端子８に正の電荷が印加される
と、この正の電荷は高位側電圧源６に吸収され、信号入
力端子８に負の電荷が印加されると、この負の電荷は低
位側電圧源７に吸収される。従って、信号入力端子８に
接続される入力回路（又は出力回路等）１４を含む半導
体集積回路装置を保護することができ、静電破壊を防止
することができる。
【００１４】本実施例によれば、保護素子であるダイオ
ード１２，１３がＰ型シリコン基板１の平面方向と垂直
の方向に縦積みされているため、保護回路の面積を従来
に比して縮小することができる。これにより、半導体集
積回路装置のチップサイズを小さくすることができる。
ード１２，１３がＰ型シリコン基板１の平面方向と垂直
の方向に縦積みされているため、保護回路の面積を従来
に比して縮小することができる。これにより、半導体集
積回路装置のチップサイズを小さくすることができる。
【００１５】図３は本発明の第２の実施例に係る半導体
集積回路装置を示す断面図である。なお、図３において
図１と同一物には同一符号を付してその部分の詳細な説
明は省略する。即ち、本実施例においては、Ｎ型エピタ
キシャル層４を形成した後、イオン注入法によりＮ型エ
ピタキシャル層４の表面にＰ型埋込層３に到達するＰ型
層（抵抗）１６が形成されている。そして、このＰ型層
１６は配線層１０を介して信号入力端子８に接続されて
いる。なお、Ｎ型埋込層２及びＰ型埋込層３は配線層１
０を介して相互に接続されている。
集積回路装置を示す断面図である。なお、図３において
図１と同一物には同一符号を付してその部分の詳細な説
明は省略する。即ち、本実施例においては、Ｎ型エピタ
キシャル層４を形成した後、イオン注入法によりＮ型エ
ピタキシャル層４の表面にＰ型埋込層３に到達するＰ型
層（抵抗）１６が形成されている。そして、このＰ型層
１６は配線層１０を介して信号入力端子８に接続されて
いる。なお、Ｎ型埋込層２及びＰ型埋込層３は配線層１
０を介して相互に接続されている。
【００１６】図４は上述した半導体集積回路装置を示す
回路図である。この場合、第１の実施例とは異なって、
信号入力端子８とダイオード１２のカソード及びダイオ
ード１３のアノードとの間には抵抗１６が接続されてい
る。このため、半導体集積回路装置の静電破壊を防止す
ることができると共に、信号入力端子８に入力される急
峻なパルスをなまらせることができる。
回路図である。この場合、第１の実施例とは異なって、
信号入力端子８とダイオード１２のカソード及びダイオ
ード１３のアノードとの間には抵抗１６が接続されてい
る。このため、半導体集積回路装置の静電破壊を防止す
ることができると共に、信号入力端子８に入力される急
峻なパルスをなまらせることができる。
【００１７】本実施例によれば、第１の実施例と同様に
して、ダイオード１２，１３がＰ型シリコン基板１の平
面方向と垂直の方向に縦積みされているため、保護回路
の面積を従来の約１／２に縮小することができる。
して、ダイオード１２，１３がＰ型シリコン基板１の平
面方向と垂直の方向に縦積みされているため、保護回路
の面積を従来の約１／２に縮小することができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、Ｎ
型埋込層及びＰ型半導体基板で構成される第１のダイオ
ードと、Ｐ型埋込層及びＮ型層で構成される第２のダイ
オードとを前記Ｐ型半導体基板の平面方向と垂直の方向
に縦積みしたから、保護回路の面積を従来に比して縮小
することができる。これにより、半導体集積回路装置の
チップサイズを小さくすることができる。
型埋込層及びＰ型半導体基板で構成される第１のダイオ
ードと、Ｐ型埋込層及びＮ型層で構成される第２のダイ
オードとを前記Ｐ型半導体基板の平面方向と垂直の方向
に縦積みしたから、保護回路の面積を従来に比して縮小
することができる。これにより、半導体集積回路装置の
チップサイズを小さくすることができる。
【図１】本発明の第１の実施例に係る半導体集積回路装
置を示す断面図である。
置を示す断面図である。
【図２】本発明の第１の実施例に係る半導体集積回路装
置を示す回路図である。
置を示す回路図である。
【図３】本発明の第２の実施例に係る半導体集積回路装
置を示す断面図である。
置を示す断面図である。
【図４】本発明の第２の実施例に係る半導体集積回路装
置を示す回路図である。
置を示す回路図である。
【図５】従来の半導体集積回路装置を示す断面図であ
る。
る。
１；Ｐ型シリコン基板 ２，２ａ，２ｂ；Ｎ型埋込層 ３；Ｐ型埋込層 ４，４ａ，４ｂ；Ｎ型エピタキシャル層 ５；Ｎ型層 ６；高位側電圧源 ７；低位側電圧源 ８；信号入力端子 ９；層間絶縁膜 １０；配線層 １１；酸化膜 １２，１３；ダイオード １４；入力回路 １５ａ；１５ｂ；Ｐ型拡散層 １６；Ｐ型層（抵抗）
Claims (1)
- 【特許請求の範囲】 【請求項１】 Ｐ型半導体基板上に形成されたＮ型埋込
層と、このＮ型埋込層上に形成され前記Ｐ型半導体基板
から絶縁分離されたＰ型埋込層と、このＰ型埋込層上に
形成されＮ型層とを有し、前記Ｎ型埋込層及び前記Ｐ型
埋込層は信号入力端子に接続され、前記Ｐ型半導体基板
は低位側電圧源に接続され、前記Ｎ型層は高位側電圧源
に接続されることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210276A JP3052462B2 (ja) | 1991-07-26 | 1991-07-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210276A JP3052462B2 (ja) | 1991-07-26 | 1991-07-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536907A true JPH0536907A (ja) | 1993-02-12 |
| JP3052462B2 JP3052462B2 (ja) | 2000-06-12 |
Family
ID=16586713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210276A Expired - Lifetime JP3052462B2 (ja) | 1991-07-26 | 1991-07-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052462B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227976A (ja) * | 1994-10-19 | 1996-09-03 | Siliconix Inc | 集積回路のための静電放電保護装置 |
-
1991
- 1991-07-26 JP JP3210276A patent/JP3052462B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227976A (ja) * | 1994-10-19 | 1996-09-03 | Siliconix Inc | 集積回路のための静電放電保護装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052462B2 (ja) | 2000-06-12 |
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