JPH0536907A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0536907A JPH0536907A JP21027691A JP21027691A JPH0536907A JP H0536907 A JPH0536907 A JP H0536907A JP 21027691 A JP21027691 A JP 21027691A JP 21027691 A JP21027691 A JP 21027691A JP H0536907 A JPH0536907 A JP H0536907A
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Abstract
(57)【要約】
【目的】 保護回路の面積を従来に比して縮小すること
ができる半導体集積回路装置を提供する。 【構成】 N型埋込層2はP型シリコン基板1上に形成
されており、N型埋込層2及びP型シリコン基板1が第
1のダイオードを形成している。P型埋込層3はN型埋
込層2上に形成され、N型エピタキシャル層4はN型埋
込層2上に形成され、N型層5はN型エピタキシャル層
4の表面に形成されており、P型埋込層3、N型エピタ
キシャル層4及びN型層5が第2のダイオードを形成し
ている。N型埋込層2及びP型埋込層3は信号入力端子
8に接続され、N型層5は高位側電圧源6に接続され、
P型シリコン基板1は低位側電圧源7に接続される。こ
れにより、第1及び第2のダイオードが保護回路を構成
する。 【効果】 第1及び第2のダイオードが縦積みされてい
るため、保護回路の面積を縮小することができる。
ができる半導体集積回路装置を提供する。 【構成】 N型埋込層2はP型シリコン基板1上に形成
されており、N型埋込層2及びP型シリコン基板1が第
1のダイオードを形成している。P型埋込層3はN型埋
込層2上に形成され、N型エピタキシャル層4はN型埋
込層2上に形成され、N型層5はN型エピタキシャル層
4の表面に形成されており、P型埋込層3、N型エピタ
キシャル層4及びN型層5が第2のダイオードを形成し
ている。N型埋込層2及びP型埋込層3は信号入力端子
8に接続され、N型層5は高位側電圧源6に接続され、
P型シリコン基板1は低位側電圧源7に接続される。こ
れにより、第1及び第2のダイオードが保護回路を構成
する。 【効果】 第1及び第2のダイオードが縦積みされてい
るため、保護回路の面積を縮小することができる。
Description
【0001】
【産業上の利用分野】本発明は静電破壊を防止するため
の保護回路を備えた半導体集積回路装置に関する。
の保護回路を備えた半導体集積回路装置に関する。
【0002】
【従来の技術】従来、半導体集積回路装置においては、
静電破壊を防止するために、高位側電圧源及び低位側電
圧源と信号入力端子との間に夫々PN接合ダイオードが
順方向に接続されている。
静電破壊を防止するために、高位側電圧源及び低位側電
圧源と信号入力端子との間に夫々PN接合ダイオードが
順方向に接続されている。
【0003】図5は従来の半導体集積回路装置を示す断
面図である。N型埋込層2a,2bはP型シリコン基板
1上に選択的に形成されている。N型エピタキシャル層
4a,4bは夫々N型埋込層2a,2bを含むP型シリ
コン基板1上に選択的に形成されており、N型埋込層2
a,2bの一部が夫々N型エピタキシャル層4a,4b
の表面に引き出されている。このN型エピタキシャル層
4a,4bはP型シリコン基板1の表面に形成された酸
化膜11により素子分離されている。P型拡散層15
a,15bは夫々N型エピタキシャル層4a,4bの表
面に形成されている。P型シリコン基板1の全面には層
間絶縁膜9が被着されており、この層間絶縁膜9に所定
のコンタクト口を設けた後に全面に配線層10がパター
ン形成されている。これにより、P型拡散層15a及び
N型埋込層2bは配線層10を介して信号入力端子8に
接続され、N型埋込層2aは配線層10を介して高位側
電圧源6に接続され、P型拡散層15bは配線層10を
介して低位側電圧源7に接続されている。
面図である。N型埋込層2a,2bはP型シリコン基板
1上に選択的に形成されている。N型エピタキシャル層
4a,4bは夫々N型埋込層2a,2bを含むP型シリ
コン基板1上に選択的に形成されており、N型埋込層2
a,2bの一部が夫々N型エピタキシャル層4a,4b
の表面に引き出されている。このN型エピタキシャル層
4a,4bはP型シリコン基板1の表面に形成された酸
化膜11により素子分離されている。P型拡散層15
a,15bは夫々N型エピタキシャル層4a,4bの表
面に形成されている。P型シリコン基板1の全面には層
間絶縁膜9が被着されており、この層間絶縁膜9に所定
のコンタクト口を設けた後に全面に配線層10がパター
ン形成されている。これにより、P型拡散層15a及び
N型埋込層2bは配線層10を介して信号入力端子8に
接続され、N型埋込層2aは配線層10を介して高位側
電圧源6に接続され、P型拡散層15bは配線層10を
介して低位側電圧源7に接続されている。
【0004】上述した従来の半導体集積回路装置におい
ては、信号入力端子8と高位側電圧源6との間にP型拡
散層15a、N型エピタキシャル層4a及びN型埋込層
2aからなるPN接合ダイオードが順方向に接続され、
信号入力端子8と低位側電圧源7との間にはN型埋込層
2b、N型エピタキシャル層4b及びP型拡散層15b
からなるPN接合ダイオードが順方向に接続されてお
り、この1対のダイオードが保護回路を構成している。
このため、信号入力端子8に正の電荷が印加されると、
この正の電荷は高位側電圧源6に吸収され、信号入力端
子8に負の電荷が印加されると、この負の電荷は低位側
電圧源7に吸収される。これにより、半導体集積回路装
置を保護することができ、静電破壊を防止することがで
きる。
ては、信号入力端子8と高位側電圧源6との間にP型拡
散層15a、N型エピタキシャル層4a及びN型埋込層
2aからなるPN接合ダイオードが順方向に接続され、
信号入力端子8と低位側電圧源7との間にはN型埋込層
2b、N型エピタキシャル層4b及びP型拡散層15b
からなるPN接合ダイオードが順方向に接続されてお
り、この1対のダイオードが保護回路を構成している。
このため、信号入力端子8に正の電荷が印加されると、
この正の電荷は高位側電圧源6に吸収され、信号入力端
子8に負の電荷が印加されると、この負の電荷は低位側
電圧源7に吸収される。これにより、半導体集積回路装
置を保護することができ、静電破壊を防止することがで
きる。
【0005】なお、保護素子としてのダイオードは、そ
れ自身の静電破壊を防止するために、他の回路構成に使
用する素子に比して大きく形成する必要がある。
れ自身の静電破壊を防止するために、他の回路構成に使
用する素子に比して大きく形成する必要がある。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路装置においては、保護素子であ
る1対のダイオードがP型シリコン基板1の平面方向に
配置されているため、半導体集積回路装置における保護
回路の面積が著しく大きくなり、チップサイズが大きく
なるという問題点がある。
た従来の半導体集積回路装置においては、保護素子であ
る1対のダイオードがP型シリコン基板1の平面方向に
配置されているため、半導体集積回路装置における保護
回路の面積が著しく大きくなり、チップサイズが大きく
なるという問題点がある。
【0007】本発明はかかる問題点に鑑みてなされたも
のであって、保護回路の面積を従来に比して縮小するこ
とができる半導体集積回路装置を提供することを目的と
する。
のであって、保護回路の面積を従来に比して縮小するこ
とができる半導体集積回路装置を提供することを目的と
する。
【0008】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、P型半導体基板上に形成されたN型埋込層
と、このN型埋込層上に形成され前記P型半導体基板か
ら絶縁分離されたP型埋込層と、このP型埋込層上に形
成されN型層とを有し、前記N型埋込層及び前記P型埋
込層は信号入力端子に接続され、前記P型半導体基板は
低位側電圧源に接続され、前記N型層は高位側電圧源に
接続されることを特徴とする。
回路装置は、P型半導体基板上に形成されたN型埋込層
と、このN型埋込層上に形成され前記P型半導体基板か
ら絶縁分離されたP型埋込層と、このP型埋込層上に形
成されN型層とを有し、前記N型埋込層及び前記P型埋
込層は信号入力端子に接続され、前記P型半導体基板は
低位側電圧源に接続され、前記N型層は高位側電圧源に
接続されることを特徴とする。
【0009】
【作用】本発明においては、N型埋込層はP型半導体基
板上に形成されており、このN型埋込層及びP型半導体
基板が第1のダイオードを形成している。一方、P型埋
込層は前記N型埋込層上に形成され、N型層はこのP型
埋込層に形成されており、このP型埋込層及びN型層が
第2のダイオードを形成している。そして、前記第1の
ダイオードは信号入力端子と低位側電圧源との間に順方
向に接続され、前記第2のダイオードは前記信号入力端
子と高位側電圧源との間に順方向に接続される。このた
め、前記信号入力端子に正又は負の電荷が印加された場
合、この電荷は高位側電圧源又は低位側電圧源に吸収さ
れる。従って、半導体集積回路装置を保護することがで
き、静電破壊を防止することができる。
板上に形成されており、このN型埋込層及びP型半導体
基板が第1のダイオードを形成している。一方、P型埋
込層は前記N型埋込層上に形成され、N型層はこのP型
埋込層に形成されており、このP型埋込層及びN型層が
第2のダイオードを形成している。そして、前記第1の
ダイオードは信号入力端子と低位側電圧源との間に順方
向に接続され、前記第2のダイオードは前記信号入力端
子と高位側電圧源との間に順方向に接続される。このた
め、前記信号入力端子に正又は負の電荷が印加された場
合、この電荷は高位側電圧源又は低位側電圧源に吸収さ
れる。従って、半導体集積回路装置を保護することがで
き、静電破壊を防止することができる。
【0010】本発明によれば、第1及び第2のダイオー
ドがP型半導体基板の平面方向と垂直の方向に縦積みさ
れているため、保護回路の面積を従来に比して縮小する
ことができる。これにより、半導体集積回路装置のチッ
プサイズを小さくすることができる。
ドがP型半導体基板の平面方向と垂直の方向に縦積みさ
れているため、保護回路の面積を従来に比して縮小する
ことができる。これにより、半導体集積回路装置のチッ
プサイズを小さくすることができる。
【0011】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【0012】図1は本発明の第1の実施例に係る半導体
集積回路装置を示す断面図である。N型埋込層2はイオ
ン注入法又は熱拡散法によりP型シリコン基板1上に選
択的に形成されている。P型埋込層3はイオン注入法に
よりN型埋込層2上に選択的に形成されている。N型エ
ピタキシャル層4はエピタキシャル成長法によりN型埋
込層2を含むP型シリコン基板1上に選択的に形成され
ており、N型埋込層2及びP型埋込層3の一部がN型エ
ピタキシャル層4の表面に引き出されている。このN型
エピタキシャル層4はP型シリコン基板1の表面に形成
された酸化膜11により素子分離されている。N型層5
はイオン注入法又は熱拡散法によりN型エピタキシャル
層4の表面に形成されている。P型シリコン基板1の全
面には層間絶縁膜9が被着されており、この層間絶縁膜
9に所定のコンタクト口を設けた後に全面に配線層10
がパターン形成されている。これにより、N型埋込層2
及びP型埋込層3は配線層10を介して信号入力端子8
に接続され、N型層5は配線層10を介して高位側電圧
源6に接続され、P型シリコン基板1は配線層10を介
して低位側電圧源7に接続されている。
集積回路装置を示す断面図である。N型埋込層2はイオ
ン注入法又は熱拡散法によりP型シリコン基板1上に選
択的に形成されている。P型埋込層3はイオン注入法に
よりN型埋込層2上に選択的に形成されている。N型エ
ピタキシャル層4はエピタキシャル成長法によりN型埋
込層2を含むP型シリコン基板1上に選択的に形成され
ており、N型埋込層2及びP型埋込層3の一部がN型エ
ピタキシャル層4の表面に引き出されている。このN型
エピタキシャル層4はP型シリコン基板1の表面に形成
された酸化膜11により素子分離されている。N型層5
はイオン注入法又は熱拡散法によりN型エピタキシャル
層4の表面に形成されている。P型シリコン基板1の全
面には層間絶縁膜9が被着されており、この層間絶縁膜
9に所定のコンタクト口を設けた後に全面に配線層10
がパターン形成されている。これにより、N型埋込層2
及びP型埋込層3は配線層10を介して信号入力端子8
に接続され、N型層5は配線層10を介して高位側電圧
源6に接続され、P型シリコン基板1は配線層10を介
して低位側電圧源7に接続されている。
【0013】図2は上述した半導体集積回路装置を示す
回路図である。図2に示すように、信号入力端子8と高
位側電圧源6との間にP型埋込層3、N型エピタキシャ
ル層4及びN型層5からなるPN接合ダイオード13が
順方向に接続され、信号入力端子8と低位側電圧源7と
の間にはN型埋込層2及びP型シリコン基板1からなる
PN接合ダイオード12が順方向に接続されており、こ
の1対のダイオード12,13が保護回路を構成してい
る。このため、信号入力端子8に正の電荷が印加される
と、この正の電荷は高位側電圧源6に吸収され、信号入
力端子8に負の電荷が印加されると、この負の電荷は低
位側電圧源7に吸収される。従って、信号入力端子8に
接続される入力回路(又は出力回路等)14を含む半導
体集積回路装置を保護することができ、静電破壊を防止
することができる。
回路図である。図2に示すように、信号入力端子8と高
位側電圧源6との間にP型埋込層3、N型エピタキシャ
ル層4及びN型層5からなるPN接合ダイオード13が
順方向に接続され、信号入力端子8と低位側電圧源7と
の間にはN型埋込層2及びP型シリコン基板1からなる
PN接合ダイオード12が順方向に接続されており、こ
の1対のダイオード12,13が保護回路を構成してい
る。このため、信号入力端子8に正の電荷が印加される
と、この正の電荷は高位側電圧源6に吸収され、信号入
力端子8に負の電荷が印加されると、この負の電荷は低
位側電圧源7に吸収される。従って、信号入力端子8に
接続される入力回路(又は出力回路等)14を含む半導
体集積回路装置を保護することができ、静電破壊を防止
することができる。
【0014】本実施例によれば、保護素子であるダイオ
ード12,13がP型シリコン基板1の平面方向と垂直
の方向に縦積みされているため、保護回路の面積を従来
に比して縮小することができる。これにより、半導体集
積回路装置のチップサイズを小さくすることができる。
ード12,13がP型シリコン基板1の平面方向と垂直
の方向に縦積みされているため、保護回路の面積を従来
に比して縮小することができる。これにより、半導体集
積回路装置のチップサイズを小さくすることができる。
【0015】図3は本発明の第2の実施例に係る半導体
集積回路装置を示す断面図である。なお、図3において
図1と同一物には同一符号を付してその部分の詳細な説
明は省略する。即ち、本実施例においては、N型エピタ
キシャル層4を形成した後、イオン注入法によりN型エ
ピタキシャル層4の表面にP型埋込層3に到達するP型
層(抵抗)16が形成されている。そして、このP型層
16は配線層10を介して信号入力端子8に接続されて
いる。なお、N型埋込層2及びP型埋込層3は配線層1
0を介して相互に接続されている。
集積回路装置を示す断面図である。なお、図3において
図1と同一物には同一符号を付してその部分の詳細な説
明は省略する。即ち、本実施例においては、N型エピタ
キシャル層4を形成した後、イオン注入法によりN型エ
ピタキシャル層4の表面にP型埋込層3に到達するP型
層(抵抗)16が形成されている。そして、このP型層
16は配線層10を介して信号入力端子8に接続されて
いる。なお、N型埋込層2及びP型埋込層3は配線層1
0を介して相互に接続されている。
【0016】図4は上述した半導体集積回路装置を示す
回路図である。この場合、第1の実施例とは異なって、
信号入力端子8とダイオード12のカソード及びダイオ
ード13のアノードとの間には抵抗16が接続されてい
る。このため、半導体集積回路装置の静電破壊を防止す
ることができると共に、信号入力端子8に入力される急
峻なパルスをなまらせることができる。
回路図である。この場合、第1の実施例とは異なって、
信号入力端子8とダイオード12のカソード及びダイオ
ード13のアノードとの間には抵抗16が接続されてい
る。このため、半導体集積回路装置の静電破壊を防止す
ることができると共に、信号入力端子8に入力される急
峻なパルスをなまらせることができる。
【0017】本実施例によれば、第1の実施例と同様に
して、ダイオード12,13がP型シリコン基板1の平
面方向と垂直の方向に縦積みされているため、保護回路
の面積を従来の約1/2に縮小することができる。
して、ダイオード12,13がP型シリコン基板1の平
面方向と垂直の方向に縦積みされているため、保護回路
の面積を従来の約1/2に縮小することができる。
【0018】
【発明の効果】以上説明したように本発明によれば、N
型埋込層及びP型半導体基板で構成される第1のダイオ
ードと、P型埋込層及びN型層で構成される第2のダイ
オードとを前記P型半導体基板の平面方向と垂直の方向
に縦積みしたから、保護回路の面積を従来に比して縮小
することができる。これにより、半導体集積回路装置の
チップサイズを小さくすることができる。
型埋込層及びP型半導体基板で構成される第1のダイオ
ードと、P型埋込層及びN型層で構成される第2のダイ
オードとを前記P型半導体基板の平面方向と垂直の方向
に縦積みしたから、保護回路の面積を従来に比して縮小
することができる。これにより、半導体集積回路装置の
チップサイズを小さくすることができる。
【図1】本発明の第1の実施例に係る半導体集積回路装
置を示す断面図である。
置を示す断面図である。
【図2】本発明の第1の実施例に係る半導体集積回路装
置を示す回路図である。
置を示す回路図である。
【図3】本発明の第2の実施例に係る半導体集積回路装
置を示す断面図である。
置を示す断面図である。
【図4】本発明の第2の実施例に係る半導体集積回路装
置を示す回路図である。
置を示す回路図である。
【図5】従来の半導体集積回路装置を示す断面図であ
る。
る。
1;P型シリコン基板 2,2a,2b;N型埋込層 3;P型埋込層 4,4a,4b;N型エピタキシャル層 5;N型層 6;高位側電圧源 7;低位側電圧源 8;信号入力端子 9;層間絶縁膜 10;配線層 11;酸化膜 12,13;ダイオード 14;入力回路 15a;15b;P型拡散層 16;P型層(抵抗)
Claims (1)
- 【特許請求の範囲】 【請求項1】 P型半導体基板上に形成されたN型埋込
層と、このN型埋込層上に形成され前記P型半導体基板
から絶縁分離されたP型埋込層と、このP型埋込層上に
形成されN型層とを有し、前記N型埋込層及び前記P型
埋込層は信号入力端子に接続され、前記P型半導体基板
は低位側電圧源に接続され、前記N型層は高位側電圧源
に接続されることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3210276A JP3052462B2 (ja) | 1991-07-26 | 1991-07-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3210276A JP3052462B2 (ja) | 1991-07-26 | 1991-07-26 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0536907A true JPH0536907A (ja) | 1993-02-12 |
JP3052462B2 JP3052462B2 (ja) | 2000-06-12 |
Family
ID=16586713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3210276A Expired - Lifetime JP3052462B2 (ja) | 1991-07-26 | 1991-07-26 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3052462B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08227976A (ja) * | 1994-10-19 | 1996-09-03 | Siliconix Inc | 集積回路のための静電放電保護装置 |
-
1991
- 1991-07-26 JP JP3210276A patent/JP3052462B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08227976A (ja) * | 1994-10-19 | 1996-09-03 | Siliconix Inc | 集積回路のための静電放電保護装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3052462B2 (ja) | 2000-06-12 |
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