JPH0534855B2 - - Google Patents
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- JPH0534855B2 JPH0534855B2 JP57214297A JP21429782A JPH0534855B2 JP H0534855 B2 JPH0534855 B2 JP H0534855B2 JP 57214297 A JP57214297 A JP 57214297A JP 21429782 A JP21429782 A JP 21429782A JP H0534855 B2 JPH0534855 B2 JP H0534855B2
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- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、アナログビデオ信号をデイジタル
ビデオ信号に変換する場合に適用されるＡ／Ｄ変
換装置に関する。
ビデオ信号に変換する場合に適用されるＡ／Ｄ変
換装置に関する。
「背景技術とその問題点」
Ａ／Ｄ変換器は、その語長によつてデイジタル
出力のダイナミツクレンジが制限される。そのた
め、従来では、第１図に示すように、Ａ／Ｄ変換
器１の入力側に乗算器２及び加算器３を設け、乗
算器２にアナログ入力及び交流利得制御信号Ｐを
供給し、この乗算器２の出力と直流レベル制御信
号Ｑとを加算器３に供給し、この加算器３の出力
をＡ／Ｄ変換器１のアナログ入力としていた。
Ａ／Ｄ変換器１のダイナミツクレンジより広いダ
イナミツクレンジのアナログ入力信号は、その振
幅がアナログ領域或いはデイジタル領域で検出さ
れ、適当な振幅となるような交流利得制御新Ｐが
乗算器２に供給される。また、入力信号の直流レ
ベルがアナログ領域又はデイジタル領域で検出さ
れ、所定の直流レベルとするための直流レベル制
御信号Ｑが加算器３に供給される。
出力のダイナミツクレンジが制限される。そのた
め、従来では、第１図に示すように、Ａ／Ｄ変換
器１の入力側に乗算器２及び加算器３を設け、乗
算器２にアナログ入力及び交流利得制御信号Ｐを
供給し、この乗算器２の出力と直流レベル制御信
号Ｑとを加算器３に供給し、この加算器３の出力
をＡ／Ｄ変換器１のアナログ入力としていた。
Ａ／Ｄ変換器１のダイナミツクレンジより広いダ
イナミツクレンジのアナログ入力信号は、その振
幅がアナログ領域或いはデイジタル領域で検出さ
れ、適当な振幅となるような交流利得制御新Ｐが
乗算器２に供給される。また、入力信号の直流レ
ベルがアナログ領域又はデイジタル領域で検出さ
れ、所定の直流レベルとするための直流レベル制
御信号Ｑが加算器３に供給される。
しかしながら、乗算器２及び加算器３を用いて
アナログ領域で振幅及び直流レベルを制御するた
めに、雑音が発生したり、アナログ入力の波形が
ひずんだりする欠点があつた。また、Ａ／Ｄ変換
装置として、入力アナログ信号の振幅を予測し
て、Ａ／Ｄ変換器の上限値及び下限値を変えるも
のが提案されているが、この装置は、交流利得と
直流レベルとを別個に制御できず、ビデオ信号の
Ａ／Ｄ変換には、不向きのものである。
アナログ領域で振幅及び直流レベルを制御するた
めに、雑音が発生したり、アナログ入力の波形が
ひずんだりする欠点があつた。また、Ａ／Ｄ変換
装置として、入力アナログ信号の振幅を予測し
て、Ａ／Ｄ変換器の上限値及び下限値を変えるも
のが提案されているが、この装置は、交流利得と
直流レベルとを別個に制御できず、ビデオ信号の
Ａ／Ｄ変換には、不向きのものである。
「発明の目的」
この発明は、Ａ／Ｄ変換器の上限値設定値と下
限値設定値とを変化させて入力アナログ信号を
Ａ／Ｄ変換器のダイナミツクレンジに適合させる
と共に、入力アナログ信号の交流分及び直流分の
変化によるＡ／Ｄ変換器の基準電圧に対する交流
利得の制御及び直流レベルの制御を別個に行うこ
とができるＡ／Ｄ変換装置の実現を目的とするも
のである。
限値設定値とを変化させて入力アナログ信号を
Ａ／Ｄ変換器のダイナミツクレンジに適合させる
と共に、入力アナログ信号の交流分及び直流分の
変化によるＡ／Ｄ変換器の基準電圧に対する交流
利得の制御及び直流レベルの制御を別個に行うこ
とができるＡ／Ｄ変換装置の実現を目的とするも
のである。
「発明の概要」
この発明は、設定された上限値及び下限値が
夫々入力される制御入力端子を有し、この上限値
及び下限値の差分値を2nに区分し、入力アナログ
信号をｎビツトのデイジタル信号に変換するＡ／
Ｄ変換装置において、入力アナログ信号の交流分
に対する利得制御量を上限値及び下限値に対して
夫々加算及び減算する回路と、入力アナログ信号
の直流分に対する直流レベル制御量を上限値及び
下限値に対して夫々加算する回路とを備えたもの
である。
夫々入力される制御入力端子を有し、この上限値
及び下限値の差分値を2nに区分し、入力アナログ
信号をｎビツトのデイジタル信号に変換するＡ／
Ｄ変換装置において、入力アナログ信号の交流分
に対する利得制御量を上限値及び下限値に対して
夫々加算及び減算する回路と、入力アナログ信号
の直流分に対する直流レベル制御量を上限値及び
下限値に対して夫々加算する回路とを備えたもの
である。
「実施例」
第２図は、この発明の一実施例の基本的構成を
示す。Ａ／Ｄ変換器１は、制御入力端子Ａ，Ｂを
夫々有しており、制御入力端子Ａに対して上限値
電圧が供給され、制御入力端子Ｂに対して下限値
電圧が供給される。この上限値電圧及び下限値電
圧の間の電圧VABが2n個に区分され、アナログ入
力電圧のレベルがどのレベル範囲に含まれるかに
よつて、ｎビツトのデイジタル出力が得られる。
示す。Ａ／Ｄ変換器１は、制御入力端子Ａ，Ｂを
夫々有しており、制御入力端子Ａに対して上限値
電圧が供給され、制御入力端子Ｂに対して下限値
電圧が供給される。この上限値電圧及び下限値電
圧の間の電圧VABが2n個に区分され、アナログ入
力電圧のレベルがどのレベル範囲に含まれるかに
よつて、ｎビツトのデイジタル出力が得られる。
上限値設定値Raと交流利得制御電圧Ｐとが加
算器４で加算されると共に、下限値設定値Rbか
ら交流利得制御電圧Ｐが減算器５で減算される。
この加算器４及び減算器５の出力が加算器６，７
に供給される。この加算器６，７には、直流レベ
ル制御電圧Ｑが供給される。この加算器６，７の
出力がＡ／Ｄ変換器１の端子Ａ，Ｂの夫々に供給
される。
算器４で加算されると共に、下限値設定値Rbか
ら交流利得制御電圧Ｐが減算器５で減算される。
この加算器４及び減算器５の出力が加算器６，７
に供給される。この加算器６，７には、直流レベ
ル制御電圧Ｑが供給される。この加算器６，７の
出力がＡ／Ｄ変換器１の端子Ａ，Ｂの夫々に供給
される。
直流レベル制御電圧Ｑは、上限値及び下限値の
各電圧を同一方向に同じレベルだけ変化させるか
ら、これは、Ａ／Ｄ変換器入力電圧のレンジを平
行移動させる。例えば、直流制御電圧Ｑの値を＋
ΔQとすると、Ａ／Ｄ変換器入力電圧のレンジ
は、ΔQだけ上がり、デイジタル出力は、データ
の直流レベルがΔQ下がつたものとなる。
各電圧を同一方向に同じレベルだけ変化させるか
ら、これは、Ａ／Ｄ変換器入力電圧のレンジを平
行移動させる。例えば、直流制御電圧Ｑの値を＋
ΔQとすると、Ａ／Ｄ変換器入力電圧のレンジ
は、ΔQだけ上がり、デイジタル出力は、データ
の直流レベルがΔQ下がつたものとなる。
交流利得制御電圧Ｐは、上限値及び下限値の各
電圧を同時に逆の方向に動かすから、アナログ入
力電圧の振幅を変化させる効果がデイジタル出力
に与えられる。例えば、交流利得制御電圧Ｐが０
であると、制御端子Ａ，Ｂの間の電圧VABは VAB＝Ra−Rb となる。一般に、（Ra＝−Rb）とされるので、
VAB＝2Raとなる。次に、＋ΔPの電圧が交流利得
制御電圧Ｐとして与えられると、電圧VAB′は VAB′＝（Ra＋ΔP）−（Rb−ΔP）＝2Ra＋2ΔP となる。したがつて、＋ΔPの交流利得制御電圧を
供給することによつて、 VAB′／VAB＝2Ra＋2ΔP／2Ra＝１＋ΔP／Ra だけ、出力振幅に変化が与えられる。つまり、制
御端子Ａ，Ｂ間の電圧は、ΔP／Raだけ大きくなり、 交流利得制御電圧Ｐが０の時より広い入力信号の
範囲を受け入れることになり、出力デイジタル信
号は VAB／VAB′＝Ra／Ra＋ΔP＜１ だけ振幅が小さくなつて見える。
電圧を同時に逆の方向に動かすから、アナログ入
力電圧の振幅を変化させる効果がデイジタル出力
に与えられる。例えば、交流利得制御電圧Ｐが０
であると、制御端子Ａ，Ｂの間の電圧VABは VAB＝Ra−Rb となる。一般に、（Ra＝−Rb）とされるので、
VAB＝2Raとなる。次に、＋ΔPの電圧が交流利得
制御電圧Ｐとして与えられると、電圧VAB′は VAB′＝（Ra＋ΔP）−（Rb−ΔP）＝2Ra＋2ΔP となる。したがつて、＋ΔPの交流利得制御電圧を
供給することによつて、 VAB′／VAB＝2Ra＋2ΔP／2Ra＝１＋ΔP／Ra だけ、出力振幅に変化が与えられる。つまり、制
御端子Ａ，Ｂ間の電圧は、ΔP／Raだけ大きくなり、 交流利得制御電圧Ｐが０の時より広い入力信号の
範囲を受け入れることになり、出力デイジタル信
号は VAB／VAB′＝Ra／Ra＋ΔP＜１ だけ振幅が小さくなつて見える。
第３図を参照してこの発明の一実施例について
更に説明する。８で示す入力端子にアナログビデ
オ信号が供給され、Ａ／Ｄ変換器１によつて１サ
ンプルｎビツト例えば８ビツトのデイジタルビデ
オ信号に変換され、出力端子９に取り出される。
入力ビデオ信号が振幅検出回路１０及びペデスタ
ル検出回路１１に供給される。
更に説明する。８で示す入力端子にアナログビデ
オ信号が供給され、Ａ／Ｄ変換器１によつて１サ
ンプルｎビツト例えば８ビツトのデイジタルビデ
オ信号に変換され、出力端子９に取り出される。
入力ビデオ信号が振幅検出回路１０及びペデスタ
ル検出回路１１に供給される。
振幅検出回路１０は、入力ビデオ信号のピーク
ツウピーク値を検出し、この検出された電圧が比
較回路１２に供給され、電圧源１３の基準電圧と
比較される。この基準電圧は、上限値設定値Ra
及び下限値設定値Rb間の電圧VABと関連したもの
である。この比較回路１２の出力電圧が積分回路
から構成されたホールド回路１４に供給され、そ
の出力に交流利得制御電圧Ｐが取り出される。
ツウピーク値を検出し、この検出された電圧が比
較回路１２に供給され、電圧源１３の基準電圧と
比較される。この基準電圧は、上限値設定値Ra
及び下限値設定値Rb間の電圧VABと関連したもの
である。この比較回路１２の出力電圧が積分回路
から構成されたホールド回路１４に供給され、そ
の出力に交流利得制御電圧Ｐが取り出される。
また、ペデスタル検出回路１１は、入力ビデオ
信号のペデスタルレベルを検出し、この検出値が
比較回路１５に供給され、電圧源１６から基準電
圧と比較される。この基準電圧は、所定のデイジ
タルコードとｎとVABから定まるものである。比
較回路１５の出力に直流レベル制御電圧Ｑが取り
出される。
信号のペデスタルレベルを検出し、この検出値が
比較回路１５に供給され、電圧源１６から基準電
圧と比較される。この基準電圧は、所定のデイジ
タルコードとｎとVABから定まるものである。比
較回路１５の出力に直流レベル制御電圧Ｑが取り
出される。
上述の交流利得制御電圧Ｐが抵抗１７を介して
演算増幅器１８の反転入力端子に供給されると共
に、演算増幅器１９の非反転入力端子に供給され
る。また比較回路１５の出力に発生する直流レベ
ル制御電圧Ｑが抵抗２０を介して演算増幅器１８
の反転入力端子に供給されると共に、抵抗２１を
介して演算増幅器１９の反転入力端子に供給され
る。この演算増幅器１８の反転入力端子には、抵
抗２２を介して上限値設定値Raが供給され、演
算増幅器１９の反転入力端子には、抵抗２３を介
して下限値設定値Rbが供給される。
演算増幅器１８の反転入力端子に供給されると共
に、演算増幅器１９の非反転入力端子に供給され
る。また比較回路１５の出力に発生する直流レベ
ル制御電圧Ｑが抵抗２０を介して演算増幅器１８
の反転入力端子に供給されると共に、抵抗２１を
介して演算増幅器１９の反転入力端子に供給され
る。この演算増幅器１８の反転入力端子には、抵
抗２２を介して上限値設定値Raが供給され、演
算増幅器１９の反転入力端子には、抵抗２３を介
して下限値設定値Rbが供給される。
したがつて、演算増幅器１８によつて、−（Ra
＋Ｐ＋Ｑ）の演算がなされ、演算増幅器１９によ
つて、−（Rb−Ｐ＋Ｑ）の演算がなされる。これ
らの演算増幅器１８，１９の夫々の出力が演算増
幅器２４，２５を介してＡ／Ｄ変換器１の端子
Ａ，Ｂに供給される。演算増幅器１８は、加算器
４，６を構成し、演算増幅器１９は、演算器５及
び加算器７を構成する。
＋Ｐ＋Ｑ）の演算がなされ、演算増幅器１９によ
つて、−（Rb−Ｐ＋Ｑ）の演算がなされる。これ
らの演算増幅器１８，１９の夫々の出力が演算増
幅器２４，２５を介してＡ／Ｄ変換器１の端子
Ａ，Ｂに供給される。演算増幅器１８は、加算器
４，６を構成し、演算増幅器１９は、演算器５及
び加算器７を構成する。
このＡ／Ｄ変換器１は、パラレル形Ａ／Ｄ変換
器であつて、そのリフアレンス部分の構成を第４
図に示す。演算増幅器２４，２５から端子Ａ，Ｂ
に対して上限設定値及び下限設定値が供給され、
この端子Ａ及び端子Ｂ間にｍ（＝2n）個の抵抗Ｒ
が接続される。この抵抗Ｒによつて分割すること
で形成された基準電圧がｍ−１個の比較アンプ
C1〜Cn-1の一方の入力端子に供給される。この
比較アンプC1〜Cn-1の他方の入力端子には、ア
ナログ入力（ビデオ信号）が供給される。この比
較アンプC1〜Cn-1の出力には、アナログ入力の
レベルと対応するｍ−１個の出力が発生し、この
ｍ−１個の出力がｎビツトのコードに変換され
る。
器であつて、そのリフアレンス部分の構成を第４
図に示す。演算増幅器２４，２５から端子Ａ，Ｂ
に対して上限設定値及び下限設定値が供給され、
この端子Ａ及び端子Ｂ間にｍ（＝2n）個の抵抗Ｒ
が接続される。この抵抗Ｒによつて分割すること
で形成された基準電圧がｍ−１個の比較アンプ
C1〜Cn-1の一方の入力端子に供給される。この
比較アンプC1〜Cn-1の他方の入力端子には、ア
ナログ入力（ビデオ信号）が供給される。この比
較アンプC1〜Cn-1の出力には、アナログ入力の
レベルと対応するｍ−１個の出力が発生し、この
ｍ−１個の出力がｎビツトのコードに変換され
る。
「応用例」
Ａ／Ｄ変換器１のデイジタル出力から交流利得
制御信号と直流レベル制御信号とを形成するフイ
ードバツク構成としても良い。
制御信号と直流レベル制御信号とを形成するフイ
ードバツク構成としても良い。
また、Ａ／Ｄ変換器１は、パラレル形Ａ／Ｄ変
換器に限らず、入力アナログ信号のどのレンジを
そのデイジタル出力のダイナミツクレンジにする
かを定めるための制御端子を有する構成であれ
ば、他の構成のものを用いることができる。
換器に限らず、入力アナログ信号のどのレンジを
そのデイジタル出力のダイナミツクレンジにする
かを定めるための制御端子を有する構成であれ
ば、他の構成のものを用いることができる。
「発明の効果」
この発明に依れば、入力アナログ信号の振幅及
び直流レベルに応じてＡ／Ｄ変換器の基準電圧の
上限値及び下限値を可変することで、利得及び直
流レベルを別個に制御できる。したがつて、アナ
ログ領域で振幅調整及び直流レベルの調整を行な
う必要がなく、雑音或いはひずみの発生を防止す
ることができる。ビデオ信号の場合は、利得調整
及び直流レベルの調整の両者を必要とすることが
多く、また、その帯域が広いので、この発明は、
ビデオ信号の処理に対して適用して好適である。
更に、この発明は、加算器及び減算器をＡ／Ｄ変
換器の制御端子に接続する簡単な構成のものであ
る。
び直流レベルに応じてＡ／Ｄ変換器の基準電圧の
上限値及び下限値を可変することで、利得及び直
流レベルを別個に制御できる。したがつて、アナ
ログ領域で振幅調整及び直流レベルの調整を行な
う必要がなく、雑音或いはひずみの発生を防止す
ることができる。ビデオ信号の場合は、利得調整
及び直流レベルの調整の両者を必要とすることが
多く、また、その帯域が広いので、この発明は、
ビデオ信号の処理に対して適用して好適である。
更に、この発明は、加算器及び減算器をＡ／Ｄ変
換器の制御端子に接続する簡単な構成のものであ
る。
第１図は従来のＡ／Ｄ変換装置の構成を示すブ
ロツク図、第２図はこの発明の一実施例の基本的
構成を示すブロツク図、第３図はこの発明の一実
施例のブロツク図、第４図はこの発明の一実施例
に用いたＡ／Ｄ変換器の一部の接続図である。 １……Ａ／Ｄ変換器、３，４，６，７……加算
器、５……減算器、８……アナログ入力端子、９
……デイジタル出力端子、１８，１９，２４，２
５……減算増幅器。
ロツク図、第２図はこの発明の一実施例の基本的
構成を示すブロツク図、第３図はこの発明の一実
施例のブロツク図、第４図はこの発明の一実施例
に用いたＡ／Ｄ変換器の一部の接続図である。 １……Ａ／Ｄ変換器、３，４，６，７……加算
器、５……減算器、８……アナログ入力端子、９
……デイジタル出力端子、１８，１９，２４，２
５……減算増幅器。
Claims (1)
- １ 設定された上限値及び下限値が夫々入力され
る制御入力端子を有し、この上限値及び下限値の
差分値を2nに区分し、入力アナログ信号をｎビツ
トのデイジタル信号に変換するＡ／Ｄ変換装置に
おいて、上記入力アナログ信号の交流分に対する
利得制御量を上記上限値及び下限値に対して夫々
加算及び減算する回路と、上記入力アナログ信号
の直流分に対する直流レベル制御量を上記上限値
及び下限値に対して夫々加算する回路とを備えて
いるＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21429782A JPS59104826A (ja) | 1982-12-07 | 1982-12-07 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21429782A JPS59104826A (ja) | 1982-12-07 | 1982-12-07 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104826A JPS59104826A (ja) | 1984-06-16 |
| JPH0534855B2 true JPH0534855B2 (ja) | 1993-05-25 |
Family
ID=16653394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21429782A Granted JPS59104826A (ja) | 1982-12-07 | 1982-12-07 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104826A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569301B2 (ja) * | 1985-03-08 | 1997-01-08 | カシオ計算機株式会社 | Ａ／ｄ変換装置 |
| JPS61210721A (ja) * | 1985-03-15 | 1986-09-18 | Canon Inc | アナログ・デイジタル変換回路 |
| JPH0710093B2 (ja) * | 1985-05-10 | 1995-02-01 | 松下電器産業株式会社 | 自動黒レベル設定回路 |
| JPH01309417A (ja) * | 1988-06-07 | 1989-12-13 | R B Controls Kk | Ａｄ変換器用前置回路 |
| JP2005094678A (ja) * | 2003-09-19 | 2005-04-07 | Sanyo Electric Co Ltd | ビデオ信号処理装置及びテレビジョン受像装置 |
| WO2006064618A1 (ja) * | 2004-12-17 | 2006-06-22 | Matsushita Electric Industrial Co., Ltd. | 利得可変なアナログ・デジタル変換器、利得可変なアナログ・デジタル変換器の利得調整方法、及び利得可変なアナログ・デジタル変換器を含むシステム |
| JP2006352442A (ja) * | 2005-06-15 | 2006-12-28 | Seiko Epson Corp | 集積回路装置、マイクロコンピュータ及び電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5461453A (en) * | 1977-10-26 | 1979-05-17 | Hitachi Ltd | Analog-digital conversion circuit |
| JPS5617733B2 (ja) * | 1975-06-24 | 1981-04-24 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617733U (ja) * | 1979-07-17 | 1981-02-16 |
-
1982
- 1982-12-07 JP JP21429782A patent/JPS59104826A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617733B2 (ja) * | 1975-06-24 | 1981-04-24 | ||
| JPS5461453A (en) * | 1977-10-26 | 1979-05-17 | Hitachi Ltd | Analog-digital conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59104826A (ja) | 1984-06-16 |
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