JPH0534390A - Pulse detection circuit - Google Patents

Abstract

PURPOSE:To enable the detection of an input pulse with a shorter width than the cycle of a clock. CONSTITUTION:A flip flop 23 is set at the rising of an input pulse from an input terminal 21 and a Q output of the flip flop 23 is brought sequentially into D type flip flops 25, 26 and 27 by a clock of a terminal 28. An ANDing between a Q output of the flip flog 26 and a (q) output of the flip flop 27 is outputted as a pulse detection output from an AND circuit 29. An ANDing between an inversion signal of an input pulse and the Q output of the flip flop 26 is obtained with an AND circuit 24 thereby resetting the flip flop 23 by an output thereof.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、例えばイメージセン
サの試験時に、読み取り走査器からの起動パルスの検出
に利用されるパルス検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse detection circuit used for detecting an activation pulse from a reading scanner when testing an image sensor, for example.

【０００２】[0002]

【従来の技術】ＣＣＤ素子のようなイメージセンサの試
験は図４Ａに示すように、被試験ＣＣＤ素子１１に光を
入射し、読み取り走査器１２により被試験ＣＣＤ素子１
１を駆動し、被試験ＣＣＤ素子１１の出力をＡＤ変換器
１３でデジタル信号に変換して画像処理装置１４内のメ
モリ１５に取り込むが、この画像処理装置１４を動作さ
せるため、読み取り走査器１２の端子１６から起動パル
スを出力し、かつ読み取り走査器１２の端子１７からの
クロックＣＬＫにより、画像処理装置１４内のＤ形フリ
ップフロップ１８に前記起動パルスを取り込むと、Ｄ形
フリップフロップ１８の出力の立上りでメモリ１５に対
するデータの取込みが開始されるようにされていた。2. Description of the Related Art In testing an image sensor such as a CCD device, light is incident on a CCD device under test 11 as shown in FIG.
1, the output of the CCD element 11 under test is converted into a digital signal by the AD converter 13, and the digital signal is taken into the memory 15 in the image processing apparatus 14. However, in order to operate the image processing apparatus 14, the reading scanner 12 When a start pulse is output from the terminal 16 of the D-type flip-flop 18 in the image processing apparatus 14 by the clock CLK from the terminal 17 of the reading scanner 12, the output of the D-type flip-flop 18 is output. At the rising edge of, the fetching of data to the memory 15 is started.

【０００３】[0003]

【発明が解決しようとする課題】図４Ａに示したように
Ｄ形フリップフロップ１８の１個のみを用いたパルス検
出回路においては、入力パルス、つまり図４Ａの場合の
起動パルスのパルス幅が、クロックＣＬＫの１周期以下
で、かつ入力パルスがクロックと非同期であったり、入
力パルスのクロックに対する位相（タイミング）が変更
される場合は、例えば図４Ｂに示すように１つのクロッ
クＣＬＫの立上りの直後に入力パルスが立上り、次のク
ロックＣＬＫの立上りの前に入力パルスが立下るとフリ
ップフロップ１８のＱ出力は低レベルのまゝであり、入
力パルスを検出することができない。つまり図４Ａの例
では起動パルスを検出することができず、メモリ１５に
被試験ＣＣＤ素子１１の出力を取り込むことができず、
試験をすることができない。As shown in FIG. 4A, in the pulse detection circuit using only one D-type flip-flop 18, the pulse width of the input pulse, that is, the starting pulse in the case of FIG. 4A, is Immediately after the rise of one clock CLK, for example, as shown in FIG. 4B, when the input pulse is asynchronous with the clock or the phase (timing) of the input pulse with respect to the clock is changed within one cycle of the clock CLK. When the input pulse rises, and the input pulse falls before the next clock CLK rises, the Q output of the flip-flop 18 remains at the low level, and the input pulse cannot be detected. That is, in the example of FIG. 4A, the starting pulse cannot be detected, and the output of the CCD element under test 11 cannot be captured in the memory 15.
I can't test.

【０００４】[0004]

【課題を解決するための手段】この発明によれば、入力
パルスによりセットリセットフリップフロップがセット
され、そのフリップフロップの出力が多段縦続接続され
たＤ形フリップフロップにクロックにより取り込まれ、
そのＤ形フリップフロップの終段のｑ出力と、これより
前段のＤ形フリップフロップのＱ出力との論理積が第１
ＡＮＤ回路により取られてパルス検出出力として出力さ
れる。また上記前段のＤ形フリップフロップのＱ出力と
入力パルスの反転信号との論理積が第２ＡＮＤ回路によ
り取られ、その出力により上記セットリセットフリップ
フロップがリセットされる。According to the present invention, a set-reset flip-flop is set by an input pulse, and the output of the flip-flop is fetched by a clock in a D-type flip-flop connected in cascade.
The logical product of the q output of the final stage of the D-type flip-flop and the Q output of the D-type flip-flop of the preceding stage is the first
It is taken by the AND circuit and output as a pulse detection output. Also, the logical product of the Q output of the preceding D-type flip-flop and the inverted signal of the input pulse is taken by the second AND circuit, and the output resets the set / reset flip-flop.

【０００５】[0005]

【実施例】図１にこの発明の実施例を示す。入力端子２
１からの入力パルスはゲート２２を通じてセットリセッ
トフリップフロップ２３のセット端子へ供給されると共
に、ゲート２２の反転出力端を通じて第２ＡＮＤ回路２
４の一方の入力側へ供給される。第２ＡＮＤ回路２４の
出力はセットリセットフリップフロップ２３のリセット
端子へ供給される。セットリセットフリップフロップ２
３のＱ出力は、Ｄ形フリップフロップ２５，２６，２７
の縦続接続の初段のデータ端子Ｄへ供給される。FIG. 1 shows an embodiment of the present invention. Input terminal 2
The input pulse from 1 is supplied to the set terminal of the set / reset flip-flop 23 through the gate 22 and the second AND circuit 2 through the inverting output terminal of the gate 22.
4 is supplied to one input side. The output of the second AND circuit 24 is supplied to the reset terminal of the set / reset flip-flop 23. Set reset flip-flop 2
The Q output of 3 is the D-type flip-flops 25, 26, 27.
Is supplied to the first-stage data terminal D of the cascade connection.

【０００６】これらＤ形フリップフロップ２５，２６，
２７の各トリガ端子には端子２８からクロックＣＬＫが
与えられる。終段のＤ形フリップフロップ２７のｑ出力
（Ｑ出力の反転出力）と、その前段のＤ形フリップフロ
ップ２６のＱ出力とが第１ＡＮＤ回路２９へ供給され
る。また、このＤ形フリップフロップ２６のＱ出力は第
２ＡＮＤ回路２４の他方の入力側へ供給される。These D-type flip-flops 25, 26,
The clock CLK is applied from the terminal 28 to each trigger terminal of 27. The q output of the final D-type flip-flop 27 (the inverted output of the Q output) and the Q output of the preceding D-type flip-flop 26 are supplied to the first AND circuit 29. The Q output of the D-type flip-flop 26 is supplied to the other input side of the second AND circuit 24.

【０００７】この構成において図２に示すように、クロ
ックＣＬＫの周期より短い入力パルスが入力端子２１に
入力されると、その入力パルスの立上り時点ｔ₁ でセッ
トリセットフリップフロップ２３がセットされて、その
Ｑ出力が高レベルになる。次のクロックＣＬＫの立上り
で時点ｔ₂ でフリップフロップ２３のＱ出力がＤ形フリ
ップフロップ２５に取り込まれ、そのＱ出力が高レベル
になり、そのＱ出力は更に次のクロックＣＬＫの立上り
時点ｔ₃でＤ形フリップフロップ２６に取り込まれて、
そのＱ出力が高レベルになり、この高レベルとゲート２
２からの入力パルスの反転出力（図２Ｄ）の高レベルと
の論理積が第２ＡＮＤ回路２４でとられて、その出力
（図２Ｆ）が高レベルとなり、その高レベルの立上りに
より、セットリセットフリップフロップ２３がリセット
される（図２Ｃ）。In this configuration, as shown in FIG. 2, when an input pulse shorter than the cycle of the clock CLK is input to the input terminal 21, the set / reset flip-flop 23 is set at the rising time t ₁ of the input pulse, Its Q output goes high. At the time t ₂ at the rise of the next clock CLK, the Q output of the flip-flop 23 is taken into the D-type flip-flop 25, its Q output becomes high level, and the Q output thereof rises at the time t ₃ of the rise of the next clock CLK. Then, it is taken into the D-type flip-flop 26,
The Q output becomes high level, and this high level and gate 2
The logical product of the inverted output of the input pulse from FIG. 2 (FIG. 2D) and the high level is taken by the second AND circuit 24, and the output (FIG. 2F) becomes the high level, and the rising of the high level causes the set-reset flip-flop. 23 is reset (FIG. 2C).

【０００８】またこの時、Ｄ形フリップフロップ２７の
ｑ出力は高レベル（図２Ｇ）であるから、第１ＡＮＤ回
路２９の出力が高レベルとなり（図２Ｈ），出力端子か
ら入力パルスが到来したことを検出した出力が出力され
る。次のクロックＣＬＫの立上り時点ｔ₄ でフリップフ
ロップ２６のＱ出力の高レベルがフリップフロップ２７
に取り込まれ、そのｑ出力が低レベルとなり（図２
Ｇ），第１ＡＮＤ回路２９の出力も低レベルに戻る。At this time, since the q output of the D-type flip-flop 27 is at a high level (FIG. 2G), the output of the first AND circuit 29 is at a high level (FIG. 2H), and the input pulse has arrived from the output terminal. Is detected and the output is output. At the rising time t ₄ of the next clock CLK, the high level of the Q output of the flip-flop 26 changes to the flip-flop 27.
, And its q output becomes low level (Fig. 2
G), the output of the first AND circuit 29 also returns to the low level.

【０００９】次にクロックＣＬＫの周期よりも長い入力
パルスが入力された場合の動作を図３を参照して説明す
る。図２の場合と同様に、入力パルスの立上りでフリッ
プフロップ２３がセットされ（図３Ｃ），次のクロック
ＣＬＫの立上り時点ｔ₂ でフリップフロップ２５に高レ
ベルが取り込まれ、更に次のクロックＣＬＫの立上り時
点ｔ₃ でフリップフロップ２６に高レベルが取り込まれ
る。従って、第１ＡＮＤ回路２９で一致が得られ、パル
ス検出出力が得られる（図３Ｈ）。この時、ゲート２２
からの入力パルスの反転信号（図３Ｄ）が低レベルであ
るため、第２ＡＮＤ回路２４の出力は低レベルのまゝで
（図３Ｆ），フリップフロップ２３がリセットされな
い。Next, the operation when an input pulse longer than the cycle of the clock CLK is input will be described with reference to FIG. As in the case of FIG. 2, the flip-flop 23 is set at the rising edge of the input pulse (FIG. 3C), the high level is taken into the flip-flop 25 at the rising time t ₂ of the next clock CLK, and the next clock CLK is further fed. The high level is taken into the flip-flop 26 at the rising time point t ₃ . Therefore, a match is obtained in the first AND circuit 29 and a pulse detection output is obtained (FIG. 3H). At this time, the gate 22
Since the inversion signal (FIG. 3D) of the input pulse from is low level, the output of the second AND circuit 24 remains low level (FIG. 3F), and the flip-flop 23 is not reset.

【００１０】次のクロックＣＬＫの立上り時点ｔ₄ でフ
リップフロップ２７に高レベルが取り込まれ、そのｑ出
力が図３Ｇに示すように低レベルとなり、第１ＡＮＤ回
路２９からのパルス検出出力は低レベルになる。入力パ
ルスが立下るとその時点ｔ₅ に第２ＡＮＤ回路２４の両
入力が高レベルとなって、その出力が高レベルに立上り
（図３Ｆ），その立上りでフリップフロップ２３がリセ
ットされ、そのＱ出力が立下る（図３Ｃ）。この低レベ
ルが、これより順次発生するクロックＣＬＫの各立上り
で時点ｔ₆ ，ｔ₇ ，ｔ₈ にフリップフロップ２５，２
６，２７に順次取り込まれ、初期状態に戻る。At the next rising edge t ₄ of the clock CLK, the high level is taken into the flip-flop 27, its q output becomes low level as shown in FIG. 3G, and the pulse detection output from the first AND circuit 29 becomes low level. Become. When the input pulse falls, both inputs of the second AND circuit 24 become high level at the time t ₅ , the output thereof rises to the high level (FIG. 3F), and the flip-flop 23 is reset at the rise thereof, and its Q output Falls (Fig. 3C). This low level causes the flip-flops 25, 2 at the times t ₆ , t ₇ , t ₈ at each rising edge of the clock CLK sequentially generated.
6 and 27 are sequentially taken in, and the initial state is restored.

【００１１】このように、この発明では入力パルスのパ
ルス幅のいかんにかゝわらず、入力パルスの立上りから
同じ遅れで同一パルス幅の検出出力が得られる。入力パ
ルスとクロックＣＬＫとが非同期の場合に、フリップフ
ロップ２５の出力にひげが生じることがあり、このひげ
をフリップフロップ２６で取り除くようにしている。従
って、入力パルスとクロックＣＬＫとが同期している場
合は、フリップフロップ２５を省略してフリップフロッ
プ２３のＱ出力を直接フリップフロップ２６へ供給して
もよい。図１の構成において図２から理解されるよう
に、入力パルスの立上りと、その直前のクロックＣＬＫ
の立上りが接近している場合に、初期状態に戻るのはク
ロックＣＬＫの約４周期後であるから、クロックＣＬＫ
の周波数の４分の１よりも遅い入力パルスを検出するこ
とができる。また入力パルスの幅はフリップフロップ２
３をセットすることができる最小パルス幅以上必要であ
り、入力パルスのパルス間隔はクロックＣＬＫの周期の
２倍以上必要である。As described above, according to the present invention, regardless of the pulse width of the input pulse, the detection output having the same pulse width can be obtained with the same delay from the rising edge of the input pulse. When the input pulse and the clock CLK are asynchronous, whiskers may occur in the output of the flip-flop 25, and the whiskers are used to remove the whiskers. Therefore, when the input pulse and the clock CLK are synchronized, the flip-flop 25 may be omitted and the Q output of the flip-flop 23 may be directly supplied to the flip-flop 26. As can be seen from FIG. 2 in the configuration of FIG. 1, the rising edge of the input pulse and the clock CLK immediately before it.
When the rising edge of the clock CLK approaches, it returns to the initial state after about four cycles of the clock CLK.
It is possible to detect input pulses that are slower than a quarter of the frequency. The width of the input pulse is the flip-flop 2
The minimum pulse width that can set 3 is required, and the pulse interval of the input pulse is required to be twice the cycle of the clock CLK or more.

【００１２】[0012]

【発明の効果】以上述べたように、この発明によれば入
力パルスの幅がクロックＣＬＫの１周期以下であって
も、その入力パルスの到来を検出することができる。従
って、例えば図４に示したイメージセンサの試験におけ
る画像処理装置１４に対する起動パルスの取り込み部分
に、この発明を適用すれば起動パルスを必ず検出でき、
被試験素子の出力データを取りそこなうことはない。As described above, according to the present invention, the arrival of the input pulse can be detected even if the width of the input pulse is one cycle of the clock CLK or less. Therefore, for example, if the present invention is applied to the part for capturing the start pulse to the image processing device 14 in the test of the image sensor shown in FIG.
The output data of the device under test is not missed.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の実施例を示す論理回路図。FIG. 1 is a logic circuit diagram showing an embodiment of the present invention.

【図２】入力パルス幅がクロック周期より短い場合の図
１の動作例を示すタイムチャート。FIG. 2 is a time chart showing an operation example of FIG. 1 when an input pulse width is shorter than a clock cycle.

【図３】入力パルス幅がクロック周期より長い場合の図
１の動作例を示すタイムチャート。FIG. 3 is a time chart showing an operation example of FIG. 1 when an input pulse width is longer than a clock cycle.

【図４】Ａは従来のパルス検出回路を用いたイメージセ
ンサ試験装置の概略を示すブロック図、Ｂはその検出で
きない状態を示すタイムチャートである。FIG. 4A is a block diagram showing an outline of an image sensor test apparatus using a conventional pulse detection circuit, and B is a time chart showing a state in which it cannot be detected.

Claims (1)

【特許請求の範囲】 【請求項１】 入力パルスによりセットされるセットリ
セットフリップフロップと、 そのセットリセットフリップフロップの出力が供給さ
れ、クロックで取り込まれる複数の縦続接続されたＤ形
フリップフロップと、 これらＤ形フリップフロップの終段のｑ出力と、これよ
り前段のＤ形フリップフロップのＱ出力との論理積をと
り、パルス検出出力として出力する第１ＡＮＤ回路と、 上記前段のＤ形フリップフロップのＱ出力と、上記入力
パルスの反転信号との論理積をとって、上記セットリセ
ットフリップフロップをリセットする第２ＡＮＤ回路
と、 を具備するパルス検出回路。Claim: What is claimed is: 1. A set-reset flip-flop set by an input pulse, a plurality of cascade-connected D-type flip-flops supplied with an output of the set-reset flip-flop and fetched by a clock. A first AND circuit that logically ANDs the final q output of these D-type flip-flops with the Q output of the preceding D-type flip-flop to output as a pulse detection output, and the preceding D-type flip-flop A pulse detection circuit comprising: a second AND circuit that logically ANDs the Q output and the inverted signal of the input pulse to reset the set-reset flip-flop.