JPH06334965A - Rate converter - Google Patents

Abstract

PURPOSE:To reduce the size of a circuit, to stabilize operation because of eliminating the necessity of a multiplier circuit and to improve data quality. CONSTITUTION:The 1st rate data string is latched by a flip flop(FF) circuit 304 at the 1st clock and an output from the circuit 304 is inputted to respective FF circuits 306, 308 and latched by respective circuits 306, 308 respectively at the rising and falling of the 2nd clock. Respective latched outputs are mutually compared in data by an exclusive OR circuit 309, coincidence timing is detected and the timing signal is supplied to an FF circuit 312 as a clock. The circuit 312 samples and outputs the 1st rate data string delayed by a delay circuit 311 by using the clock and the sampled output is imparted to an FF circuit 313. The circuit 313 samples the input data by the 2nd clock of the 2nd rate and outputs a rate-converted data string.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、例えばデジタルカメ
ラのように、周波数の異なる２種類のクロックを用いる
装置に利用されるレート変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a rate converter used in a device such as a digital camera which uses two kinds of clocks having different frequencies.

【０００２】[0002]

【従来の技術】例えば２つの固体撮像素子間において、
画素数が異なる場合は、互いの水平転送周波数も異な
る。また、固体撮像素子の出力をアナログデジタル変換
してデジタル信号処理を行う場合、デジタル変換のため
のクロックの周波数は、通常は水平転送周波数のｎ倍で
ある。このように各種の固体撮像素子の出力がデジタル
化されたデータ列を、所定のレートに統一するために
は、信号処理部（カメラ、テレビ、ＶＴＲ等に内蔵され
る）においてレート変換装置が必要となる。2. Description of the Related Art For example, between two solid-state image pickup devices,
When the number of pixels is different, the horizontal transfer frequencies are also different from each other. Further, when the output of the solid-state image sensor is subjected to analog-to-digital conversion for digital signal processing, the frequency of the clock for digital conversion is usually n times the horizontal transfer frequency. In order to unify the data sequences in which the outputs of various solid-state image pickup devices are digitized to a predetermined rate, a rate conversion device is required in the signal processing unit (built into a camera, a television, a VTR, etc.). Becomes

【０００３】図４は従来のデジタルテレビやデジタルＶ
ＴＲに使用されているレート変換装置であり、図５はそ
の動作を示すタイミングチャートである。この分野のレ
ート変換においては、２つのクロックにおける第１の周
波数ｆ1 と第２の周波数ｆ2が極めて近接しており、か
つｆ１（もしくはｆ２が不安定な場合が多い（つまりｆ
１≧ｆ２にもｆ１＜ｆ２にもなりやすい）。この場合の
レート変換装置では、クロックｃｋ１とｃｋ２の位相比
較が必要不可欠である。また、ｆ１とｆ２が明らかに異
なる場合にも、ｃｋ１（もしくはｃｋ２）を逓倍して用
いるレート変換装置では逓倍回路の安定化に難がある。FIG. 4 shows a conventional digital television or digital V
FIG. 5 is a timing chart showing the operation of the rate conversion device used in TR. In the rate conversion in this field, the first frequency f1 and the second frequency f2 in the two clocks are very close to each other, and f1 (or f2 is often unstable (that is, f
It is easy for 1 ≧ f2 and f1 <f2). In the rate conversion device in this case, the phase comparison of the clocks ck1 and ck2 is indispensable. Further, even when f1 and f2 are obviously different from each other, it is difficult to stabilize the multiplication circuit in the rate conversion device that multiplies ck1 (or ck2).

【０００４】以下、クロック逓倍回路を用いたレート変
換装置の例を説明する。図４において、１０４、１０
５、１０７、１１２、１１３、１１４は、すべてＤタイ
プフリップフロップ回路であり、クロックの立上がりで
データを読取りホールドする。１０１はデータ入力端子
であり、１０２は第１のクロックｃｋ１（周波数ｆ１）
の入力端子、１０３は第２のクロックｃｋ２（周波数ｆ
２）の入力端子である。また、回路の各部には、図５に
示す信号波形に示した（ａ）〜（ｌ）と同一符号（ａ）
〜（ｌ）を示している。またデータ入力としては、デー
タＡ〜Ｈの例を示している。入力端子１０１から供給さ
れるデータ列は、入力端子１０２から供給される第１の
クロックｃｋ１（図５（ａ））の立上がりでフリップフ
ロップ回路１０４にラッチされる。フリップフロップ回
路１０４の出力データ（図５（ｂ））は、フリップフロ
ップ回路１０５、１０７のデータ入力部に供給される。
フリップフロップ回路１０５は、図５（ｂ）のデータ列
を、入力端子１０３から供給される第２のクロックｃｋ
２（図５（ｃ））によりラッチして出力する（図５
（ｄ））。図５（ｄ）の斜線部分のデータは、データの
変化点を取り込むのでデータが不定になることを示して
いる。第２のクロック（図５（ｃ））は、インバータ１
０６により反転された形（図５（ｅ））で、フリップフ
ロップ回路１０７に供給されている。このクロックによ
りデータを取り込むと、フリップフロップ回路１０７の
出力は、図５（ｆ）に示すようになる。An example of the rate conversion device using the clock multiplication circuit will be described below. In FIG. 4, 104 and 10
5, 107, 112, 113, 114 are all D type flip-flop circuits, which read and hold data at the rising edge of the clock. 101 is a data input terminal, 102 is the first clock ck1 (frequency f1)
Of the second clock ck2 (frequency f
It is the input terminal of 2). Further, in each part of the circuit, the same reference numeral (a) as (a) to (l) shown in the signal waveforms shown in FIG.
~ (L) are shown. Further, as data input, examples of data A to H are shown. The data string supplied from the input terminal 101 is latched in the flip-flop circuit 104 at the rising edge of the first clock ck1 (FIG. 5A) supplied from the input terminal 102. The output data of the flip-flop circuit 104 (FIG. 5B) is supplied to the data input units of the flip-flop circuits 105 and 107.
The flip-flop circuit 105 outputs the data string of FIG. 5B to the second clock ck supplied from the input terminal 103.
2 (FIG. 5 (c)) to latch and output (FIG. 5).
(D)). The shaded data in FIG. 5D indicates that the data becomes indefinite because the data change point is captured. The second clock (FIG. 5C) is the inverter 1
It is supplied to the flip-flop circuit 107 in a form inverted by 06 (FIG. 5E). When the data is fetched by this clock, the output of the flip-flop circuit 107 becomes as shown in FIG.

【０００５】ここで、フリップフロップ回路１０７の出
力データ（図５（ｆ））とフリップフロップ回路１０５
の出力データ（図５（ｄ））とは、イクスクルーシブオ
ア回路１１１に供給されている。イクスクルーシブオア
回路１１１は、両入力データを比較し一致する期間は、
ハイレベル（以下“Ｈ”と記す）を出力し、不一致であ
る期間はローレベル（以下“Ｌ”と記す）を出力する
（図５（ｇ））。Here, the output data of the flip-flop circuit 107 (FIG. 5 (f)) and the flip-flop circuit 105.
Output data (FIG. 5D) is supplied to the exclusive OR circuit 111. The exclusive OR circuit 111 compares the both input data, and during the matching period,
A high level (hereinafter referred to as "H") is output, and a low level (hereinafter referred to as "L") is output during a period when they do not match (FIG. 5 (g)).

【０００６】一方、入力端子１０３のクロックｃｋ２
は、遅延回路１０８とイクスクルーシブオア回路１０９
の一方端に入力される。イクスクルーシブオア回路１０
９の他方端には遅延回路１０８の出力が供給されてい
る。遅延回路１０８とイクスクルーシブオア回路１０９
は、逓倍回路を構成しており、イクスクルーシブオア回
路１０９の出力には、図５（ｉ）に示すような逓倍され
たクロックが得られる。このクロックは、フリップフロ
ップ回路１１２に供給される。On the other hand, the clock ck2 of the input terminal 103
Is a delay circuit 108 and an exclusive OR circuit 109.
Input to one end of. Exclusive OR circuit 10
The output of the delay circuit 108 is supplied to the other end of 9. Delay circuit 108 and exclusive OR circuit 109
Constitutes a multiplication circuit, and a multiplied clock as shown in FIG. 5 (i) is obtained at the output of the exclusive OR circuit 109. This clock is supplied to the flip-flop circuit 112.

【０００７】フリップフロップ回路１１２のデータ入力
端には、常にハイレベル“Ｈ”が与えられている。さら
にこのフリップフロップ回路１１２のクリア端子には、
先のイクスクルーシブオア回路１１１の出力（図５
（ｇ））が供給されている。フリップフロップ回路１１
２は、クリア端子に“Ｌ”が入力すると強制的にその出
力を“Ｌ”にする。この結果、フリップフロップ回路１
１２の出力（図５（ｊ））は、（ｇ）がハイレベルの期
間のみ、（ｉ）により“Ｈ”をラッチし、（ｇ）が
“Ｌ”に変わると出力は“Ｌ”となる。このフリップフ
ロップ回路１１２の出力は、フリップフロップ回路１１
３のクロック入力となる。フリップフロップ回路１１３
のデータ入力端には、フリップフロップ回路１０７の出
力（図５（ｆ））が供給されている。これにより、フリ
ップフロップ回路１１３からは、図５（ｋ）に示すよう
なデータが得られる。即ち、データ長は一定にはならな
いが、不定データ期間を除いてサンプリングしたデータ
が得られる。次に、このデータは、フリップフロップ回
路１１４に入力される。このフリップフロップ回路１１
４のクロックとしては、先の第２のクロックｃｋ２が用
いられているので、結局、図５（ｌ）に示すように、一
定のデータ長で、レート変換されたデータＡ〜Ｈを得る
ことができる。The high level "H" is always applied to the data input terminal of the flip-flop circuit 112. Furthermore, the clear terminal of this flip-flop circuit 112 is
The output of the exclusive OR circuit 111 (see FIG. 5).
(G)) is supplied. Flip-flop circuit 11
2 forcibly sets its output to "L" when "L" is input to the clear terminal. As a result, the flip-flop circuit 1
The output 12 (FIG. 5 (j)) latches "H" by (i) only when (g) is at a high level, and the output becomes "L" when (g) changes to "L". . The output of the flip-flop circuit 112 is the flip-flop circuit 11
3 clock input. Flip-flop circuit 113
The output of the flip-flop circuit 107 (FIG. 5 (f)) is supplied to the data input terminal of. As a result, the data as shown in FIG. 5K is obtained from the flip-flop circuit 113. That is, although the data length is not constant, sampled data can be obtained excluding the indefinite data period. Next, this data is input to the flip-flop circuit 114. This flip-flop circuit 11
Since the second clock ck2 is used as the clock of No. 4, the rate-converted data A to H can be obtained with a constant data length, as shown in FIG. it can.

【０００８】上記したレート変換装置の問題点を説明す
る。遅延回路１０８、イクスクルーシブオア回路１０
９、フリップフロップ回路１１２のクロック系統は、遅
延時間による問題がある。即ち、フリップフロップ回路
１１３で用いるクロック（ｊ）は、クロックｃｋ２を逓
倍し、比較結果（ｇ）によりフリップフロップ回路１１
２をクリアすることにより作成している。このために、
クロック（ｊ）は、遅延回路１０８の遅延時間、イクス
クルーシブオア回路１０９の伝搬時間、フリップフロッ
プ回路１１２の伝搬時間の和分だけクロックｃｋ２より
も送れている。さらにフリップフロップ回路１１３の伝
搬時間も考えると、フリップフロップ回路１１４におい
て不定データを出さないようにするには、伝搬時間、遅
延時間等の時間遅れを十分に考慮する必要が生じる。逆
に、２逓倍によりＨ／Ｌレベルの期間がはっきりした波
形を得るためには、遅延回路１０８の遅延量がある程度
必要となる。このために、上記の装置は、設計の際に精
密な設定が必要である。また、ＩＣ化する場合には、ゲ
ートに与える電源電圧、温度が遅延時間変動の要因とな
るので、安定動作を常に保障する場合にはレイアウト上
の制限等も必要である。Problems of the above rate converter will be described. Delay circuit 108, exclusive OR circuit 10
9. The clock system of the flip-flop circuit 112 has a problem due to the delay time. That is, the clock (j) used in the flip-flop circuit 113 is multiplied by the clock ck2, and the flip-flop circuit 11 is calculated according to the comparison result (g).
Created by clearing 2. For this,
The clock (j) is sent from the clock ck2 by the sum of the delay time of the delay circuit 108, the propagation time of the exclusive OR circuit 109, and the propagation time of the flip-flop circuit 112. Further, considering the propagation time of the flip-flop circuit 113, it is necessary to fully consider the time delay such as the propagation time and the delay time in order to prevent the indefinite data from being output in the flip-flop circuit 114. On the contrary, in order to obtain a waveform in which the H / L level period is clear by doubling, the delay amount of the delay circuit 108 is required to some extent. For this reason, the above-mentioned device requires precise setting in design. Further, when integrated into an IC, the power supply voltage applied to the gate and the temperature become factors of delay time fluctuations, and therefore layout restrictions and the like are necessary when always ensuring stable operation.

【０００９】[0009]

【発明が解決しようとする課題】クロック位相を比較し
てサンプリングクロックを作成する上記の方式による
と、回路規模が大きくなる。また上記の回路のようにク
ロックの逓倍を行う回路は不安定な動作になりやすい。
またレート変換動作も不安定になりやすく、設計も困難
を伴うという問題を有する。According to the above-described method of creating the sampling clock by comparing the clock phases, the circuit scale becomes large. Further, a circuit that multiplies a clock like the above-mentioned circuit is likely to have an unstable operation.
Further, there is a problem that the rate conversion operation is likely to be unstable and the design is difficult.

【００１０】そこでこの発明は、回路規模が小さくて済
み、逓倍回路が不要であるために動作が安定し、データ
品位を向上できるレート変換装置を提供することを目的
とする。Therefore, an object of the present invention is to provide a rate conversion device which has a small circuit scale and does not require a multiplication circuit, so that the operation is stable and the data quality is improved.

【００１１】[0011]

【課題を解決するための手段】この発明は、入力データ
が供給され、任意の周波数ｆ１のクロックｃｋ１で動作
し、クロックｃｋ１の１周期毎に確定されたデータ出力
を得る第１のフリップフロップ回路と、前記ｆ１と異な
る第２の周波数ｆ２のクロックｃｋ２の立上がりと立下
がりによって、それぞれ前記第１のフリップフロップ回
路の出力データをラッチする第２、第３のフリップフロ
ップ回路と、前記第２、第３のフリップフロップ回路の
出力データを比較し、このデータが一致する期間と不一
致の期間を区別した２値の比較結果信号を出力する比較
手段と、遅延時間が前記第２、第３のフリップフロップ
回路でそれぞれラッチした出力データが確定するまでの
時間と、前記比較手段において前記比較結果信号が確定
する時間との和に準じて遅延時間が設定されており、前
記第１のフリップフロップ回路の出力データを遅延する
遅延手段と、前記比較手段から出力された比較結果信号
をクロックとし、前記遅延手段から出力されたデータを
ラッチする第４のフリップフロップ回路と、前記第４の
フリップフロップ回路の出力データを前記第２のクロッ
クｃｋ２によりラッチする第５のフリップフロップ回路
とを備える。The first flip-flop circuit according to the present invention is supplied with input data, operates with a clock ck1 having an arbitrary frequency f1, and obtains a data output determined for each cycle of the clock ck1. And second and third flip-flop circuits for latching output data of the first flip-flop circuit by rising and falling of a clock ck2 having a second frequency f2 different from f1, respectively. Comparing means for comparing the output data of the third flip-flop circuit and outputting a binary comparison result signal that distinguishes a period in which this data matches and a period in which this data does not match, and a delay time for the second and third flip-flops. The sum of the time until the output data latched in each latch circuit is fixed and the time when the comparison result signal is fixed in the comparing means. The delay time is set, and the delay means for delaying the output data of the first flip-flop circuit and the comparison result signal output from the comparison means are used as clocks to output the data output from the delay means. A fourth flip-flop circuit for latching and a fifth flip-flop circuit for latching the output data of the fourth flip-flop circuit by the second clock ck2 are provided.

【００１２】[0012]

【作用】上記の手段により、クロックの２逓倍を行うこ
となく、第１のレートのデータを反転関係にある第２の
レートのクロックでサンプリングし、互いのデータを比
較した比較結果から、レート変換の前処理ようのクロッ
クを作成し、入力データをサンプリングし、これを第２
のクロックでサンプリングしてレート変換出力をえるよ
うになっている。遅延手段は、データ系統とクロック系
統の時間差の調整を行っている。According to the above means, the data of the first rate is sampled by the clock of the second rate which is in the inversion relation without performing the clock multiplication, and the rate conversion is performed based on the comparison result of the mutual data. Create a clock for pre-processing, sample the input data,
It is designed to obtain the rate conversion output by sampling with the clock. The delay means adjusts the time difference between the data system and the clock system.

【００１３】[0013]

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の一実施例であり、図２は図１
の回路の各部の信号波形を示しており、同図の（ａ）〜
（ｊ）は、図１に示した信号（ａ）〜（ｊ）に対応す
る。この実施例は１ビットのレート変換装置を示してい
る。３０４、３０６、３０８、３１２、３１３は、Ｄタ
イプフリップフロップ回路である。入力端子３０１には
データ列が供給され、入力端子３０２には第１のクロッ
クｃｋ１が供給される。また入力端子３０３には、第２
のクロックｃｋ２が供給される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an embodiment of the present invention, and FIG.
The signal waveforms of the respective parts of the circuit are shown in FIG.
(J) corresponds to the signals (a) to (j) shown in FIG. This embodiment shows a 1-bit rate converter. Reference numerals 304, 306, 308, 312 and 313 are D type flip-flop circuits. The data string is supplied to the input terminal 301, and the first clock ck1 is supplied to the input terminal 302. The input terminal 303 has a second
Clock ck2 is supplied.

【００１４】データ列Ａ〜Ｈは、フリップフロップ回路
３０３において、クロックｃｋ１（図２（ａ）の立上が
りでラッチされて出力される（図２（ｂ））。このデー
タは、フリップフロップ回路３０６、３０８及び遅延回
路３１１に入力される。The data strings A to H are latched and output by the flip-flop circuit 303 at the rising edge of the clock ck1 (FIG. 2 (a)) (FIG. 2 (b)). It is input to 308 and the delay circuit 311.

【００１５】フリップフロップ回路３０６は、第２のク
ロックｃｋ２の立上がりで、データ（ｂ）をラッチして
出力する（図２（ｄ））。またフリップフロップ回路３
０８では、クロック入力として、第２のクロックｃｋ２
をインバータ３０７で反転したもの（図２（ｅ））が用
いられ、その立上がりでデータ（ｂ）をラッチして出力
する（図２（ｆ））。フリップフロップ回路３０６、３
０８の出力データ（ｄ）、（ｆ）は、イクスクルーシブ
オア回路３０９に入力されて比較される。イクスクルー
シブオア回路３０９は、入力データが等しいときは
“Ｈ”を出力し、ことなるときは“Ｌ”を出力する。こ
のイクスクルーシブオア回路３０９の出力（図２
（ｇ））は、フリップフロップ回路３１２のクロックと
して用いられる。The flip-flop circuit 306 latches and outputs the data (b) at the rising edge of the second clock ck2 (FIG. 2 (d)). Also, the flip-flop circuit 3
In 08, the second clock ck2 is used as a clock input.
Is inverted by the inverter 307 (FIG. 2 (e)), and the data (b) is latched and output at the rising edge (FIG. 2 (f)). Flip-flop circuit 306, 3
The output data (d) and (f) of 08 are input to the exclusive OR circuit 309 and compared. The exclusive OR circuit 309 outputs "H" when the input data are the same and outputs "L" when the input data is different. The output of this exclusive OR circuit 309 (see FIG.
(G) is used as a clock of the flip-flop circuit 312.

【００１６】フリップフロップ回路３１２のデータ入力
端には、遅延回路３１１の出力（図２（ｈ））が供給さ
れている。これにより、フリップフロップ回路３１７
は、図２（ｉ）に示すデータを得ることができる。ここ
では、フリップフロップ回路３１２に入力するデータに
不定データが含まれていないので、データ（ｉ）に不定
データが含まれることがない。The output (FIG. 2 (h)) of the delay circuit 311 is supplied to the data input terminal of the flip-flop circuit 312. As a result, the flip-flop circuit 317
Can obtain the data shown in FIG. Here, since the data input to the flip-flop circuit 312 does not include indeterminate data, the data (i) does not include indeterminate data.

【００１７】ここで、遅延回路３１５は、インバータ３
０７、フリップフロップ回路３０８、イクスクルーシブ
オア回路３０９の遅延時間を相殺できるように、遅延時
間が設定されおり、データ（ｂ）の変化点をフリップフ
ロップ回路３１２でラッチしないようにしている。今、
インバータ３０７からフリップフロップ回路３０８、イ
クスクルーシブオア回路３０９までの遅延時間をｔG 、
遅延回路３１１の遅延時間をｔDL、第２のクロックｃｋ
２の周波数をｆ２とすると、ｔG ＜ｔDL＜｛１／（２×
ｆ２）｝を満足すれば良い。フリップフロップ回路３１
２でラッチされ出力されたデータ（ｉ）は、データ期間
が変化するが、その変化点は第２のクロックｃｋ２の立
上がりもしくは立下がりに準じている。そこで、このデ
ータ（ｉ）をフリップフロップ回路３１３においてクロ
ックｃｋ２のタイミングでラッチして出力すれば、出力
端子３１４には図２（ｊ）に示すようにデータ期間が均
一なデータ列を得ることができる。Here, the delay circuit 315 is the inverter 3
07, the flip-flop circuit 308, and the exclusive OR circuit 309 are set so that the delay time can be offset, and the change point of the data (b) is not latched by the flip-flop circuit 312. now,
The delay time from the inverter 307 to the flip-flop circuit 308 and the exclusive OR circuit 309 is tG,
The delay time of the delay circuit 311 is tDL, and the second clock ck
If the frequency of 2 is f2, then tG <tDL <{1 / (2 ×
f2)} should be satisfied. Flip-flop circuit 31
The data period of the data (i) latched and output at 2 changes depending on the rising or falling of the second clock ck2. Therefore, if this data (i) is latched and output at the timing of the clock ck2 in the flip-flop circuit 313, a data string having a uniform data period can be obtained at the output terminal 314 as shown in FIG. 2 (j). it can.

【００１８】ここで、上記の回路のクロック周波数につ
いての制限を説明する。クロックｃｋ１の周波数をｆ１
と、クロックｃｋ２の周波数をｆ２とすれば、ｆ１＜ｆ
２を常に満足しなければならない。この実施例では、１
ビットのデータを比較しているので、クロック（ｇ）に
は誤信号が含まれない。The limitation on the clock frequency of the above circuit will now be described. Set the frequency of clock ck1 to f1
If the frequency of the clock ck2 is f2, then f1 <f
You must always be satisfied with 2. In this example, 1
Since the bit data is compared, the clock (g) does not include an erroneous signal.

【００１９】図３はこの発明の他の実施例であり、ｎビ
ットのレート変換装置の例である。５０２、５０３、５
０４、５０８、５０９は、Ｄタイプフリップフロップ回
路であるが、データがｎビットであるからそれぞれはｎ
個の独立したフリップフロップ回路が並列接続されて構
成されている。ｎビットのデータと変換前のレートのク
ロックｃｋ１がフリップフロップ回路５０２に供給され
ている。このフリップフロップ回路５０２の出力は、フ
リップフロップ回路５０３、５０４及び遅延回路５０７
に供給されている。比較器５０５は、フリップフロップ
回路５０３と５０４の出力であるｎビットのデータを比
較し、その比較結果を１ビットで出力する。データが一
致するときは“Ｈ”を出力し、不一致のときは“Ｌ”を
出力する。この場合、比較器５０５は、不定データと変
化点の比較結果を誤信号として出力する可能性がある。
そこで誤信号除去回路５０６において、例えばパルス幅
の小さいようなノイズ成分を除去し、ｎビットフリップ
フロップ回路５０８のクロックを得ている。フリップフ
ロップ回路５０８のデータ入力端には、フリップフロッ
プ回路５０２の出力データを遅延したデータが供給され
ている。フリップフロップ回路５０８のラッチ出力は、
データ期間が均一でないので、次段のフリップフロップ
回路５０９に入力されて、一定のレートの第２のクロッ
クｃｋ２によりサンプリングされて出力される。FIG. 3 shows another embodiment of the present invention, which is an example of an n-bit rate converter. 502, 503, 5
Reference numerals 04, 508, and 509 denote D-type flip-flop circuits, but since the data has n bits, each has n bits.
It is configured by connecting independent flip-flop circuits in parallel. The n-bit data and the clock ck1 at the rate before conversion are supplied to the flip-flop circuit 502. The output of the flip-flop circuit 502 is the flip-flop circuits 503 and 504 and the delay circuit 507.
Is being supplied to. The comparator 505 compares the n-bit data output from the flip-flop circuits 503 and 504, and outputs the comparison result as 1 bit. When the data match, "H" is output, and when they do not match, "L" is output. In this case, the comparator 505 may output the comparison result of the indefinite data and the change point as an erroneous signal.
Therefore, the erroneous signal removing circuit 506 removes a noise component having a small pulse width, for example, to obtain a clock for the n-bit flip-flop circuit 508. Data obtained by delaying the output data of the flip-flop circuit 502 is supplied to the data input terminal of the flip-flop circuit 508. The latch output of the flip-flop circuit 508 is
Since the data period is not uniform, it is input to the flip-flop circuit 509 at the next stage, sampled by the second clock ck2 at a constant rate, and output.

【００２０】[0020]

【発明の効果】以上説明したようにこの発明によれば、
回路規模が小さくて済み、逓倍回路が不要であるために
動作が安定し、データ品位を向上できる。As described above, according to the present invention,
Since the circuit scale is small and no multiplication circuit is required, the operation is stable and the data quality can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例を示す回路図。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

【図２】図１の回路の動作を説明するために示したタイ
ミング図。FIG. 2 is a timing diagram shown for explaining the operation of the circuit of FIG.

【図３】この発明の他の実施例を示す図。FIG. 3 is a diagram showing another embodiment of the present invention.

【図４】従来のレート変換装置を示す図。FIG. 4 is a diagram showing a conventional rate conversion device.

【図５】図４の回路の動作を説明するために示したタイ
ミング図。5 is a timing chart shown to explain the operation of the circuit of FIG.

【符号の説明】[Explanation of symbols]

３０４、３０６、３０８、３１２、３１３…フリップフ
ロップ回路、３０７…インバータ、３０９…イクスクル
ーシブオア回路、３１１…遅延回路。304, 306, 308, 312, 313 ... Flip-flop circuit, 307 ... Inverter, 309 ... Exclusive OR circuit, 311 ... Delay circuit.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 入力データが供給され、任意の周波数ｆ
１のクロックｃｋ１で動作し、クロックｃｋ１の１周期
毎に確定されたデータ出力を得る第１のフリップフロッ
プ回路と、 前記ｆ１と異なる第２の周波数ｆ２のクロックｃｋ２の
立上がりと立下がりによって、それぞれ前記第１のフリ
ップフロップ回路の出力データをラッチする第２、第３
のフリップフロップ回路と、 前記第２、第３のフリップフロップ回路の出力データを
比較し、このデータが一致する期間と不一致の期間を区
別した２値の比較結果信号を出力する比較手段と、 遅延時間が前記第２、第３のフリップフロップ回路でそ
れぞれラッチした出力データが確定するまでの時間と、
前記比較手段において前記比較結果信号が確定する時間
との和に準じて遅延時間が設定されており、前記第１の
フリップフロップ回路の出力データを遅延する遅延手段
と、 前記比較手段から出力された比較結果信号をクロックと
し、前記遅延手段から出力されたデータをラッチする第
４のフリップフロップ回路と、 前記第４のフリップフロップ回路の出力データを前記第
２のクロックｃｋ２によりラッチする第５のフリップフ
ロップ回路とを具備したことを特徴とするレート変換装
置。1. Input data is supplied, and an arbitrary frequency f
A first flip-flop circuit that operates with a single clock ck1 and obtains a data output that is determined for each cycle of the clock ck1, and a rising and a falling of a clock ck2 having a second frequency f2 different from the f1 Second and third latching output data of the first flip-flop circuit
Comparing the output data of the second and third flip-flop circuits, and outputting a binary comparison result signal that distinguishes a period in which the data matches and a period in which the data does not match; Time is the time until the output data latched by the second and third flip-flop circuits are determined,
The delay time is set according to the sum of the time for which the comparison result signal is determined in the comparison means, the delay means delays the output data of the first flip-flop circuit, and the delay time is output from the comparison means. A fourth flip-flop circuit for latching the data output from the delay means using the comparison result signal as a clock, and a fifth flip-flop circuit for latching the output data of the fourth flip-flop circuit by the second clock ck2. A rate conversion device comprising: 【請求項２】 前記第１、第２、第３、第４のフリップ
フロップ回路は、ｎビット並列に処理するｎビットフリ
ップフロップ回路であることを特徴とする請求項１記載
のレート変換装置。2. The rate conversion apparatus according to claim 1, wherein the first, second, third, and fourth flip-flop circuits are n-bit flip-flop circuits that process n bits in parallel. 【請求項３】 前記比較手段は、ｎビットのビット深み
方向へ２つのデータがすべて等しいかどうかを判定して
前記比較結果信号を出力するものであり、この比較結果
信号は、誤信号除去手段を介して前記４のフリップフロ
ップ回路に供給されることを特徴とする請求項２記載の
レート変換装置。3. The comparison means determines whether or not two pieces of data are all equal in the bit depth direction of n bits and outputs the comparison result signal. The comparison result signal is erroneous signal removal means. 3. The rate conversion device according to claim 2, wherein the rate conversion device is supplied to the four flip-flop circuits via the.