JP3662411B2

JP3662411B2 - Trigger circuit

Info

Publication number: JP3662411B2
Application number: JP02960598A
Authority: JP
Inventors: 寿雄中村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-02-12
Filing date: 1998-02-12
Publication date: 2005-06-22
Anticipated expiration: 2018-02-12
Also published as: JPH11234094A

Description

【０００１】
【発明の属する技術分野】
本願発明は、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路に関する。
【０００２】
【従来の技術】
たとえばディジタイザなどの測定器においては、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路を内蔵している。
【０００３】
このような従来のトリガ回路は、図３に示すように、フリップフロップ回路３１、可変抵抗器ＶＲ₁、およびキャパシタンスＣ₁を備えたモノマルチバイブレータにより実現されていた。
【０００４】
しかし、上記従来のモノマルチバイブレータからなるトリガ回路では、可変抵抗器ＶＲ₁やキャパシタンスＣ₁などの外部部品が必要であり、これらの調整作業に多くの時間を要するとともに、動作が不安定になり易いという課題があった。さらには、外部部品を接続するための外部ピンを設置しなければならず、たとえばＦＰＧＡ（field programmable gate array ）などに内蔵するには不利であるという課題もあった。
【０００５】
【発明の開示】
本願発明は、上記した事情のもとで考え出されたものであって、外部部品を設けることなく、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成できるトリガ回路を提供することを、その課題とする。
【０００６】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００７】
本願発明の第１の側面によれば、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路であって、入力トリガパルスをラッチするラッチ回路と、複数段に縦続接続されてクロック信号に同期して動作する複数のフリップフロップ回路からなるとともにラッチ回路の出力を遅延させる遅延回路と、ラッチ回路の出力と遅延回路の出力とに基づいて、クロック信号の１周期分以上のパルス幅を有する出力トリガパルスを生成する論理回路とを備えており、論理回路は、ラッチ回路の出力と遅延回路の出力との排他的論理和を出力するＥＸＯＲ回路と、ラッチ回路の出力とＥＸＯＲ回路の出力との論理積を出力するＡＮＤ回路とを有することを特徴とする、トリガ回路が提供される。
【０００９】
本願発明によれば、ラッチ回路により入力トリガパルスをラッチし、遅延回路によりラッチ回路の出力を遅延させて、論理回路によりラッチ回路の出力と遅延回路の出力とに基づいて出力トリガパルスを生成するので、外部部品を設けることなく、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成できる。したがって、外部部品の調整作業をなくすことができるとともに、動作の安定化を図ることができ、さらには外部部品を接続するための外部ピンをなくすことができる。
【００１０】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１１】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００１２】
図１は、本願発明に係るトリガ回路の回路ブロック図であって、このトリガ回路は、フリップフロップ回路１〜３、ＥＸＯＲ回路４、およびＡＮＤ回路５を備えている。
【００１３】
フリップフロップ回路１は、Ｄフリップフロップからなり、入力端Ｄは電源によりハイレベルに維持されている。クロック入力端には、外部から端子６を介して入力トリガパルスが入力され、リセット端ＲＳＴには、端子７を介してリセット信号♯ＲＳＴが入力される。なお、♯は反転を表す記号である。
【００１４】
フリップフロップ回路２は、Ｄフリップフロップからなり、入力端Ｄにはフリップフロップ回路１の非反転出力端Ｑからの出力が入力され、クロック入力端には端子８を介してクロック信号ＣＬＫが入力される。
【００１５】
フリップフロップ回路３は、Ｄフリップフロップからなり、入力端Ｄにはフリップフロップ回路２の非反転出力端Ｑからの出力が入力され、クロック入力端には端子８を介してクロック信号ＣＬＫが入力される。
【００１６】
ＥＸＯＲ回路４は、一方の入力端にフリップフロップ回路１の非反転出力端Ｑからの出力が入力され、他方の入力端にフリップフロップ回路３の非反転出力端Ｑからの出力が入力される。
【００１７】
ＡＮＤ回路５は、一方の入力端にフリップフロップ回路１の非反転出力端Ｑからの出力が入力され、他方の入力端にＥＸＯＲ回路４の出力が入力される。ＡＮＤ回路５の出力端は端子９に接続されている。
【００１８】
すなわち、フリップフロップ回路１は、入力トリガパルスをラッチするラッチ回路を構成している。フリップフロップ回路２，３は、複数段に縦続接続されてクロック信号に同期して動作する複数のフリップフロップ回路からなり、ラッチ回路の出力を遅延させる遅延回路を構成している。ＥＸＯＲ回路４およびＡＮＤ回路５は、ラッチ回路の出力と遅延回路の出力とに基づいて、クロック信号の１周期分以上のパルス幅を有する出力トリガパルスを生成する論理回路を構成している。
【００１９】
図２は、図１に示すトリガ回路の動作を説明するためのタイミングチャートであって、このタイミングチャートを参照しながら上記トリガ回路の動作を説明する。
【００２０】
端子７を介してフリップフロップ回路１のリセット端ＲＳＴに入力されているリセット信号♯ＲＳＴがハイレベルのときに、端子６を介してフリップフロップ回路１のクロック入力端に入力されている入力トリガパルスがハイレベルになると、その立上がりエッジに同期して、フリップフロップ回路１の非反転出力端Ｑから出力される信号がローレベルからハイレベルに反転する。
【００２１】
フリップフロップ回路１の非反転出力端Ｑから出力されてフリップフロップ回路２の入力端Ｄに入力されている信号がハイレベルになると、端子８を介してフリップフロップ回路２のクロック入力端に入力されているクロック信号ＣＬＫの立上がりエッジに同期して、フリップフロップ回路２の非反転出力端Ｑから出力される信号がローレベルからハイレベルに反転する。
【００２２】
フリップフロップ回路２の非反転出力端Ｑから出力されてフリップフロップ回路３の入力端Ｄに入力されている信号がハイレベルになると、端子８を介してフリップフロップ回路３のクロック入力端に入力されているクロック信号ＣＬＫの立上がりエッジに同期して、フリップフロップ回路３の非反転出力端Ｑから出力される信号がローレベルからハイレベルに反転する。すなわち、フリップフロップ回路３の非反転出力端Ｑから出力される信号は、フリップフロップ回路２の非反転出力端Ｑから出力される信号よりもクロック信号ＣＬＫの１周期分遅れてハイレベルになる。
【００２３】
フリップフロップ回路３の非反転出力端Ｑから出力されてＥＸＯＲ回路４の他方の入力端に入力されている信号がハイレベルになると、ＥＸＯＲ回路４の出力端から出力されている信号がハイレベルからローレベルに反転する。すなわち、ＥＸＯＲ回路４の出力端から出力される信号は、フリップフロップ回路１の非反転出力端Ｑから出力される信号がハイレベルになった時点から、フリップフロップ回路３の非反転出力端Ｑから出力される信号がハイレベルになった時点までの期間、ハイレベルを維持する。
【００２４】
したがって、フリップフロップ回路１の非反転出力端Ｑから出力される信号が一方の入力端に入力され、ＥＸＯＲ回路４の出力端から出力される信号が他方の入力端に入力されているＡＮＤ回路５は、端子６を介してフリップフロップ回路１のクロック入力端に入力されている入力トリガパルスがハイレベルになった時点から、フリップフロップ回路３の非反転出力端Ｑから出力される信号がハイレベルになった時点までの期間、ハイレベルの出力トリガパルスを端子９に出力する。なお、出力トリガパルスがハイレベルになる時点は、入力トリガパルスがハイレベルになった時点よりも、フリップフロップ回路１、ＥＸＯＲ回路４、およびＡＮＤ回路５の通過ディレイ時間だけ遅延するが、この時間は極めて微小であり、実用上問題になることはない。
【００２５】
端子７を介してフリップフロップ回路１のリセット端ＲＳＴに入力されているリセット信号♯ＲＳＴがローレベルになれば、フリップフロップ回路１の非反転出力端Ｑから出力される信号がローレベルになり、クロック信号ＣＬＫの立上がりエッジに同期して、フリップフロップ回路２，３の非反転出力端Ｑから出力される信号も順次ローレベルになる。
【００２６】
このように、外部から端子６を介して入力される入力トリガパルスのパルス幅の大小に係わらず、クロック信号ＣＬＫの１周期分よりも大きく２周期分よりも小さいパルス幅の出力トリガパルスを端子９から出力できる。
【００２７】
ここで、クロック信号ＣＬＫの周期をＴ_CLK、出力トリガパルスのパルス幅をＴ_W、遅延回路を構成するフリップフロップ回路２，３の段数をＮとすると、下記数式１が成立する。本実施形態ではＮ＝２である。
【００２８】
【数１】

【００２９】
したがって、入力トリガパルスの入力タイミングに起因する出力トリガパルスのパルス幅Ｔ_Wのばらつきを小さくするには、クロック信号ＣＬＫの周期Ｔ_CLKを十分に小さくすればよい。
【００３０】
なお、上記実施形態においては、遅延回路を構成するフリップフロップ回路２．３を２段に設けたが、遅延回路を構成するフリップフロップ回路を３段以上設けてもよく、このフリップフロップ回路の段数により出力トリガパルスのパルス幅Ｔ_Wを任意に設定可能である。
【図面の簡単な説明】
【図１】本願発明に係るトリガ回路の回路ブロック図である。
【図２】図１に示すトリガ回路の動作を説明するためのタイミングチャートである。
【図３】従来のトリガ回路の回路ブロック図である。
【符号の説明】
１フリップフロップ回路
２フリップフロップ回路
３フリップフロップ回路
４ＥＸＯＲ回路
５ＡＮＤ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a trigger circuit that generates an output trigger pulse having a predetermined pulse width based on an input trigger pulse that is asynchronous with a clock signal and has an arbitrary pulse width.
[0002]
[Prior art]
For example, a measuring instrument such as a digitizer has a built-in trigger circuit that generates an output trigger pulse having a predetermined pulse width based on an input trigger pulse asynchronous with a clock signal and having an arbitrary pulse width.
[0003]
Such conventional trigger circuit, as shown in FIG. 3, the flip-flop circuit 31, the variable resistor VR _1, and has been implemented by the monostable multivibrator having a capacitance C _1.
[0004]
However, the trigger circuit composed of the conventional mono-multivibrator requires external parts such as the variable resistor VR ₁ and the capacitance C ₁ , and it takes a lot of time for the adjustment work and the operation becomes unstable. There was a problem that it was easy. Furthermore, an external pin for connecting an external component has to be installed, and there is a problem that it is disadvantageous for incorporation in, for example, an FPGA (field programmable gate array).
[0005]
DISCLOSURE OF THE INVENTION
The present invention has been conceived under the circumstances described above, and is provided with an output trigger having a predetermined pulse width based on an input trigger pulse that is asynchronous with a clock signal and has an arbitrary pulse width, without providing external components. It is an object of the present invention to provide a trigger circuit that can generate a pulse.
[0006]
In order to solve the above problems, the present invention takes the following technical means.
[0007]
According to a first aspect of the present invention, a trigger circuit that generates an output trigger pulse having a predetermined pulse width based on an input trigger pulse that is asynchronous with a clock signal and has an arbitrary pulse width, and latches the input trigger pulse a latch circuit, a delay circuit for delaying the output of Rutotomoni latch circuit of a plurality of flip-flop circuit which operates in synchronization with cascaded with the clock signal in a plurality of stages, and the output of the output delay circuit of the latch circuit And a logic circuit that generates an output trigger pulse having a pulse width equal to or longer than one cycle of the clock signal, and the logic circuit outputs an exclusive OR of the output of the latch circuit and the output of the delay circuit an EXOR circuit, and having an aND circuit for outputting a logical product of the outputs of the EXOR circuit of the latch circuit, the trigger circuit It is subjected.
[0009]
According to the present invention, the input trigger pulse is latched by the latch circuit, the output of the latch circuit is delayed by the delay circuit, and the output trigger pulse is generated based on the output of the latch circuit and the output of the delay circuit by the logic circuit. Therefore, an output trigger pulse having a predetermined pulse width can be generated based on an input trigger pulse that is asynchronous with the clock signal and has an arbitrary pulse width, without providing an external component. Therefore, the adjustment work of the external parts can be eliminated, the operation can be stabilized, and the external pins for connecting the external parts can be eliminated.
[0010]
Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings.
[0012]
FIG. 1 is a circuit block diagram of a trigger circuit according to the present invention. This trigger circuit includes flip-flop circuits 1 to 3, an EXOR circuit 4, and an AND circuit 5.
[0013]
The flip-flop circuit 1 is composed of a D flip-flop, and the input terminal D is maintained at a high level by a power supply. An input trigger pulse is input from the outside to the clock input terminal via the terminal 6, and a reset signal #RST is input to the reset terminal RST via the terminal 7. Note that # is a symbol representing inversion.
[0014]
The flip-flop circuit 2 is composed of a D flip-flop. An input terminal D receives an output from the non-inverted output terminal Q of the flip-flop circuit 1 and a clock input terminal receives a clock signal CLK via a terminal 8. The
[0015]
The flip-flop circuit 3 is composed of a D flip-flop. An input terminal D receives an output from the non-inverting output terminal Q of the flip-flop circuit 2 and a clock input terminal receives a clock signal CLK via a terminal 8. The
[0016]
In the EXOR circuit 4, an output from the non-inverting output terminal Q of the flip-flop circuit 1 is input to one input terminal, and an output from the non-inverting output terminal Q of the flip-flop circuit 3 is input to the other input terminal.
[0017]
In the AND circuit 5, the output from the non-inverting output terminal Q of the flip-flop circuit 1 is input to one input terminal, and the output of the EXOR circuit 4 is input to the other input terminal. The output terminal of the AND circuit 5 is connected to the terminal 9.
[0018]
That is, the flip-flop circuit 1 constitutes a latch circuit that latches the input trigger pulse. The flip-flop circuits 2 and 3 are composed of a plurality of flip-flop circuits cascaded in a plurality of stages and operating in synchronization with a clock signal, and constitute a delay circuit that delays the output of the latch circuit. The EXOR circuit 4 and the AND circuit 5 constitute a logic circuit that generates an output trigger pulse having a pulse width of one cycle or more of the clock signal based on the output of the latch circuit and the output of the delay circuit.
[0019]
FIG. 2 is a timing chart for explaining the operation of the trigger circuit shown in FIG. 1, and the operation of the trigger circuit will be described with reference to this timing chart.
[0020]
When the reset signal #RST input to the reset terminal RST of the flip-flop circuit 1 through the terminal 7 is high level, the input trigger pulse input to the clock input terminal of the flip-flop circuit 1 through the terminal 6 Becomes a high level, the signal output from the non-inverting output terminal Q of the flip-flop circuit 1 is inverted from the low level to the high level in synchronization with the rising edge.
[0021]
When the signal output from the non-inverting output terminal Q of the flip-flop circuit 1 and input to the input terminal D of the flip-flop circuit 2 becomes high level, it is input to the clock input terminal of the flip-flop circuit 2 via the terminal 8. The signal output from the non-inverting output terminal Q of the flip-flop circuit 2 is inverted from the low level to the high level in synchronization with the rising edge of the clock signal CLK.
[0022]
When the signal output from the non-inverting output terminal Q of the flip-flop circuit 2 and input to the input terminal D of the flip-flop circuit 3 becomes high level, it is input to the clock input terminal of the flip-flop circuit 3 via the terminal 8. The signal output from the non-inverting output terminal Q of the flip-flop circuit 3 is inverted from the low level to the high level in synchronization with the rising edge of the clock signal CLK. That is, the signal output from the non-inverting output terminal Q of the flip-flop circuit 3 becomes a high level with a delay of one cycle of the clock signal CLK from the signal output from the non-inverting output terminal Q of the flip-flop circuit 2.
[0023]
When the signal output from the non-inverting output terminal Q of the flip-flop circuit 3 and input to the other input terminal of the EXOR circuit 4 becomes high level, the signal output from the output terminal of the EXOR circuit 4 changes from high level. Invert to low level. That is, the signal output from the output terminal of the EXOR circuit 4 is output from the non-inverting output terminal Q of the flip-flop circuit 3 from the time when the signal output from the non-inverting output terminal Q of the flip-flop circuit 1 becomes high level. The high level is maintained for a period until the time when the output signal becomes high level.
[0024]
Accordingly, an AND circuit 5 in which a signal output from the non-inverting output terminal Q of the flip-flop circuit 1 is input to one input terminal and a signal output from the output terminal of the EXOR circuit 4 is input to the other input terminal. The signal output from the non-inverted output terminal Q of the flip-flop circuit 3 from the time when the input trigger pulse inputted to the clock input terminal of the flip-flop circuit 1 through the terminal 6 becomes high level is high level. A high-level output trigger pulse is output to the terminal 9 during the period up to the point when The time when the output trigger pulse becomes high level is delayed by the passage delay time of the flip-flop circuit 1, the EXOR circuit 4, and the AND circuit 5 from the time when the input trigger pulse becomes high level. Is extremely small and does not cause any practical problems.
[0025]
If the reset signal #RST input to the reset terminal RST of the flip-flop circuit 1 through the terminal 7 becomes low level, the signal output from the non-inverting output terminal Q of the flip-flop circuit 1 becomes low level, In synchronization with the rising edge of the clock signal CLK, the signals output from the non-inverting output terminals Q of the flip-flop circuits 2 and 3 also sequentially become low level.
[0026]
In this way, regardless of the pulse width of the input trigger pulse inputted from the outside via the terminal 6, the output trigger pulse having a pulse width larger than one cycle and smaller than two cycles of the clock signal CLK is terminald. 9 can output.
[0027]
Here, when the period of the clock signal CLK is T _CLK , the pulse width of the output trigger pulse is T _W , and the number of stages of the flip-flop circuits 2 and 3 constituting the delay circuit is N, the following Equation 1 is established. In this embodiment, N = 2.
[0028]
[Expression 1]

[0029]
Therefore, to reduce variations in the pulse width T _W of the output trigger pulse caused by the input timing of the input trigger pulse may be sufficiently small period T _CLK of the clock signal CLK.
[0030]
In the above embodiment, the flip-flop circuit 2.3 constituting the delay circuit is provided in two stages, but three or more flip-flop circuits constituting the delay circuit may be provided. It can be arbitrarily set the pulse width T _W of the output trigger pulse by.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram of a trigger circuit according to the present invention.
FIG. 2 is a timing chart for explaining the operation of the trigger circuit shown in FIG. 1;
FIG. 3 is a circuit block diagram of a conventional trigger circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Flip flop circuit 2 Flip flop circuit 3 Flip flop circuit 4 EXOR circuit 5 AND circuit

Claims

クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路であって、
前記入力トリガパルスをラッチするラッチ回路と、
複数段に縦続接続されて前記クロック信号に同期して動作する複数のフリップフロップ回路からなるとともに前記ラッチ回路の出力を遅延させる遅延回路と、
前記ラッチ回路の出力と前記遅延回路の出力とに基づいて、前記クロック信号の１周期分以上のパルス幅を有する出力トリガパルスを生成する論理回路とを備えており、
前記論理回路は、
前記ラッチ回路の出力と前記遅延回路の出力との排他的論理和を出力するＥＸＯＲ回路と、
前記ラッチ回路の出力と前記ＥＸＯＲ回路の出力との論理積を出力するＡＮＤ回路とを有することを特徴とする、トリガ回路。 A trigger circuit that generates an output trigger pulse having a predetermined pulse width based on an input trigger pulse asynchronous with a clock signal and having an arbitrary pulse width,
A latch circuit for latching the input trigger pulse;
A delay circuit for Rutotomoni delaying the output of the latch circuit, such a plurality of flip-flop circuit which operates in synchronization with the clock signal are connected in cascade a plurality of stages,
A logic circuit that generates an output trigger pulse having a pulse width of one cycle or more of the clock signal based on the output of the latch circuit and the output of the delay circuit ;
The logic circuit is:
An EXOR circuit that outputs an exclusive OR of the output of the latch circuit and the output of the delay circuit;
A trigger circuit comprising: an AND circuit that outputs a logical product of an output of the latch circuit and an output of the EXOR circuit .