JPH05341320A - アクティブマトリクス基板及びその製造方法 - Google Patents
アクティブマトリクス基板及びその製造方法Info
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- JPH05341320A JPH05341320A JP15231392A JP15231392A JPH05341320A JP H05341320 A JPH05341320 A JP H05341320A JP 15231392 A JP15231392 A JP 15231392A JP 15231392 A JP15231392 A JP 15231392A JP H05341320 A JPH05341320 A JP H05341320A
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Abstract
(57)【要約】
【目的】 検査のスループットを損なうことなく、ＳＮ
比の向上を図ることができ、検査精度を向上することの
出来るアクティブマトリクス基板及びその製造方法を提
供すること。 【構成】 本発明のアクティブマトリクス基板に設けた
抵抗素子１２は、順方向に電圧が印加されるときの方
が、逆方向に電圧が印加されるときよりも極めて大きな
電流が流れる。従って、Ｖddが出力される１本の走査線
２では抵抗素子１２の抵抗が小さく、ＧＮＤが出力され
るその他の走査線２では抵抗素子１２の抵抗が大きくな
り、その結果、検査信号における抵抗分割の影響が小さ
くなる。
比の向上を図ることができ、検査精度を向上することの
出来るアクティブマトリクス基板及びその製造方法を提
供すること。 【構成】 本発明のアクティブマトリクス基板に設けた
抵抗素子１２は、順方向に電圧が印加されるときの方
が、逆方向に電圧が印加されるときよりも極めて大きな
電流が流れる。従って、Ｖddが出力される１本の走査線
２では抵抗素子１２の抵抗が小さく、ＧＮＤが出力され
るその他の走査線２では抵抗素子１２の抵抗が大きくな
り、その結果、検査信号における抵抗分割の影響が小さ
くなる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置などを構
成するアクティブマトリクス基板の構造及びその製造方
法に関する。
成するアクティブマトリクス基板の構造及びその製造方
法に関する。
【０００２】
【従来の技術】アクティブマトリクス基板を用いた液晶
表示装置は、液晶表示装置の中でも液晶の応答速度が速
く、表示品位が高いなどの利点をもっている。この液晶
表示装置は、アクティブマトリクス基板に対向するよう
に対向基板を配設し、両基板の間に液晶層を形成する構
成になっている。
表示装置は、液晶表示装置の中でも液晶の応答速度が速
く、表示品位が高いなどの利点をもっている。この液晶
表示装置は、アクティブマトリクス基板に対向するよう
に対向基板を配設し、両基板の間に液晶層を形成する構
成になっている。
【０００３】図４に液晶表示装置に用いた従来のアクテ
ィブマトリクス基板の構成図の一例を示す。図示するア
クティブマトリクス基板は、基板上に信号線１０１と走
査線１０２とが格子状に配設され、隣合う信号線１０１
と隣合う走査線１０２とで囲まれる領域に絵素電極が形
成されている。前記信号線１０１と走査線１０２との交
点には、スイッチング素子としての薄膜トランジスタ
（以下ＴＦＴと略称する）１０３が形成されている。前
記ＴＦＴ１０３のソース電極は信号線１０１に、ゲート
電極は走査線１０２に、ドレイン電極は絵素電極にそれ
ぞれ接続されている。絵素電極は、液晶層を挟んで図示
しない対向基板上に形成された対向電極との間で容量と
して機能する絵素１０４を構成する。又、ＴＦＴ１０３
のドレイン電極と接地された付加容量共通配線１０５と
によって、付加容量１０６が絵素１０４と並列に構成さ
れている。この様にＴＦＴ１０３がマトリクス上に形成
されている部分をＴＦＴアレイ１０７と呼び、ＴＦＴア
レイ１０７の外側に信号線１０１の一端に接続された信
号線駆動回路１０８及び走査線１０２の一端に接続され
た走査線駆動回路１０９が設けられている。
ィブマトリクス基板の構成図の一例を示す。図示するア
クティブマトリクス基板は、基板上に信号線１０１と走
査線１０２とが格子状に配設され、隣合う信号線１０１
と隣合う走査線１０２とで囲まれる領域に絵素電極が形
成されている。前記信号線１０１と走査線１０２との交
点には、スイッチング素子としての薄膜トランジスタ
（以下ＴＦＴと略称する）１０３が形成されている。前
記ＴＦＴ１０３のソース電極は信号線１０１に、ゲート
電極は走査線１０２に、ドレイン電極は絵素電極にそれ
ぞれ接続されている。絵素電極は、液晶層を挟んで図示
しない対向基板上に形成された対向電極との間で容量と
して機能する絵素１０４を構成する。又、ＴＦＴ１０３
のドレイン電極と接地された付加容量共通配線１０５と
によって、付加容量１０６が絵素１０４と並列に構成さ
れている。この様にＴＦＴ１０３がマトリクス上に形成
されている部分をＴＦＴアレイ１０７と呼び、ＴＦＴア
レイ１０７の外側に信号線１０１の一端に接続された信
号線駆動回路１０８及び走査線１０２の一端に接続され
た走査線駆動回路１０９が設けられている。
【０００４】上述のような構造をもつ液晶表示装置にお
いて画像を表示する場合には、走査線駆動回路１０９よ
り走査線１０２にＴＦＴ１０３のオンオフの制御信号が
供給されると同時に、信号線駆動回路１０８が信号線１
０１に制御信号と同期させた映像信号を供給する。映像
信号は、走査線１０２の制御信号がＶdd（ハイ）となり
ＴＦＴ１０３がオン状態になると、絵素１０４及び付加
容量１０６に書き込まれる。書き込まれた映像信号は、
走査線１０２の制御信号がＧＮＤ（ロー）となりＴＦＴ
１０３がオフとなった状態で保持される。付加容量１０
６が絵素１０４と並列に接続されているので、映像信号
の保持特性を向上させることができ、表示特性が改善さ
れている。
いて画像を表示する場合には、走査線駆動回路１０９よ
り走査線１０２にＴＦＴ１０３のオンオフの制御信号が
供給されると同時に、信号線駆動回路１０８が信号線１
０１に制御信号と同期させた映像信号を供給する。映像
信号は、走査線１０２の制御信号がＶdd（ハイ）となり
ＴＦＴ１０３がオン状態になると、絵素１０４及び付加
容量１０６に書き込まれる。書き込まれた映像信号は、
走査線１０２の制御信号がＧＮＤ（ロー）となりＴＦＴ
１０３がオフとなった状態で保持される。付加容量１０
６が絵素１０４と並列に接続されているので、映像信号
の保持特性を向上させることができ、表示特性が改善さ
れている。
【０００５】この様なアクティブマトリクス基板の走査
線１０２の断線による不良を電気的に検査するために、
図４に示すように、走査線１０２の走査線駆動回路１０
９に接続されていないもう一端は、ＴＦＴアレイ１０７
の外側で交互に２本の検査用配線１１０、１１１に接続
されている。
線１０２の断線による不良を電気的に検査するために、
図４に示すように、走査線１０２の走査線駆動回路１０
９に接続されていないもう一端は、ＴＦＴアレイ１０７
の外側で交互に２本の検査用配線１１０、１１１に接続
されている。
【０００６】上述のような構造に於て、走査線１０２の
不良検査における動作のタイミングチャートを図５に示
す。ここで、Ｙｎ（ｎ＝１、２、３…）はｎ番目の走査
線１０２において走査線駆動回路１０９より得られる出
力である。この時、検査用配線１１０の端子１１０ａ及
び検査用配線１１１の端子１１１ａには、それぞれ図中
の検査信号Ｇ１’、Ｇ２’が生じる。
不良検査における動作のタイミングチャートを図５に示
す。ここで、Ｙｎ（ｎ＝１、２、３…）はｎ番目の走査
線１０２において走査線駆動回路１０９より得られる出
力である。この時、検査用配線１１０の端子１１０ａ及
び検査用配線１１１の端子１１１ａには、それぞれ図中
の検査信号Ｇ１’、Ｇ２’が生じる。
【０００７】仮に、何れかの走査線１０２が途中で断線
していれば、検査信号Ｇ１’又はＧ２’にはその走査線
１０２に対応するタイミングのパルスが生じないので、
その走査線１０２が断線していることがわかる。
していれば、検査信号Ｇ１’又はＧ２’にはその走査線
１０２に対応するタイミングのパルスが生じないので、
その走査線１０２が断線していることがわかる。
【０００８】図６に示すように、走査線駆動回路１０９
は、各走査線１０２に対応して、走査線１０２を選択す
るためのパルスを順に発生するシフトレジスタ１０９ａ
と、そのシフトレジスタ１０９ａの出力側に接続されシ
フトレジスタ１０９ａからの出力信号を増幅するバッフ
ァ１０９ｂとから構成される。このバッファ１０９ｂの
出力側に走査線１０２の一端が接続され、バッファ１０
９ｂからの出力が走査線１０２に印加される。
は、各走査線１０２に対応して、走査線１０２を選択す
るためのパルスを順に発生するシフトレジスタ１０９ａ
と、そのシフトレジスタ１０９ａの出力側に接続されシ
フトレジスタ１０９ａからの出力信号を増幅するバッフ
ァ１０９ｂとから構成される。このバッファ１０９ｂの
出力側に走査線１０２の一端が接続され、バッファ１０
９ｂからの出力が走査線１０２に印加される。
【０００９】従って、シフトレジスタ１０９ａに異常が
ある場合にも、図５に示す検査信号Ｇ１’又はＧ２’に
おいて、その箇所に対応したパルスが異常になるので、
シフトレジスタ１０９ａの不良を検出することが出来
る。
ある場合にも、図５に示す検査信号Ｇ１’又はＧ２’に
おいて、その箇所に対応したパルスが異常になるので、
シフトレジスタ１０９ａの不良を検出することが出来
る。
【００１０】
【発明が解決しようとする課題】図３のような構造を用
いて走査線１０２の断線を検査した場合、図５からもわ
かるように検査信号Ｇ１’、Ｇ２’のパルスの高さが小
さくなってしまい、検査の精度が低下するという問題点
がある。この問題点を図を用いて説明する。
いて走査線１０２の断線を検査した場合、図５からもわ
かるように検査信号Ｇ１’、Ｇ２’のパルスの高さが小
さくなってしまい、検査の精度が低下するという問題点
がある。この問題点を図を用いて説明する。
【００１１】図７に走査線１０２及び走査線駆動回路１
０９を構成するバッファ１０９ｂのうち走査線１０２に
接続されているバッファ１０９ｂの回路構成を示す。図
示するようにバッファ１０９ｂは、ＣＭＯＳ（Compleme
ntary Metal Oxide Semiconductor）の構成とした場
合、一対のＰチャネルＭＯＳとＮチャネルＭＯＳから構
成される。上記構成に於て、走査線１０２にＶddを出力
する場合はＰチャネルＭＯＳがオンになり、ＧＮＤを出
力する場合はＮチャネルＭＯＳがオンになる。
０９を構成するバッファ１０９ｂのうち走査線１０２に
接続されているバッファ１０９ｂの回路構成を示す。図
示するようにバッファ１０９ｂは、ＣＭＯＳ（Compleme
ntary Metal Oxide Semiconductor）の構成とした場
合、一対のＰチャネルＭＯＳとＮチャネルＭＯＳから構
成される。上記構成に於て、走査線１０２にＶddを出力
する場合はＰチャネルＭＯＳがオンになり、ＧＮＤを出
力する場合はＮチャネルＭＯＳがオンになる。
【００１２】図３において検査用配線１１０、１１１に
走査線１０２がそれぞれｘ本ずつ接続されているとする
と、検査の際には、ある走査線１０２が選択されると、
ＰチャネルＭＯＳがオン状態になりその走査線１０２に
Ｖddが出力され、残りの（ｘ−１）本の走査線１０２に
はＮチャネルＭＯＳがオン状態になりＧＮＤが出力され
る。ここで、ＰチャネルＭＯＳとＮチャネルＭＯＳとの
オン抵抗が同じであると仮定すると、端子１１０ａ、１
１１ａに出力される検査信号Ｇ１’、Ｇ２’は抵抗分割
されて、パルスの高さΔＶ’が小さくなる。パルスの高
さΔＶ’は次式で与えられる。
走査線１０２がそれぞれｘ本ずつ接続されているとする
と、検査の際には、ある走査線１０２が選択されると、
ＰチャネルＭＯＳがオン状態になりその走査線１０２に
Ｖddが出力され、残りの（ｘ−１）本の走査線１０２に
はＮチャネルＭＯＳがオン状態になりＧＮＤが出力され
る。ここで、ＰチャネルＭＯＳとＮチャネルＭＯＳとの
オン抵抗が同じであると仮定すると、端子１１０ａ、１
１１ａに出力される検査信号Ｇ１’、Ｇ２’は抵抗分割
されて、パルスの高さΔＶ’が小さくなる。パルスの高
さΔＶ’は次式で与えられる。
【００１３】
【数１】
【００１４】従って、走査線１０２が１０００本程度の
アクティブマトリクス基板おいて上記検査方法を適応し
た場合、２本の検査用配線１１０、１１１にはそれぞれ
５００本程度の走査線１０２が接続され、端子１１０
ａ、１１１ａに出力される検査信号Ｇ１’、Ｇ２’のパ
ルスの高さΔＶ’は、もとの高さであるＶddの１／５０
０程度になる。つまり、入力パルスの高さＶddを、例え
ば２０Ｖとした場合にはΔＶ’は４０ｍＶ程度に減少し
てしまう。その結果、検査時において、入力信号電圧と
雑音電圧の比であるＳＮ比が低下し、検査精度が低下し
てしまう。
アクティブマトリクス基板おいて上記検査方法を適応し
た場合、２本の検査用配線１１０、１１１にはそれぞれ
５００本程度の走査線１０２が接続され、端子１１０
ａ、１１１ａに出力される検査信号Ｇ１’、Ｇ２’のパ
ルスの高さΔＶ’は、もとの高さであるＶddの１／５０
０程度になる。つまり、入力パルスの高さＶddを、例え
ば２０Ｖとした場合にはΔＶ’は４０ｍＶ程度に減少し
てしまう。その結果、検査時において、入力信号電圧と
雑音電圧の比であるＳＮ比が低下し、検査精度が低下し
てしまう。
【００１５】上記問題の解決策の一つとして検査用配線
の数を増やし、１検査用配線に接続する走査線の数を少
なくするという方法が考えられる。しかし、この場合は
モニターする必要のある端子数が増加するので、検査の
スループットが損なわれるという問題がある。
の数を増やし、１検査用配線に接続する走査線の数を少
なくするという方法が考えられる。しかし、この場合は
モニターする必要のある端子数が増加するので、検査の
スループットが損なわれるという問題がある。
【００１６】本発明は、上記従来技術の課題を解決する
ためになされたものであり、検査のスループットを損な
うことなく、ＳＮ比の向上を図ることができ、検査精度
を向上することの出来るアクティブマトリクス基板及び
その製造方法を提供することを目的とする。
ためになされたものであり、検査のスループットを損な
うことなく、ＳＮ比の向上を図ることができ、検査精度
を向上することの出来るアクティブマトリクス基板及び
その製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、基板上に信号線及び走査線が縦横に配線
されたアクティブマトリクス基板に於て、該走査線の一
端に方向性を有する抵抗素子が形成されており、そのこ
とによって上記目的が達成される。
リクス基板は、基板上に信号線及び走査線が縦横に配線
されたアクティブマトリクス基板に於て、該走査線の一
端に方向性を有する抵抗素子が形成されており、そのこ
とによって上記目的が達成される。
【００１８】前記走査線と同一基板上に、該走査線の他
端に接続して走査線駆動回路が形成されていてもよい。
端に接続して走査線駆動回路が形成されていてもよい。
【００１９】前記抵抗素子がダイオードからなっていて
もよい。
もよい。
【００２０】前記抵抗素子が薄膜トランジスタからな
り、該薄膜トランジスタのゲート電極とソース電極又は
ゲート電極とドレイン電極とが短絡されていてももよ
い。
り、該薄膜トランジスタのゲート電極とソース電極又は
ゲート電極とドレイン電極とが短絡されていてももよ
い。
【００２１】又、本発明のアクティブマトリクス基板の
製造方法は、基板上に信号線及び走査線が縦横に配線さ
れたアクティブマトリクス基板に於て、該走査線の一端
に方向性を有する抵抗素子を形成する工程と、該走査線
の他端に走査線駆動回路を接続する工程と、該走査線駆
動回路を動作させて、該抵抗素子の該走査線を接続して
いる側とは反対側の端部からの出力信号に基づいて該走
査線駆動回路及び該走査線を検査する工程とを行うこと
により上記目的が達成される。
製造方法は、基板上に信号線及び走査線が縦横に配線さ
れたアクティブマトリクス基板に於て、該走査線の一端
に方向性を有する抵抗素子を形成する工程と、該走査線
の他端に走査線駆動回路を接続する工程と、該走査線駆
動回路を動作させて、該抵抗素子の該走査線を接続して
いる側とは反対側の端部からの出力信号に基づいて該走
査線駆動回路及び該走査線を検査する工程とを行うこと
により上記目的が達成される。
【００２２】
【作用】本発明のアクティブマトリクス基板に設けた抵
抗素子は、順方向に電圧が印加されるときの方が、逆方
向に電圧が印加されるときよりも極めて大きな電流が流
れる。従って、Ｖddが出力される１本の走査線では抵抗
素子の抵抗が小さく、ＧＮＤが出力されるその他の走査
線では抵抗素子の抵抗が大きくなり、その結果、検査信
号における抵抗分割の影響が小さくなる。
抗素子は、順方向に電圧が印加されるときの方が、逆方
向に電圧が印加されるときよりも極めて大きな電流が流
れる。従って、Ｖddが出力される１本の走査線では抵抗
素子の抵抗が小さく、ＧＮＤが出力されるその他の走査
線では抵抗素子の抵抗が大きくなり、その結果、検査信
号における抵抗分割の影響が小さくなる。
【００２３】
【実施例】本発明の実施例について以下に説明する。
【００２４】図１に液晶表示装置に用いた本発明のアク
ティブマトリクス基板の構成図の一例を示す。図示する
アクティブマトリクス基板は、ＴＦＴアレイ７部分は従
来のＴＦＴアレイと同様の構成をしており、信号線に
１、走査線に２、ＴＦＴに３、絵素に４、付加容量共通
配線に５、付加容量に６の符号を附してある。ＴＦＴア
レイ７の外側で信号線１の一端には信号線駆動回路８が
接続されて設けられ、走査線２の一端には走査線駆動回
路９が設けられている。
ティブマトリクス基板の構成図の一例を示す。図示する
アクティブマトリクス基板は、ＴＦＴアレイ７部分は従
来のＴＦＴアレイと同様の構成をしており、信号線に
１、走査線に２、ＴＦＴに３、絵素に４、付加容量共通
配線に５、付加容量に６の符号を附してある。ＴＦＴア
レイ７の外側で信号線１の一端には信号線駆動回路８が
接続されて設けられ、走査線２の一端には走査線駆動回
路９が設けられている。
【００２５】更に、走査線２の走査線駆動回路９が接続
されている方と反対側の端部には、それぞれ抵抗素子１
２が設けられている。この抵抗素子１２は走査線２にＶ
ddが出力される場合を順方向、ＧＮＤが出力される場合
を逆方向となるように構成されている。走査線２はＴＦ
Ｔアレイ７の外側で抵抗素子１２を介して１本おきに検
査用配線１０、１１に接続されおり、この検査用配線１
０、１１はそれぞれ端子１０ａ、１１ａを有する。
されている方と反対側の端部には、それぞれ抵抗素子１
２が設けられている。この抵抗素子１２は走査線２にＶ
ddが出力される場合を順方向、ＧＮＤが出力される場合
を逆方向となるように構成されている。走査線２はＴＦ
Ｔアレイ７の外側で抵抗素子１２を介して１本おきに検
査用配線１０、１１に接続されおり、この検査用配線１
０、１１はそれぞれ端子１０ａ、１１ａを有する。
【００２６】本実施例の抵抗素子１２は図１に示すよう
に、ＮチャネルＭＯＳのＴＦＴのゲート電極とソース電
極とを短絡させた形で設けている。このＴＦＴはデュア
ルゲート構造で、チャネル長はそれぞれ４μｍ、チャネ
ル幅は２０μｍのものを用いる。
に、ＮチャネルＭＯＳのＴＦＴのゲート電極とソース電
極とを短絡させた形で設けている。このＴＦＴはデュア
ルゲート構造で、チャネル長はそれぞれ４μｍ、チャネ
ル幅は２０μｍのものを用いる。
【００２７】上述のような構造を有するアクティブマト
リクス基板において、走査線駆動回路９を動作させて、
端子１０ａ、１１ａに出力される検査信号Ｇ１、Ｇ２を
モニターすれば、走査線２に断線があった場合及び走査
線駆動回路９を構成するシフトレジスタに異常がある場
合に、検査信号Ｇ１、Ｇ２に異常が生じるので、不良を
検出することが出来る。
リクス基板において、走査線駆動回路９を動作させて、
端子１０ａ、１１ａに出力される検査信号Ｇ１、Ｇ２を
モニターすれば、走査線２に断線があった場合及び走査
線駆動回路９を構成するシフトレジスタに異常がある場
合に、検査信号Ｇ１、Ｇ２に異常が生じるので、不良を
検出することが出来る。
【００２８】図２に本実施例で使用した抵抗素子１２に
おける電流と電圧との関係を示す。図２から分かるよう
に、この抵抗素子１２においては順方向の電圧に対する
電流の大きさと逆方向の電圧に対する電流の大きさとの
差が極めて大きいので、１本の検査用配線１０、１１に
多数の走査線２を接続させても検査信号Ｇ１、Ｇ２のパ
ルスの高さは十分に大きくなる。
おける電流と電圧との関係を示す。図２から分かるよう
に、この抵抗素子１２においては順方向の電圧に対する
電流の大きさと逆方向の電圧に対する電流の大きさとの
差が極めて大きいので、１本の検査用配線１０、１１に
多数の走査線２を接続させても検査信号Ｇ１、Ｇ２のパ
ルスの高さは十分に大きくなる。
【００２９】例えば走査線駆動回路９の出力Ｖddが２０
Ｖ、検査信号Ｇ１、Ｇ２のパルスの高さΔＶが１０Ｖと
する。この場合、図２からわかるように、Ｖddが出力さ
れている走査線２に接続されている抵抗素子１２には１
０Ｖの電圧がかかり１０ー4Ａの電流が流れ、一方、ＧＮ
Ｄが出力されている走査線２に接続されている抵抗素子
１２には−１０Ｖの電圧がかかり１０ー9乃至１０ー10Ａ
程度の電流が流れている。従って、抵抗素子１２のオン
抵抗Ｒとオフ抵抗ｒとの比率が１０5以上ある。ここで
１本の検査用配線１０又は１１に接続する走査線２の数
をｘ本とすると、以下のような関係が成り立ち、ｘを求
めると、
Ｖ、検査信号Ｇ１、Ｇ２のパルスの高さΔＶが１０Ｖと
する。この場合、図２からわかるように、Ｖddが出力さ
れている走査線２に接続されている抵抗素子１２には１
０Ｖの電圧がかかり１０ー4Ａの電流が流れ、一方、ＧＮ
Ｄが出力されている走査線２に接続されている抵抗素子
１２には−１０Ｖの電圧がかかり１０ー9乃至１０ー10Ａ
程度の電流が流れている。従って、抵抗素子１２のオン
抵抗Ｒとオフ抵抗ｒとの比率が１０5以上ある。ここで
１本の検査用配線１０又は１１に接続する走査線２の数
をｘ本とすると、以下のような関係が成り立ち、ｘを求
めると、
【００３０】
【数２】
【００３１】となり、走査線２の数が５００本より極め
て多いアクティブマトリクス基板においても１０Ｖ以上
のパルスをもつ検査信号Ｇ１、Ｇ２を得ることが出来
る。
て多いアクティブマトリクス基板においても１０Ｖ以上
のパルスをもつ検査信号Ｇ１、Ｇ２を得ることが出来
る。
【００３２】実際に、上記構成のアクティブマトリクス
基板において、一つの検査用配線１０又は１１に５００
本の走査線２を接続し、走査線駆動回路９の出力Ｖddを
２０Ｖとした場合における検査時の走査線２及び端子１
０、１１におけるタイミングチャートを図３に示す。こ
こで、Ｙｎ（ｎ＝１、２、３…）はｎ番目の走査線２に
おいて走査線駆動回路９より得られる出力である。検査
信号Ｇ１、Ｇ２においてパルスの高さΔＶは約１５Ｖで
あり、ＳＮ比を十分向上させることができる。この結
果、十分に精度の高い検査を行うことが出来る。
基板において、一つの検査用配線１０又は１１に５００
本の走査線２を接続し、走査線駆動回路９の出力Ｖddを
２０Ｖとした場合における検査時の走査線２及び端子１
０、１１におけるタイミングチャートを図３に示す。こ
こで、Ｙｎ（ｎ＝１、２、３…）はｎ番目の走査線２に
おいて走査線駆動回路９より得られる出力である。検査
信号Ｇ１、Ｇ２においてパルスの高さΔＶは約１５Ｖで
あり、ＳＮ比を十分向上させることができる。この結
果、十分に精度の高い検査を行うことが出来る。
【００３３】本発明のアクティブマトリクス基板におい
て、ＴＦＴアレイの構成は本実施例に限定されるもので
はない。
て、ＴＦＴアレイの構成は本実施例に限定されるもので
はない。
【００３４】又、信号線駆動回路及び走査線駆動回路
を、ＴＦＴアレイと同一の基板上に形成しても良いし、
外付けにしてもよい。
を、ＴＦＴアレイと同一の基板上に形成しても良いし、
外付けにしてもよい。
【００３５】本実施例においては抵抗素子としてゲート
電極とソース電極を短絡させたＮチャネルＭＯＳのＴＦ
Ｔを用いたが、抵抗素子としては上述のものに限られる
訳ではなく、ＰチャネルＭＯＳのＴＦＴを用いてゲート
電極とソース電極とを短絡させる形で構成することもで
きる。又、それ以外にもＰＮ接合をイオン注入法によっ
て形成したダイオードを用いることもできる。
電極とソース電極を短絡させたＮチャネルＭＯＳのＴＦ
Ｔを用いたが、抵抗素子としては上述のものに限られる
訳ではなく、ＰチャネルＭＯＳのＴＦＴを用いてゲート
電極とソース電極とを短絡させる形で構成することもで
きる。又、それ以外にもＰＮ接合をイオン注入法によっ
て形成したダイオードを用いることもできる。
【００３６】
【発明の効果】以上の説明から明らかなように、本発明
のアクティブマトリクス基板及びその製造方法において
は、検査信号のパルスの高さを大きくすることができる
ので、検査のスループットを損なうことなく、ＳＮ比の
向上を図ることができ、検査精度を向上することができ
る。
のアクティブマトリクス基板及びその製造方法において
は、検査信号のパルスの高さを大きくすることができる
ので、検査のスループットを損なうことなく、ＳＮ比の
向上を図ることができ、検査精度を向上することができ
る。
【図１】本発明のアクティブマトリクス基板を液晶表示
装置に用いた場合の構成図である。
装置に用いた場合の構成図である。
【図２】実施例で使用した抵抗素子における電流と電圧
との関係を示す図である。
との関係を示す図である。
【図３】本発明のアクティブマトリクス基板において走
査線の不良検査をする際の動作のタイミングチャートで
ある。
査線の不良検査をする際の動作のタイミングチャートで
ある。
【図４】従来のアクティブマトリクス基板を液晶表示装
置に用いた場合の構成図である。
置に用いた場合の構成図である。
【図５】従来のアクティブマトリクス基板において走査
線の不良検査をする際の動作のタイミングチャートであ
る。
線の不良検査をする際の動作のタイミングチャートであ
る。
【図６】走査線駆動回路及びその周辺の構成図である。
【図７】走査線駆動回路の一部及びその周辺の構成図で
ある。
ある。
１ 信号線 ２ 走査線 ９ 走査線駆動回路 １０ａ、１１ａ 検査用の端子 １２ 抵抗素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 明比 康直 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 ▲高▼藤 裕 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (5)
- 【請求項１】 基板上に信号線及び走査線が縦横に配線
されたアクティブマトリクス基板に於て、 該走査線の一端に方向性を有する抵抗素子が形成された
アクティブマトリクス基板。 - 【請求項２】 前記走査線と同一基板上に、該走査線の
他端に接続して走査線駆動回路が形成された請求項１に
記載のアクティブマトリクス基板。 - 【請求項３】 前記抵抗素子がダイオードからなる請求
項１又は２に記載のアクティブマトリクス基板。 - 【請求項４】 前記抵抗素子が薄膜トランジスタからな
り、該薄膜トランジスタのゲート電極とソース電極又は
ゲート電極とドレイン電極とが短絡された請求項１又は
２に記載のアクティブマトリクス基板。 - 【請求項５】 基板上に信号線及び走査線が縦横に配線
されたアクティブマトリクス基板に於て、 該走査線の一端に方向性を有する抵抗素子を形成する工
程と、 該走査線の他端に走査線駆動回路を接続する工程と、 該走査線駆動回路を動作させて、該抵抗素子の該走査線
を接続している側とは反対側の端部からの出力信号に基
づいて該走査線駆動回路及び該走査線を検査する工程と
を含むアクティブマトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15231392A JP2914821B2 (ja) | 1992-06-11 | 1992-06-11 | アクティブマトリクス基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15231392A JP2914821B2 (ja) | 1992-06-11 | 1992-06-11 | アクティブマトリクス基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05341320A true JPH05341320A (ja) | 1993-12-24 |
| JP2914821B2 JP2914821B2 (ja) | 1999-07-05 |
Family
ID=15537797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15231392A Expired - Fee Related JP2914821B2 (ja) | 1992-06-11 | 1992-06-11 | アクティブマトリクス基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914821B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429970B2 (en) | 2005-01-11 | 2008-09-30 | Tpo Displays Corp. | Method for testing drive circuit, testing device and display device |
-
1992
- 1992-06-11 JP JP15231392A patent/JP2914821B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429970B2 (en) | 2005-01-11 | 2008-09-30 | Tpo Displays Corp. | Method for testing drive circuit, testing device and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2914821B2 (ja) | 1999-07-05 |
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