JPH05341320A - アクティブマトリクス基板及びその製造方法 - Google Patents
アクティブマトリクス基板及びその製造方法Info
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- JPH05341320A JPH05341320A JP15231392A JP15231392A JPH05341320A JP H05341320 A JPH05341320 A JP H05341320A JP 15231392 A JP15231392 A JP 15231392A JP 15231392 A JP15231392 A JP 15231392A JP H05341320 A JPH05341320 A JP H05341320A
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Abstract
比の向上を図ることができ、検査精度を向上することの
出来るアクティブマトリクス基板及びその製造方法を提
供すること。 【構成】 本発明のアクティブマトリクス基板に設けた
抵抗素子12は、順方向に電圧が印加されるときの方
が、逆方向に電圧が印加されるときよりも極めて大きな
電流が流れる。従って、Vddが出力される1本の走査線
2では抵抗素子12の抵抗が小さく、GNDが出力され
るその他の走査線2では抵抗素子12の抵抗が大きくな
り、その結果、検査信号における抵抗分割の影響が小さ
くなる。
Description
成するアクティブマトリクス基板の構造及びその製造方
法に関する。
表示装置は、液晶表示装置の中でも液晶の応答速度が速
く、表示品位が高いなどの利点をもっている。この液晶
表示装置は、アクティブマトリクス基板に対向するよう
に対向基板を配設し、両基板の間に液晶層を形成する構
成になっている。
ィブマトリクス基板の構成図の一例を示す。図示するア
クティブマトリクス基板は、基板上に信号線101と走
査線102とが格子状に配設され、隣合う信号線101
と隣合う走査線102とで囲まれる領域に絵素電極が形
成されている。前記信号線101と走査線102との交
点には、スイッチング素子としての薄膜トランジスタ
(以下TFTと略称する)103が形成されている。前
記TFT103のソース電極は信号線101に、ゲート
電極は走査線102に、ドレイン電極は絵素電極にそれ
ぞれ接続されている。絵素電極は、液晶層を挟んで図示
しない対向基板上に形成された対向電極との間で容量と
して機能する絵素104を構成する。又、TFT103
のドレイン電極と接地された付加容量共通配線105と
によって、付加容量106が絵素104と並列に構成さ
れている。この様にTFT103がマトリクス上に形成
されている部分をTFTアレイ107と呼び、TFTア
レイ107の外側に信号線101の一端に接続された信
号線駆動回路108及び走査線102の一端に接続され
た走査線駆動回路109が設けられている。
いて画像を表示する場合には、走査線駆動回路109よ
り走査線102にTFT103のオンオフの制御信号が
供給されると同時に、信号線駆動回路108が信号線1
01に制御信号と同期させた映像信号を供給する。映像
信号は、走査線102の制御信号がVdd(ハイ)となり
TFT103がオン状態になると、絵素104及び付加
容量106に書き込まれる。書き込まれた映像信号は、
走査線102の制御信号がGND(ロー)となりTFT
103がオフとなった状態で保持される。付加容量10
6が絵素104と並列に接続されているので、映像信号
の保持特性を向上させることができ、表示特性が改善さ
れている。
線102の断線による不良を電気的に検査するために、
図4に示すように、走査線102の走査線駆動回路10
9に接続されていないもう一端は、TFTアレイ107
の外側で交互に2本の検査用配線110、111に接続
されている。
不良検査における動作のタイミングチャートを図5に示
す。ここで、Yn(n=1、2、3…)はn番目の走査
線102において走査線駆動回路109より得られる出
力である。この時、検査用配線110の端子110a及
び検査用配線111の端子111aには、それぞれ図中
の検査信号G1’、G2’が生じる。
していれば、検査信号G1’又はG2’にはその走査線
102に対応するタイミングのパルスが生じないので、
その走査線102が断線していることがわかる。
は、各走査線102に対応して、走査線102を選択す
るためのパルスを順に発生するシフトレジスタ109a
と、そのシフトレジスタ109aの出力側に接続されシ
フトレジスタ109aからの出力信号を増幅するバッフ
ァ109bとから構成される。このバッファ109bの
出力側に走査線102の一端が接続され、バッファ10
9bからの出力が走査線102に印加される。
ある場合にも、図5に示す検査信号G1’又はG2’に
おいて、その箇所に対応したパルスが異常になるので、
シフトレジスタ109aの不良を検出することが出来
る。
いて走査線102の断線を検査した場合、図5からもわ
かるように検査信号G1’、G2’のパルスの高さが小
さくなってしまい、検査の精度が低下するという問題点
がある。この問題点を図を用いて説明する。
09を構成するバッファ109bのうち走査線102に
接続されているバッファ109bの回路構成を示す。図
示するようにバッファ109bは、CMOS(Compleme
ntary Metal Oxide Semiconductor)の構成とした場
合、一対のPチャネルMOSとNチャネルMOSから構
成される。上記構成に於て、走査線102にVddを出力
する場合はPチャネルMOSがオンになり、GNDを出
力する場合はNチャネルMOSがオンになる。
走査線102がそれぞれx本ずつ接続されているとする
と、検査の際には、ある走査線102が選択されると、
PチャネルMOSがオン状態になりその走査線102に
Vddが出力され、残りの(x−1)本の走査線102に
はNチャネルMOSがオン状態になりGNDが出力され
る。ここで、PチャネルMOSとNチャネルMOSとの
オン抵抗が同じであると仮定すると、端子110a、1
11aに出力される検査信号G1’、G2’は抵抗分割
されて、パルスの高さΔV’が小さくなる。パルスの高
さΔV’は次式で与えられる。
アクティブマトリクス基板おいて上記検査方法を適応し
た場合、2本の検査用配線110、111にはそれぞれ
500本程度の走査線102が接続され、端子110
a、111aに出力される検査信号G1’、G2’のパ
ルスの高さΔV’は、もとの高さであるVddの1/50
0程度になる。つまり、入力パルスの高さVddを、例え
ば20Vとした場合にはΔV’は40mV程度に減少し
てしまう。その結果、検査時において、入力信号電圧と
雑音電圧の比であるSN比が低下し、検査精度が低下し
てしまう。
の数を増やし、1検査用配線に接続する走査線の数を少
なくするという方法が考えられる。しかし、この場合は
モニターする必要のある端子数が増加するので、検査の
スループットが損なわれるという問題がある。
ためになされたものであり、検査のスループットを損な
うことなく、SN比の向上を図ることができ、検査精度
を向上することの出来るアクティブマトリクス基板及び
その製造方法を提供することを目的とする。
リクス基板は、基板上に信号線及び走査線が縦横に配線
されたアクティブマトリクス基板に於て、該走査線の一
端に方向性を有する抵抗素子が形成されており、そのこ
とによって上記目的が達成される。
端に接続して走査線駆動回路が形成されていてもよい。
もよい。
り、該薄膜トランジスタのゲート電極とソース電極又は
ゲート電極とドレイン電極とが短絡されていてももよ
い。
製造方法は、基板上に信号線及び走査線が縦横に配線さ
れたアクティブマトリクス基板に於て、該走査線の一端
に方向性を有する抵抗素子を形成する工程と、該走査線
の他端に走査線駆動回路を接続する工程と、該走査線駆
動回路を動作させて、該抵抗素子の該走査線を接続して
いる側とは反対側の端部からの出力信号に基づいて該走
査線駆動回路及び該走査線を検査する工程とを行うこと
により上記目的が達成される。
抗素子は、順方向に電圧が印加されるときの方が、逆方
向に電圧が印加されるときよりも極めて大きな電流が流
れる。従って、Vddが出力される1本の走査線では抵抗
素子の抵抗が小さく、GNDが出力されるその他の走査
線では抵抗素子の抵抗が大きくなり、その結果、検査信
号における抵抗分割の影響が小さくなる。
ティブマトリクス基板の構成図の一例を示す。図示する
アクティブマトリクス基板は、TFTアレイ7部分は従
来のTFTアレイと同様の構成をしており、信号線に
1、走査線に2、TFTに3、絵素に4、付加容量共通
配線に5、付加容量に6の符号を附してある。TFTア
レイ7の外側で信号線1の一端には信号線駆動回路8が
接続されて設けられ、走査線2の一端には走査線駆動回
路9が設けられている。
されている方と反対側の端部には、それぞれ抵抗素子1
2が設けられている。この抵抗素子12は走査線2にV
ddが出力される場合を順方向、GNDが出力される場合
を逆方向となるように構成されている。走査線2はTF
Tアレイ7の外側で抵抗素子12を介して1本おきに検
査用配線10、11に接続されおり、この検査用配線1
0、11はそれぞれ端子10a、11aを有する。
に、NチャネルMOSのTFTのゲート電極とソース電
極とを短絡させた形で設けている。このTFTはデュア
ルゲート構造で、チャネル長はそれぞれ4μm、チャネ
ル幅は20μmのものを用いる。
リクス基板において、走査線駆動回路9を動作させて、
端子10a、11aに出力される検査信号G1、G2を
モニターすれば、走査線2に断線があった場合及び走査
線駆動回路9を構成するシフトレジスタに異常がある場
合に、検査信号G1、G2に異常が生じるので、不良を
検出することが出来る。
おける電流と電圧との関係を示す。図2から分かるよう
に、この抵抗素子12においては順方向の電圧に対する
電流の大きさと逆方向の電圧に対する電流の大きさとの
差が極めて大きいので、1本の検査用配線10、11に
多数の走査線2を接続させても検査信号G1、G2のパ
ルスの高さは十分に大きくなる。
V、検査信号G1、G2のパルスの高さΔVが10Vと
する。この場合、図2からわかるように、Vddが出力さ
れている走査線2に接続されている抵抗素子12には1
0Vの電圧がかかり10ー4Aの電流が流れ、一方、GN
Dが出力されている走査線2に接続されている抵抗素子
12には−10Vの電圧がかかり10ー9乃至10ー10A
程度の電流が流れている。従って、抵抗素子12のオン
抵抗Rとオフ抵抗rとの比率が105以上ある。ここで
1本の検査用配線10又は11に接続する走査線2の数
をx本とすると、以下のような関係が成り立ち、xを求
めると、
て多いアクティブマトリクス基板においても10V以上
のパルスをもつ検査信号G1、G2を得ることが出来
る。
基板において、一つの検査用配線10又は11に500
本の走査線2を接続し、走査線駆動回路9の出力Vddを
20Vとした場合における検査時の走査線2及び端子1
0、11におけるタイミングチャートを図3に示す。こ
こで、Yn(n=1、2、3…)はn番目の走査線2に
おいて走査線駆動回路9より得られる出力である。検査
信号G1、G2においてパルスの高さΔVは約15Vで
あり、SN比を十分向上させることができる。この結
果、十分に精度の高い検査を行うことが出来る。
て、TFTアレイの構成は本実施例に限定されるもので
はない。
を、TFTアレイと同一の基板上に形成しても良いし、
外付けにしてもよい。
電極とソース電極を短絡させたNチャネルMOSのTF
Tを用いたが、抵抗素子としては上述のものに限られる
訳ではなく、PチャネルMOSのTFTを用いてゲート
電極とソース電極とを短絡させる形で構成することもで
きる。又、それ以外にもPN接合をイオン注入法によっ
て形成したダイオードを用いることもできる。
のアクティブマトリクス基板及びその製造方法において
は、検査信号のパルスの高さを大きくすることができる
ので、検査のスループットを損なうことなく、SN比の
向上を図ることができ、検査精度を向上することができ
る。
装置に用いた場合の構成図である。
との関係を示す図である。
査線の不良検査をする際の動作のタイミングチャートで
ある。
置に用いた場合の構成図である。
線の不良検査をする際の動作のタイミングチャートであ
る。
ある。
Claims (5)
- 【請求項1】 基板上に信号線及び走査線が縦横に配線
されたアクティブマトリクス基板に於て、 該走査線の一端に方向性を有する抵抗素子が形成された
アクティブマトリクス基板。 - 【請求項2】 前記走査線と同一基板上に、該走査線の
他端に接続して走査線駆動回路が形成された請求項1に
記載のアクティブマトリクス基板。 - 【請求項3】 前記抵抗素子がダイオードからなる請求
項1又は2に記載のアクティブマトリクス基板。 - 【請求項4】 前記抵抗素子が薄膜トランジスタからな
り、該薄膜トランジスタのゲート電極とソース電極又は
ゲート電極とドレイン電極とが短絡された請求項1又は
2に記載のアクティブマトリクス基板。 - 【請求項5】 基板上に信号線及び走査線が縦横に配線
されたアクティブマトリクス基板に於て、 該走査線の一端に方向性を有する抵抗素子を形成する工
程と、 該走査線の他端に走査線駆動回路を接続する工程と、 該走査線駆動回路を動作させて、該抵抗素子の該走査線
を接続している側とは反対側の端部からの出力信号に基
づいて該走査線駆動回路及び該走査線を検査する工程と
を含むアクティブマトリクス基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15231392A JP2914821B2 (ja) | 1992-06-11 | 1992-06-11 | アクティブマトリクス基板及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15231392A JP2914821B2 (ja) | 1992-06-11 | 1992-06-11 | アクティブマトリクス基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05341320A true JPH05341320A (ja) | 1993-12-24 |
JP2914821B2 JP2914821B2 (ja) | 1999-07-05 |
Family
ID=15537797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15231392A Expired - Fee Related JP2914821B2 (ja) | 1992-06-11 | 1992-06-11 | アクティブマトリクス基板及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2914821B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7429970B2 (en) | 2005-01-11 | 2008-09-30 | Tpo Displays Corp. | Method for testing drive circuit, testing device and display device |
-
1992
- 1992-06-11 JP JP15231392A patent/JP2914821B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7429970B2 (en) | 2005-01-11 | 2008-09-30 | Tpo Displays Corp. | Method for testing drive circuit, testing device and display device |
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