JPH05335589A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH05335589A JPH05335589A JP16230992A JP16230992A JPH05335589A JP H05335589 A JPH05335589 A JP H05335589A JP 16230992 A JP16230992 A JP 16230992A JP 16230992 A JP16230992 A JP 16230992A JP H05335589 A JPH05335589 A JP H05335589A
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Abstract
(57)【要約】
【目的】 ゲート絶縁膜の信頼性を高め、その耐圧を大
きくし、特性を向上した半導体装置（ディスターブ現象
を抑制し、エンデュランス特性等信頼性を向上した不揮
発性メモリー等）及びその製造方法を提供すること。 【構成】 ゲート構造とゲート絶縁膜２とを有する半導
体装置（ゲート構造としてフローティングゲート３１と
コントロールゲート３２とを有する不揮発性メモリーを
含む）において、ゲート絶縁膜２の中央部分２０を厚膜
に形成した半導体装置。
きくし、特性を向上した半導体装置（ディスターブ現象
を抑制し、エンデュランス特性等信頼性を向上した不揮
発性メモリー等）及びその製造方法を提供すること。 【構成】 ゲート構造とゲート絶縁膜２とを有する半導
体装置（ゲート構造としてフローティングゲート３１と
コントロールゲート３２とを有する不揮発性メモリーを
含む）において、ゲート絶縁膜２の中央部分２０を厚膜
に形成した半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関する。特に、ゲート構造とゲート絶
縁膜とを有する半導体装置、及びこのような半導体装置
の製造方法に関する。本発明は、例えば、ＭＯＳトラン
ジスタや、不揮発性メモリー装置の分野等、各種の半導
体装置について、利用することができる。
装置の製造方法に関する。特に、ゲート構造とゲート絶
縁膜とを有する半導体装置、及びこのような半導体装置
の製造方法に関する。本発明は、例えば、ＭＯＳトラン
ジスタや、不揮発性メモリー装置の分野等、各種の半導
体装置について、利用することができる。
【０００２】
【従来の技術】従来のこの種の半導体装置、例えばゲー
ト絶縁膜上に１層または２層以上のゲートを有するゲー
ト構造を備えた半導体装置にあっては、従来、ゲート絶
縁膜として酸化膜、一般には極薄ＳｉＯ2 膜を形成する
構成が採用されている。
ト絶縁膜上に１層または２層以上のゲートを有するゲー
ト構造を備えた半導体装置にあっては、従来、ゲート絶
縁膜として酸化膜、一般には極薄ＳｉＯ2 膜を形成する
構成が採用されている。
【０００３】しかし、この構成では、ゲート絶縁酸化膜
のピュアー化が極めて困難であり、内部に混入されたコ
ンタミネーション（汚染、特にプロセス中で混入する汚
染）により、信頼性向上が難しいというような問題があ
った。
のピュアー化が極めて困難であり、内部に混入されたコ
ンタミネーション（汚染、特にプロセス中で混入する汚
染）により、信頼性向上が難しいというような問題があ
った。
【０００４】この問題は、不揮発性メモリーにおけるゲ
ート構造についても、問題になっている。
ート構造についても、問題になっている。
【０００５】即ち、不揮発性メモリーにおいて、従来の
ゲート絶縁膜構造にあっては、セル書き込み時にビット
線とワード線の電位を上げてドレイン側でホットエレク
トロンを発生させ、フローティングゲートに注入する。
ビット線とワード線の電位により非選択セルにも電圧が
かかってしまい、しきい値が変動するディスターブ現象
も問題であった。
ゲート絶縁膜構造にあっては、セル書き込み時にビット
線とワード線の電位を上げてドレイン側でホットエレク
トロンを発生させ、フローティングゲートに注入する。
ビット線とワード線の電位により非選択セルにも電圧が
かかってしまい、しきい値が変動するディスターブ現象
も問題であった。
【０００６】以上のように、不揮発性メモリー等、ゲー
ト絶縁膜とゲート構造とを有する半導体装置では、ゲー
ト絶縁酸化膜の信頼性を如何に向上するかが課題となっ
ている。
ト絶縁膜とゲート構造とを有する半導体装置では、ゲー
ト絶縁酸化膜の信頼性を如何に向上するかが課題となっ
ている。
【０００７】
【発明の目的】本発明は、上記問題点を解決して、ゲー
ト絶縁膜の信頼性を高め、その耐圧を大きくし、特性を
向上した半導体装置を提供することを目的とし、また特
に新しい設備を要することなくそのような半導体装置を
得ることができるその製造方法を提供することを目的と
する。また、不揮発性メモリーに適用した場合に、フロ
ーティングゲート直下の絶縁特性を向上でき、ディスタ
ーブ現象を抑制でき、またエンデュランス特性を始めと
する信頼性を向上できる半導体装置及びその製造方法を
提供することを目的とする。
ト絶縁膜の信頼性を高め、その耐圧を大きくし、特性を
向上した半導体装置を提供することを目的とし、また特
に新しい設備を要することなくそのような半導体装置を
得ることができるその製造方法を提供することを目的と
する。また、不揮発性メモリーに適用した場合に、フロ
ーティングゲート直下の絶縁特性を向上でき、ディスタ
ーブ現象を抑制でき、またエンデュランス特性を始めと
する信頼性を向上できる半導体装置及びその製造方法を
提供することを目的とする。
【０００８】
【目的を達成するための手段】本出願の請求項１の発明
は、ゲート構造とゲート絶縁膜とを有する半導体装置に
おいて、ゲート絶縁膜の中央部分を厚膜に形成したこと
を特徴とする半導体装置であって、この構成により上記
目的を達成するものである。
は、ゲート構造とゲート絶縁膜とを有する半導体装置に
おいて、ゲート絶縁膜の中央部分を厚膜に形成したこと
を特徴とする半導体装置であって、この構成により上記
目的を達成するものである。
【０００９】本出願の請求項２の発明は、ゲート絶縁膜
の中央部を弧状に盛り上げて形成することにより、ゲー
ト絶縁膜の中央部分を厚膜に形成した請求項１に記載の
半導体装置であって、この構成により上記目的を達成す
るものである。
の中央部を弧状に盛り上げて形成することにより、ゲー
ト絶縁膜の中央部分を厚膜に形成した請求項１に記載の
半導体装置であって、この構成により上記目的を達成す
るものである。
【００１０】本出願の請求項３の発明は、ＭＯＳトラン
ジスタである請求項１または２記載の半導体装置であっ
て、この構成により上記目的を達成するものである。
ジスタである請求項１または２記載の半導体装置であっ
て、この構成により上記目的を達成するものである。
【００１１】本出願の請求項４の発明は、ゲート構造と
してフローティングゲートとコントロールゲートとを有
する不揮発性メモリーである請求項１ないし３のいずれ
かに記載の半導体装置であって、この構成により上記目
的を達成するものである。
してフローティングゲートとコントロールゲートとを有
する不揮発性メモリーである請求項１ないし３のいずれ
かに記載の半導体装置であって、この構成により上記目
的を達成するものである。
【００１２】本出願の請求項５の発明は、ゲート構造と
ゲート絶縁膜とを有する半導体装置の製造方法におい
て、基体上に第１の絶縁膜を形成し、該第１の絶縁膜を
パターニングしてゲート構造の中央部分となる部分にの
み残し、次に第２の絶縁膜を形成し、パターニングを行
って絶縁膜の中央部分を厚膜に形成したゲート絶縁膜を
得、該ゲート絶縁膜上にゲート構造を形成する半導体装
置の製造方法であって、この構成により上記目的を達成
するものである。
ゲート絶縁膜とを有する半導体装置の製造方法におい
て、基体上に第１の絶縁膜を形成し、該第１の絶縁膜を
パターニングしてゲート構造の中央部分となる部分にの
み残し、次に第２の絶縁膜を形成し、パターニングを行
って絶縁膜の中央部分を厚膜に形成したゲート絶縁膜を
得、該ゲート絶縁膜上にゲート構造を形成する半導体装
置の製造方法であって、この構成により上記目的を達成
するものである。
【００１３】本出願の請求項６の発明は、ゲート構造と
してフローティングゲートとコントロールゲートとを有
する不揮発性メモリーである半導体装置の製造方法であ
って、基体上に第１の絶縁膜を形成し、該第１の絶縁膜
をパターニングしてゲート構造の中央部分となる部分に
のみ残し、次に第２の絶縁膜を形成し、パターニングを
行って絶縁膜の中央部分を厚膜に形成したゲート絶縁膜
を得、該ゲート絶縁膜上にフローティングゲートを形成
し、該フローティングゲート上に絶縁膜を介してコント
ロールゲートが形成されたゲート構造を形成する半導体
装置の製造方法であって、この構成により上記目的を達
成するものである。
してフローティングゲートとコントロールゲートとを有
する不揮発性メモリーである半導体装置の製造方法であ
って、基体上に第１の絶縁膜を形成し、該第１の絶縁膜
をパターニングしてゲート構造の中央部分となる部分に
のみ残し、次に第２の絶縁膜を形成し、パターニングを
行って絶縁膜の中央部分を厚膜に形成したゲート絶縁膜
を得、該ゲート絶縁膜上にフローティングゲートを形成
し、該フローティングゲート上に絶縁膜を介してコント
ロールゲートが形成されたゲート構造を形成する半導体
装置の製造方法であって、この構成により上記目的を達
成するものである。
【００１４】本出願の請求項７の発明は、ゲート絶縁膜
の中央部を弧状に盛り上げて形成することにより、ゲー
ト絶縁膜の中央部分を厚膜に形成した請求項５または６
に記載の半導体装置の製造方法であって、この構成によ
り上記目的を達成するものである。
の中央部を弧状に盛り上げて形成することにより、ゲー
ト絶縁膜の中央部分を厚膜に形成した請求項５または６
に記載の半導体装置の製造方法であって、この構成によ
り上記目的を達成するものである。
【００１５】
【作用】本発明によれば、ゲート直下のゲート絶縁膜の
膜厚を、その中央部分を厚膜化して形成したので、安定
した絶縁特性が得られる。この結果、性能向上を達成で
きる。また、特に新しいプロセスを要することなく製造
できるので、新規な設備は不要である。
膜厚を、その中央部分を厚膜化して形成したので、安定
した絶縁特性が得られる。この結果、性能向上を達成で
きる。また、特に新しいプロセスを要することなく製造
できるので、新規な設備は不要である。
【００１６】本発明を不揮発メモリーに適用すると、フ
ローティングゲート直下の絶縁性を良好にし、安定化で
き、ディスターブ現象の抑制や、エンデュランス特性を
はじめとする特性・信頼性の向上を達成できる。
ローティングゲート直下の絶縁性を良好にし、安定化で
き、ディスターブ現象の抑制や、エンデュランス特性を
はじめとする特性・信頼性の向上を達成できる。
【００１７】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は実施
例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は実施
例により限定されるものではない。
【００１８】実施例１ この実施例は、本発明を不揮発メモリーに具体化したも
のであり、不揮発性メモリーに本発明の構成を適用し
て、フローティングゲート直下の絶縁構造を凸型構造に
することにより、ディスターブ現象並びにエンデュラン
ス特性悪化という問題の解決を図った。
のであり、不揮発性メモリーに本発明の構成を適用し
て、フローティングゲート直下の絶縁構造を凸型構造に
することにより、ディスターブ現象並びにエンデュラン
ス特性悪化という問題の解決を図った。
【００１９】本実施例の半導体装置は不揮発性メモリー
であり、図１に示すように、基体であるＳｉ基板上にゲ
ート構造としてフローティングゲート３１とコントロー
ルゲート３２とを有し、ゲート絶縁膜２を有する構成で
あって、ゲート絶縁膜２の中央部分を厚膜に形成したも
の（厚膜の中央部分を符号２０で示す）である。
であり、図１に示すように、基体であるＳｉ基板上にゲ
ート構造としてフローティングゲート３１とコントロー
ルゲート３２とを有し、ゲート絶縁膜２を有する構成で
あって、ゲート絶縁膜２の中央部分を厚膜に形成したも
の（厚膜の中央部分を符号２０で示す）である。
【００２０】本実施例の不揮発性メモリーは、次のよう
にして製造した。即ち、本実施例におけるプロセスは、
図２ないし図９に示すように、ゲート構造としてフロー
ティングゲート３１とコントロールゲート３２とを有す
る不揮発性メモリーである半導体装置（図１及び図９参
照）の製造方法であって、基体１上に第１の絶縁膜２１
を形成し（図２）、該第１の絶縁膜２１をパターニング
してゲート構造の中央部分となる部分にのみ残し（図
３。残した絶縁膜を符号２２で示す）、次に第２の絶縁
膜２３を形成し（図４）、パターニングを行って絶縁膜
の中央部分２０を厚膜に形成したゲート絶縁膜２を得
（図６）、該ゲート絶縁膜２上にフローティングゲート
３１を形成し（図７）、該フローティングゲート３１上
に絶縁膜４（第２ゲート絶縁膜）を介してコントロール
ゲート３２が形成されたゲート構造（図８，図９）を形
成するものである。
にして製造した。即ち、本実施例におけるプロセスは、
図２ないし図９に示すように、ゲート構造としてフロー
ティングゲート３１とコントロールゲート３２とを有す
る不揮発性メモリーである半導体装置（図１及び図９参
照）の製造方法であって、基体１上に第１の絶縁膜２１
を形成し（図２）、該第１の絶縁膜２１をパターニング
してゲート構造の中央部分となる部分にのみ残し（図
３。残した絶縁膜を符号２２で示す）、次に第２の絶縁
膜２３を形成し（図４）、パターニングを行って絶縁膜
の中央部分２０を厚膜に形成したゲート絶縁膜２を得
（図６）、該ゲート絶縁膜２上にフローティングゲート
３１を形成し（図７）、該フローティングゲート３１上
に絶縁膜４（第２ゲート絶縁膜）を介してコントロール
ゲート３２が形成されたゲート構造（図８，図９）を形
成するものである。
【００２１】本実施例の半導体装置は、更に詳しくは、
以下の手順によって形成した。図２ないし図９を参照す
る。なお図示、特に図４ないし図９の図示は、ゲート絶
縁膜の厚膜部分を強調して、極端な弧状の図示にしてあ
るが、これは図の明示のためである。
以下の手順によって形成した。図２ないし図９を参照す
る。なお図示、特に図４ないし図９の図示は、ゲート絶
縁膜の厚膜部分を強調して、極端な弧状の図示にしてあ
るが、これは図の明示のためである。
【００２２】本実施例においては、基体１であるＳｉ基
板上に、１回目熱酸化して第１の絶縁膜２１としてＳｉ
Ｏ2 膜を形成し（図２）、これについてフローティング
ゲート領域以外のＳｉＯ2 をＨＦ処理にて総てウェット
エッチングし、絶縁膜部分２２を残した図３の構造とす
る。２回目熱酸化にて第２の絶縁膜２３としてＳｉＯ2
膜を形成する。下地の絶縁膜部分２２の凸状を反映し
て、第２の絶縁膜２３も、凸状のＳｉＯ2 に形成される
（図４及び図５。なお図４中、第２の絶縁膜２３に対す
るハッチングは省略した）。次に、ポリＳｉを所定領域
にパターニングし、フローティングゲート３１形成す
る。フローティングゲート３１は図６に極端に示すよう
に、弧状に形成される。その後、セルフアラインにてイ
オンを所定の領域に注入し、ソース・ドレイン領域１
１，１２を形成する（図７）。次に、熱酸化して第２ゲ
ート絶縁膜４用ＳｉＯ2 膜を形成後、ポリＳｉをパター
ニングし、コントロールゲート３２を同様に弧状に形成
することで、第９に示すようなマイクロ弧型ゲート内蔵
の構造が完成する。
板上に、１回目熱酸化して第１の絶縁膜２１としてＳｉ
Ｏ2 膜を形成し（図２）、これについてフローティング
ゲート領域以外のＳｉＯ2 をＨＦ処理にて総てウェット
エッチングし、絶縁膜部分２２を残した図３の構造とす
る。２回目熱酸化にて第２の絶縁膜２３としてＳｉＯ2
膜を形成する。下地の絶縁膜部分２２の凸状を反映し
て、第２の絶縁膜２３も、凸状のＳｉＯ2 に形成される
（図４及び図５。なお図４中、第２の絶縁膜２３に対す
るハッチングは省略した）。次に、ポリＳｉを所定領域
にパターニングし、フローティングゲート３１形成す
る。フローティングゲート３１は図６に極端に示すよう
に、弧状に形成される。その後、セルフアラインにてイ
オンを所定の領域に注入し、ソース・ドレイン領域１
１，１２を形成する（図７）。次に、熱酸化して第２ゲ
ート絶縁膜４用ＳｉＯ2 膜を形成後、ポリＳｉをパター
ニングし、コントロールゲート３２を同様に弧状に形成
することで、第９に示すようなマイクロ弧型ゲート内蔵
の構造が完成する。
【００２３】本実施例においては、基体１であるＳｉ基
板上のフローティングゲート直下に熱酸化にて第１の絶
縁膜２１としてＳｉＯ2 膜を形成するが、形成時のこの
絶縁酸化膜厚は、例えば〜１０ｎｍ（１０ｎｍ程度、あ
るいはそれよりやや小さいことを示す。以下同じ）とす
る。所定の形状にＳｉＯ2 膜をウェットエッチングし
て、図３の構造とする。図４の構造を形成するための２
回目の熱酸化においては、ＳｉＯ2 膜を例えば〜１０ｎ
ｍ形成し、これにより図４の構造とし、更にＲＩＥを用
いることにより、図５に示す厚膜部２０を有するゲート
絶縁膜２を得るのである。図６は、フローティングゲー
ト３１形成のため所定の形状にポリＳｉを形成した状態
で、この時の膜厚は、例えば〜２００ｎｍとする。次い
でこのフローティングゲート３１をマスクとすることに
よりセルフアラインにてイオン注入して、ソース・ドレ
イン領域１１，１２を形成したのが図７である。更に、
第２ゲート絶縁膜４形成のため熱酸化にてＳｉＯ2 膜を
形成するが、この時の膜厚は、例えば〜１５ｎｍとす
る。図９は、堆積、パターニング技術により所定の形状
にポリＳｉを形成した状態を示す。この時の膜厚は、例
えば〜３００ｎｍとする。以上により、中央部が厚膜部
２０となって、マイクロ弧型ゲートを有する不揮発性メ
モリー構造が完成する。
板上のフローティングゲート直下に熱酸化にて第１の絶
縁膜２１としてＳｉＯ2 膜を形成するが、形成時のこの
絶縁酸化膜厚は、例えば〜１０ｎｍ（１０ｎｍ程度、あ
るいはそれよりやや小さいことを示す。以下同じ）とす
る。所定の形状にＳｉＯ2 膜をウェットエッチングし
て、図３の構造とする。図４の構造を形成するための２
回目の熱酸化においては、ＳｉＯ2 膜を例えば〜１０ｎ
ｍ形成し、これにより図４の構造とし、更にＲＩＥを用
いることにより、図５に示す厚膜部２０を有するゲート
絶縁膜２を得るのである。図６は、フローティングゲー
ト３１形成のため所定の形状にポリＳｉを形成した状態
で、この時の膜厚は、例えば〜２００ｎｍとする。次い
でこのフローティングゲート３１をマスクとすることに
よりセルフアラインにてイオン注入して、ソース・ドレ
イン領域１１，１２を形成したのが図７である。更に、
第２ゲート絶縁膜４形成のため熱酸化にてＳｉＯ2 膜を
形成するが、この時の膜厚は、例えば〜１５ｎｍとす
る。図９は、堆積、パターニング技術により所定の形状
にポリＳｉを形成した状態を示す。この時の膜厚は、例
えば〜３００ｎｍとする。以上により、中央部が厚膜部
２０となって、マイクロ弧型ゲートを有する不揮発性メ
モリー構造が完成する。
【００２４】本実施例では、フローティングゲート３１
直下の絶縁構造を中央部が厚膜部２０となった弧型のゲ
ート絶縁膜２の形状にすることで、安定した絶縁特性が
得られる。この構造は新規設備投資を要することなく、
従来のプロセス装置で容易に形成できる。
直下の絶縁構造を中央部が厚膜部２０となった弧型のゲ
ート絶縁膜２の形状にすることで、安定した絶縁特性が
得られる。この構造は新規設備投資を要することなく、
従来のプロセス装置で容易に形成できる。
【００２５】本実施例により、簡明な構成で、ディスタ
ーブ現象抑制、エンデュランス特性を始めとする信頼性
を向上した不揮発性メモリーを得ることができる。
ーブ現象抑制、エンデュランス特性を始めとする信頼性
を向上した不揮発性メモリーを得ることができる。
【００２６】実施例２ 本実施例は、ＭＯＳトランジスタに本発明を適用したも
のである。本実施例のＭＯＳトランジスタは、図１０に
示すように、ゲート絶縁膜２の中央部分を厚膜部分２０
としたものである。
のである。本実施例のＭＯＳトランジスタは、図１０に
示すように、ゲート絶縁膜２の中央部分を厚膜部分２０
としたものである。
【００２７】本実施例のＭＯＳトランジスタは、次のよ
うにして形成した。即ち、ゲート構造であるゲート３と
ゲート絶縁膜２とを有する構造の形成に際し、基体１で
あるＳｉ基板上に第１の絶縁膜２１を形成し（図１
１）、該第１の絶縁膜２１をパターニングしてゲート構
造の中央部分となる部分にのみ残し（符号２２で残され
た部分を示す）、次に第２の絶縁膜２３を形成し（図１
３）、パターニングを行って絶縁膜２の中央部分を厚膜
部２０に形成したゲート絶縁膜２を得（図１４）、該ゲ
ート絶縁膜２上にゲート構造（ゲート３）を形成した。
うにして形成した。即ち、ゲート構造であるゲート３と
ゲート絶縁膜２とを有する構造の形成に際し、基体１で
あるＳｉ基板上に第１の絶縁膜２１を形成し（図１
１）、該第１の絶縁膜２１をパターニングしてゲート構
造の中央部分となる部分にのみ残し（符号２２で残され
た部分を示す）、次に第２の絶縁膜２３を形成し（図１
３）、パターニングを行って絶縁膜２の中央部分を厚膜
部２０に形成したゲート絶縁膜２を得（図１４）、該ゲ
ート絶縁膜２上にゲート構造（ゲート３）を形成した。
【００２８】使用した材料や条件は、実施例１と同様で
ある。
ある。
【００２９】本実施例により、ゲート３の直下に厚膜部
２０を有するゲート絶縁膜２を有するＭＯＳトランジス
タが得られ、これは耐圧性が良好で、性能にすぐれると
いう効果を有する。
２０を有するゲート絶縁膜２を有するＭＯＳトランジス
タが得られ、これは耐圧性が良好で、性能にすぐれると
いう効果を有する。
【００３０】
【発明の効果】本発明によれば、ゲート絶縁膜の信頼性
を高め、その耐圧を大きくし、特性を向上した半導体装
置を提供することができ、その際、特に新しい設備を要
することなく容易にそのような半導体装置を得ることが
できる製造方法を提供することができる。また、不揮発
性メモリーに適用して、フローティングゲート直下の絶
縁特性を向上し、ディスターブ現象を抑制し、またエン
デュランス特性を始めとする信頼性を向上した半導体装
置及びその製造方法を提供できる。
を高め、その耐圧を大きくし、特性を向上した半導体装
置を提供することができ、その際、特に新しい設備を要
することなく容易にそのような半導体装置を得ることが
できる製造方法を提供することができる。また、不揮発
性メモリーに適用して、フローティングゲート直下の絶
縁特性を向上し、ディスターブ現象を抑制し、またエン
デュランス特性を始めとする信頼性を向上した半導体装
置及びその製造方法を提供できる。
【図１】実施例１の半導体装置である不揮発性メモリー
の構造を示す断面図である。
の構造を示す断面図である。
【図２】実施例１の半導体装置の製造工程（１）を示す
図である。
図である。
【図３】実施例１の半導体装置の製造工程（２）を示す
図である。
図である。
【図４】実施例１の半導体装置の製造工程（３）を示す
図である。
図である。
【図５】実施例１の半導体装置の製造工程（４）を示す
図である。
図である。
【図６】実施例１の半導体装置の製造工程（５）を示す
図である。
図である。
【図７】実施例１の半導体装置の製造工程（６）を示す
図である。
図である。
【図８】実施例１の半導体装置の製造工程（７）を示す
図である。
図である。
【図９】実施例１の半導体装置の製造工程（８）を示す
図である。
図である。
【図１０】実施例２の半導体装置であるＭＯＳトランジ
スタの構造を示す断面図である。
スタの構造を示す断面図である。
【図１１】実施例２の半導体装置の製造工程（１）を示
す図である。
す図である。
【図１２】実施例２の半導体装置の製造工程（２）を示
す図である。
す図である。
【図１３】実施例２の半導体装置の製造工程（３）を示
す図である。
す図である。
【図１４】実施例２の半導体装置の製造工程（４）を示
す図である。
す図である。
【図１５】実施例２の半導体装置の製造工程（５）を示
す図である。
す図である。
【図１６】実施例２の半導体装置の製造工程（６）を示
す図である。
す図である。
１ 基体（Ｓｉ基板） ２ （第１）ゲート絶縁膜 ２０ ゲート絶縁膜の厚膜の中央部分（厚膜部） ２１ 第１の絶縁膜 ２２ 第１の絶縁膜のパターニングされて残された部
分 ２３ 第２の絶縁膜 ３ ゲート ３１ ゲート（フローティングゲート） ３２ ゲート（コントロールゲート） ４ 第２ゲート絶縁膜
分 ２３ 第２の絶縁膜 ３ ゲート ３１ ゲート（フローティングゲート） ３２ ゲート（コントロールゲート） ４ 第２ゲート絶縁膜
Claims (7)
- 【請求項１】ゲート構造とゲート絶縁膜とを有する半導
体装置において、 ゲート絶縁膜の中央部分を厚膜に形成したことを特徴と
する半導体装置。 - 【請求項２】ゲート絶縁膜の中央部を弧状に盛り上げて
形成することにより、ゲート絶縁膜の中央部分を厚膜に
形成した請求項１に記載の半導体装置。 - 【請求項３】ＭＯＳトランジスタである請求項１または
２記載の半導体装置。 - 【請求項４】ゲート構造としてフローティングゲートと
コントロールゲートとを有する不揮発性メモリーである
請求項１ないし３のいずれかに記載の半導体装置。 - 【請求項５】ゲート構造とゲート絶縁膜とを有する半導
体装置の製造方法において、 基体上に第１の絶縁膜を形成し、 該第１の絶縁膜をパターニングしてゲート構造の中央部
分となる部分にのみ残し、 次に第２の絶縁膜を形成し、 パターニングを行って絶縁膜の中央部分を厚膜に形成し
たゲート絶縁膜を得、 該ゲート絶縁膜上にゲート構造を形成する半導体装置の
製造方法。 - 【請求項６】ゲート構造としてフローティングゲートと
コントロールゲートとを有する不揮発性メモリーである
半導体装置の製造方法であって、 基体上に第１の絶縁膜を形成し、 該第１の絶縁膜をパターニングしてゲート構造の中央部
分となる部分にのみ残し、 次に第２の絶縁膜を形成し、 パターニングを行って絶縁膜の中央部分を厚膜に形成し
たゲート絶縁膜を得、 該ゲート絶縁膜上にフローティングゲートを形成し、 該フローティングゲート上に絶縁膜を介してコントロー
ルゲートが形成されたゲート構造を形成する半導体装置
の製造方法。 - 【請求項７】ゲート絶縁膜の中央部を弧状に盛り上げて
形成することにより、ゲート絶縁膜の中央部分を厚膜に
形成した請求項５または６に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16230992A JPH05335589A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16230992A JPH05335589A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335589A true JPH05335589A (ja) | 1993-12-17 |
Family
ID=15752068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16230992A Pending JPH05335589A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335589A (ja) |
-
1992
- 1992-05-28 JP JP16230992A patent/JPH05335589A/ja active Pending
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