JPH05110098A - 薄膜mos型トランジスタ - Google Patents
薄膜mos型トランジスタInfo
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- JPH05110098A JPH05110098A JP26966591A JP26966591A JPH05110098A JP H05110098 A JPH05110098 A JP H05110098A JP 26966591 A JP26966591 A JP 26966591A JP 26966591 A JP26966591 A JP 26966591A JP H05110098 A JPH05110098 A JP H05110098A
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- thin film
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Abstract
(57)【要約】
【目的】 薄膜MOS形トランジスタ(TFT)のパン
チスルーを抑える。 【構成】 逆スタガ構造のTFTおいて、ゲート電極を
凹状にしてTFTのチャネルをゲート電極の凹状の段差
を横切るようにして、しかもゲート電極の段差の厚さを
ゲート電極の段差間の間隔より厚くすることにより相対
的にゲート電極の厚みぶんのチャネル領域を長くして、
平面寸法を微細化してもパンチスルーを起こさないチャ
ネル長を確保できるようにする。
チスルーを抑える。 【構成】 逆スタガ構造のTFTおいて、ゲート電極を
凹状にしてTFTのチャネルをゲート電極の凹状の段差
を横切るようにして、しかもゲート電極の段差の厚さを
ゲート電極の段差間の間隔より厚くすることにより相対
的にゲート電極の厚みぶんのチャネル領域を長くして、
平面寸法を微細化してもパンチスルーを起こさないチャ
ネル長を確保できるようにする。
Description
【0001】
【産業上の利用分野】本発明は、薄膜MOS形トランジ
スタの電極構造に関するものである。
スタの電極構造に関するものである。
【0002】
【従来の技術】薄膜MOS形トランジスタ(Thin
Film Transistor TFT)は、高集積
SRAMや液晶パネルなどに盛んに用いられているが、
その従来構造を図3を用いて説明する。図3は、逆スタ
ガ構造のPチャネル形TFTであるが、301はP形シ
リコン基板、302はシリコン酸化膜、303はN形多
結晶シリコン膜によるTFTのゲート電極、304はシ
リコン酸化膜によるTFTのゲート酸化膜、305、3
06、307は多結晶シリコン膜によるTFTのバルク
であるが、305、306はP形不純物を導入したTF
Tのソース、ドレイン領域、307はTFTのチャネル
領域である。
Film Transistor TFT)は、高集積
SRAMや液晶パネルなどに盛んに用いられているが、
その従来構造を図3を用いて説明する。図3は、逆スタ
ガ構造のPチャネル形TFTであるが、301はP形シ
リコン基板、302はシリコン酸化膜、303はN形多
結晶シリコン膜によるTFTのゲート電極、304はシ
リコン酸化膜によるTFTのゲート酸化膜、305、3
06、307は多結晶シリコン膜によるTFTのバルク
であるが、305、306はP形不純物を導入したTF
Tのソース、ドレイン領域、307はTFTのチャネル
領域である。
【0003】図3に於て、TFTのソース305に0
V、ドレイン306にー5Vをくわえ、ゲート電極30
3にー5Vを加えるとTFTがオンになりソース、ドレ
イン間に電流が流れる。次にゲート電極を0Vにすると
TFTがオフになりソース、ドレイン間に電流は流れな
い。
V、ドレイン306にー5Vをくわえ、ゲート電極30
3にー5Vを加えるとTFTがオンになりソース、ドレ
イン間に電流が流れる。次にゲート電極を0Vにすると
TFTがオフになりソース、ドレイン間に電流は流れな
い。
【0004】
【発明が解決しようとする課題】しかしながら、従来構
造のTFTではTFTを微細化しようとしてチャネル長
Lを短くすると、ゲート電極を0Vにしてもソース、ド
レイン間に電流が流れてしまうパンチスルー現象が起き
てしまうという課題を有していた。
造のTFTではTFTを微細化しようとしてチャネル長
Lを短くすると、ゲート電極を0Vにしてもソース、ド
レイン間に電流が流れてしまうパンチスルー現象が起き
てしまうという課題を有していた。
【0005】本発明は、この様な課題を解決するもので
その目的とするところは微細化してもパンチスルーを起
こさないTFTを提供することにある。
その目的とするところは微細化してもパンチスルーを起
こさないTFTを提供することにある。
【0006】
【課題を解決するための手段】本発明の薄膜MOS形ト
ランジスタは、半導体基板上に設けられた第1の絶縁膜
と、前記第1の絶縁膜上に設けられた第1の導電膜から
成る薄膜MOS型トランジスタのゲート電極と、前記薄
膜MOS型トランジスタのゲート電極上に設けられた第
2の絶縁膜と、前記第2の絶縁膜上に設けられた第1の
半導体膜から成る薄膜MOS型トランジスタのソース、
ドレイン、チャネル領域からなる逆スタガ構造の薄膜M
OS型トランジスタにおいて、前記薄膜MOS型トラン
ジスタのゲート電極が凹状であり、前記凹状のゲート電
極を横切って前記薄膜MOS形トランジスタのチャネル
領域が存在しており、前記薄膜MOS形トランジスタの
ゲート電極の凹部の段差の厚さが凹状のゲート電極の段
差間の間隔より厚いことを特徴とする。
ランジスタは、半導体基板上に設けられた第1の絶縁膜
と、前記第1の絶縁膜上に設けられた第1の導電膜から
成る薄膜MOS型トランジスタのゲート電極と、前記薄
膜MOS型トランジスタのゲート電極上に設けられた第
2の絶縁膜と、前記第2の絶縁膜上に設けられた第1の
半導体膜から成る薄膜MOS型トランジスタのソース、
ドレイン、チャネル領域からなる逆スタガ構造の薄膜M
OS型トランジスタにおいて、前記薄膜MOS型トラン
ジスタのゲート電極が凹状であり、前記凹状のゲート電
極を横切って前記薄膜MOS形トランジスタのチャネル
領域が存在しており、前記薄膜MOS形トランジスタの
ゲート電極の凹部の段差の厚さが凹状のゲート電極の段
差間の間隔より厚いことを特徴とする。
【0007】本発明の薄膜MOS形トランジスタは、第
1の導電膜からなる薄膜MOS形トランジスタのゲート
電極の凹部の段差の厚さが、第1の半導体膜からなる薄
膜MOS形トランジスタのチャネル領域の膜厚より厚い
ことを特徴とする。
1の導電膜からなる薄膜MOS形トランジスタのゲート
電極の凹部の段差の厚さが、第1の半導体膜からなる薄
膜MOS形トランジスタのチャネル領域の膜厚より厚い
ことを特徴とする。
【0008】本発明の薄膜MOS形トランジスタは、第
1の導電膜からなる凹状の薄膜MOS形トランジスタの
ゲート電極の段差間の間隔が、第1の半導体膜からなる
薄膜MOS形トランジスタのチャネル領域の膜厚の2倍
の厚さより広いことを特徴とする。
1の導電膜からなる凹状の薄膜MOS形トランジスタの
ゲート電極の段差間の間隔が、第1の半導体膜からなる
薄膜MOS形トランジスタのチャネル領域の膜厚の2倍
の厚さより広いことを特徴とする。
【0009】本発明の薄膜MOS形トランジスタは、第
1の導電膜が、多結晶シリコン膜であることを特徴とす
る。
1の導電膜が、多結晶シリコン膜であることを特徴とす
る。
【0010】本発明の薄膜MOS形トランジスタは、第
1の導電膜が、高融点金属ポリサイド膜であることを特
徴とする。
1の導電膜が、高融点金属ポリサイド膜であることを特
徴とする。
【0011】本発明の薄膜MOS形トランジスタは、第
1の導電膜が、高融点金属膜であることを特徴とする。
1の導電膜が、高融点金属膜であることを特徴とする。
【0012】
【実施例】本発明の実施例を図1を用いて説明する。1
01はP形シリコン基板、102はシリコン酸化膜、1
03、104はN形多結晶シリコン膜によるTFTのゲ
ート電極、105はシリコン酸化膜によるTFTのゲー
ト酸化膜、106、107、109、110は多結晶シ
リコン膜によるTFTのバルクであるが、106、11
0はP形不純物を導入したTFTのソース、ドレイン領
域、107、109はTFTのチャネル領域である。
01はP形シリコン基板、102はシリコン酸化膜、1
03、104はN形多結晶シリコン膜によるTFTのゲ
ート電極、105はシリコン酸化膜によるTFTのゲー
ト酸化膜、106、107、109、110は多結晶シ
リコン膜によるTFTのバルクであるが、106、11
0はP形不純物を導入したTFTのソース、ドレイン領
域、107、109はTFTのチャネル領域である。
【0013】次に、本発明の製造方法を図2を用いて説
明する。まず、図2(a)のようにP形シリコン基板2
01上にLPCVD法によりシリコン酸化膜202を4
000Å形成し、次にシリコン酸化膜202上にLPC
VD法により620℃ で多結晶シリコン膜を5000
Å形成する。続いてP+を45KeV、5×1015 でイ
オン注入することによりN形多結晶シリコン膜を形成す
る。次にフォトリソグラフィによりN形多結晶シリコン
膜上にゲート電極のパターンを形成したのち、リアクテ
ィブイオンエッチングを行ない図2(b)のようにTF
Tのゲート電極203、204を形成する。その際、ゲ
ート電極のパターンは図2(b)のように2本以上の島
状になっており、リアクティブイオンエッチングは、エ
ンドポイントまでエッチングしないで時間でエッチング
を行ない、多結晶シリコン膜を4000Åエッチングし
たところでエッチングを止める。次に、図2(c)のよ
うにゲート電極203、204上および側面にTEO
S”Si(OC2H5)4”とO3を使ったLPCVD法に
よりシリコン酸化膜205を400Å形成し、続いてシ
リコン酸化膜205上にSi2H6ガスを使ったLPCV
D法により480℃でアモルファスシリコン膜を400
Å形成する。次に、N2雰囲気で600℃で20時間の
アニールを行ないアモルファスシリコン膜を固相成長さ
せ粒径が0.5μm以上の多結晶シリコン膜を形成す
る。次に、フォトリソグラフィにより多結晶シリコン膜
上にTFTのソース、ドレイン、チャネル領域からなる
バルクのパターンを形成したのち、リアクティブイオン
エッチングを行ないTFTのバルクを形成する。次に、
図2(d)のようにフォトリソグラフィによりTFTの
バルク上のソース、ドレイン部分にレジストが残らない
ようなパターンを形成したのち、BF2 +を30KeV、
5×1014 でイオン注入することによりTFTのソー
ス、ドレイン領域、206、210を形成する。最後に
N2雰囲気で900℃20分のアニールを行い、注入し
た不純物の活性化を行う。
明する。まず、図2(a)のようにP形シリコン基板2
01上にLPCVD法によりシリコン酸化膜202を4
000Å形成し、次にシリコン酸化膜202上にLPC
VD法により620℃ で多結晶シリコン膜を5000
Å形成する。続いてP+を45KeV、5×1015 でイ
オン注入することによりN形多結晶シリコン膜を形成す
る。次にフォトリソグラフィによりN形多結晶シリコン
膜上にゲート電極のパターンを形成したのち、リアクテ
ィブイオンエッチングを行ない図2(b)のようにTF
Tのゲート電極203、204を形成する。その際、ゲ
ート電極のパターンは図2(b)のように2本以上の島
状になっており、リアクティブイオンエッチングは、エ
ンドポイントまでエッチングしないで時間でエッチング
を行ない、多結晶シリコン膜を4000Åエッチングし
たところでエッチングを止める。次に、図2(c)のよ
うにゲート電極203、204上および側面にTEO
S”Si(OC2H5)4”とO3を使ったLPCVD法に
よりシリコン酸化膜205を400Å形成し、続いてシ
リコン酸化膜205上にSi2H6ガスを使ったLPCV
D法により480℃でアモルファスシリコン膜を400
Å形成する。次に、N2雰囲気で600℃で20時間の
アニールを行ないアモルファスシリコン膜を固相成長さ
せ粒径が0.5μm以上の多結晶シリコン膜を形成す
る。次に、フォトリソグラフィにより多結晶シリコン膜
上にTFTのソース、ドレイン、チャネル領域からなる
バルクのパターンを形成したのち、リアクティブイオン
エッチングを行ないTFTのバルクを形成する。次に、
図2(d)のようにフォトリソグラフィによりTFTの
バルク上のソース、ドレイン部分にレジストが残らない
ようなパターンを形成したのち、BF2 +を30KeV、
5×1014 でイオン注入することによりTFTのソー
ス、ドレイン領域、206、210を形成する。最後に
N2雰囲気で900℃20分のアニールを行い、注入し
た不純物の活性化を行う。
【0014】図1において、TFTのゲート電極の凹部
の段差の膜厚は4000Åであるから、凹状のゲート電
極の段差間の間隔を0.3μmとすると、ゲート電極の
凹部の段差の厚さは凹状のゲート電極の段差間の間隔よ
り厚い。そして、TFTのバルクの膜厚が400Åであ
ることから凹状のゲート電極の段差間の間隔は、TFT
のバルクの膜厚の2倍より広い。また、TFTのゲート
電極の凹部の段差の膜厚はTFTのバルクの膜厚より厚
い。この様な膜構造にしたTFTでは平面的にみたチャ
ネル長Lより実質的なチャネル長L’の方が、ゲート電
極の段差の膜厚の2倍分長くなる。更に、この様な膜構
造でゲート電極を図4のように3分割にすれば実質的な
チャネル長L’は、ゲート電極の段差の膜厚の4倍分長
くなる。例えば図1に於て、平面的なチャネル長Lを
1.0μmとすると実質的なチャネル長L’は1.8μ
mになるし、図4においては実質的なチャネル長L’は
2.6μmになる。従って平面的な寸法を短くしても実
質的なTFTのチャネル長はパンチスルーしない長さを
確保できるようになる。
の段差の膜厚は4000Åであるから、凹状のゲート電
極の段差間の間隔を0.3μmとすると、ゲート電極の
凹部の段差の厚さは凹状のゲート電極の段差間の間隔よ
り厚い。そして、TFTのバルクの膜厚が400Åであ
ることから凹状のゲート電極の段差間の間隔は、TFT
のバルクの膜厚の2倍より広い。また、TFTのゲート
電極の凹部の段差の膜厚はTFTのバルクの膜厚より厚
い。この様な膜構造にしたTFTでは平面的にみたチャ
ネル長Lより実質的なチャネル長L’の方が、ゲート電
極の段差の膜厚の2倍分長くなる。更に、この様な膜構
造でゲート電極を図4のように3分割にすれば実質的な
チャネル長L’は、ゲート電極の段差の膜厚の4倍分長
くなる。例えば図1に於て、平面的なチャネル長Lを
1.0μmとすると実質的なチャネル長L’は1.8μ
mになるし、図4においては実質的なチャネル長L’は
2.6μmになる。従って平面的な寸法を短くしても実
質的なTFTのチャネル長はパンチスルーしない長さを
確保できるようになる。
【0015】本実施例によればゲート電極103、10
4はN形多結晶シリコン膜で形成したが、これはP形多
結晶シリコン膜を使用してもよいし、多結晶シリコン上
にMoやW等の高融点金属を形成した高融点金属ポリサ
イド膜を使用してもよい。またMoやW等の高融点金属
を使用してもよい。
4はN形多結晶シリコン膜で形成したが、これはP形多
結晶シリコン膜を使用してもよいし、多結晶シリコン上
にMoやW等の高融点金属を形成した高融点金属ポリサ
イド膜を使用してもよい。またMoやW等の高融点金属
を使用してもよい。
【0016】さらに本実施例によればTFTのバルクは
アモルファスシリコンを固相成長させた多結晶シリコン
膜を使用したが、これはアモルファスシリコン膜でも良
いし、多結晶シリコン膜でもよい。
アモルファスシリコンを固相成長させた多結晶シリコン
膜を使用したが、これはアモルファスシリコン膜でも良
いし、多結晶シリコン膜でもよい。
【0017】また、本実施例によればTFTはソース、
ドレインにP形不純物を導入したPチャネル型である
が、これはN形不純物を導入したNチャネル型でもよ
い。
ドレインにP形不純物を導入したPチャネル型である
が、これはN形不純物を導入したNチャネル型でもよ
い。
【0018】
【発明の効果】本発明による薄膜MOS形トランジスタ
(TFT)によれば平面でのTFTの素子寸法を縮小し
てもTFTはパンチスルーする事がなくなるので高集積
でしかも低消費電力のICやパネルを提供できる効果が
ある。
(TFT)によれば平面でのTFTの素子寸法を縮小し
てもTFTはパンチスルーする事がなくなるので高集積
でしかも低消費電力のICやパネルを提供できる効果が
ある。
【図1】本発明の薄膜MOS形トランジスタの断面図及
び平面図。
び平面図。
【図2】本発明の薄膜MOS形トランジスタの工程順断
面図。
面図。
【図3】従来例の薄膜MOS形トランジスタの断面図及
び平面図。
び平面図。
【図4】本発明の薄膜MOS形トランジスタの他の実施
例による断面図。
例による断面図。
101、201、301、401 ・・・ シリコン基
板 102、202、302、402 ・・・ シリコン酸
化膜 103、104、203、204 303、403、404、411 ・・・ TFTのゲ
ート電極 105、205、305、405 ・・・ TFTのゲ
ート酸化膜 106、110、206、210 305、306、406、410 ・・・ TFTのソ
ース、ドレイン領域 107、109、307、407 409、413 ・・・ TFTのチ
ャネル領域 211 ・・・ レジスト
板 102、202、302、402 ・・・ シリコン酸
化膜 103、104、203、204 303、403、404、411 ・・・ TFTのゲ
ート電極 105、205、305、405 ・・・ TFTのゲ
ート酸化膜 106、110、206、210 305、306、406、410 ・・・ TFTのソ
ース、ドレイン領域 107、109、307、407 409、413 ・・・ TFTのチ
ャネル領域 211 ・・・ レジスト
Claims (6)
- 【請求項1】 半導体基板上に設けられた第1の絶縁膜
と、前記第1の絶縁膜上に設けられた第1の導電膜から
成る薄膜MOS型トランジスタのゲート電極と、前記薄
膜MOS型トランジスタのゲート電極上に設けられた第
2の絶縁膜と、前記第2の絶縁膜上に設けられた第1の
半導体膜から成る薄膜MOS型トランジスタのソース、
ドレイン、チャネル領域からなる逆スタガ構造の薄膜M
OS型トランジスタにおいて、前記薄膜MOS型トラン
ジスタのゲート電極が凹状であり、前記凹状のゲート電
極を横切って前記薄膜MOS形トランジスタのチャネル
領域が存在しており、前記薄膜MOS形トランジスタの
ゲート電極の凹部の段差の厚さが凹状のゲート電極の段
差間の間隔より厚いことを特徴とする薄膜MOS型トラ
ンジスタ。 - 【請求項2】 第1の導電膜からなる薄膜MOS形トラ
ンジスタのゲート電極の凹部の段差の厚さが、第1の半
導体膜からなる薄膜MOS形トランジスタのチャネル領
域の膜厚より厚いことを特徴とする請求項1記載の薄膜
MOS型トランジスタ。 - 【請求項3】 第1の導電膜からなる凹状の薄膜MOS
形トランジスタのゲート電極の段差間の間隔が、第1の
半導体膜からなる薄膜MOS形トランジスタのチャネル
領域の膜厚の2倍の厚さより広いことを特徴とする請求
項1および請求項2記載の薄膜MOS型トランジスタ。 - 【請求項4】 第1の導電膜が、多結晶シリコン膜であ
ることを特徴とする請求項1および請求項2および請求
項3記載の薄膜MOS型トランジスタ。 - 【請求項5】 第1の導電膜が、高融点金属ポリサイド
膜であることを特徴とする請求項1および請求項2およ
び請求項3記載の薄膜MOS型トランジスタ。 - 【請求項6】 第1の導電膜が、高融点金属膜であるこ
とを特徴とする請求項1および請求項2および請求項3
記載の薄膜MOS型トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26966591A JPH05110098A (ja) | 1991-10-17 | 1991-10-17 | 薄膜mos型トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26966591A JPH05110098A (ja) | 1991-10-17 | 1991-10-17 | 薄膜mos型トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05110098A true JPH05110098A (ja) | 1993-04-30 |
Family
ID=17475510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26966591A Pending JPH05110098A (ja) | 1991-10-17 | 1991-10-17 | 薄膜mos型トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05110098A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120102523A (ko) | 2011-03-08 | 2012-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP2012199525A (ja) * | 2011-03-04 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1991
- 1991-10-17 JP JP26966591A patent/JPH05110098A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012199525A (ja) * | 2011-03-04 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2016187048A (ja) * | 2011-03-04 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
KR20120102523A (ko) | 2011-03-08 | 2012-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
US9099437B2 (en) | 2011-03-08 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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