JPH0533546U - 絶縁ゲート型半導体素子 - Google Patents

Abstract

(57)【要約】 【目的】 主電極の圧接接合時あるいは熱処理による接
合時における絶縁ゲート電極の絶縁膜破損を防止する。 【構成】 ＭＯＳ構造の絶縁ゲート電極５ａ，５ｂを有
する絶縁ゲート型半導体素子において、半導体基板の絶
縁ゲート電極５ａ，５ｂの配設部位に凹部を設け、この
凹部に絶縁ゲート電極５ａ，５ｂと絶縁部材６ａ，６ｂ
とをこの順に埋め込んだ構造とした。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は自己消弧機能を有する電力用半導体素子に係り、特にＭＯＳ型絶縁ゲ ート電極を有する半導体素子の構造に関する。

【０００２】

【従来の技術】

最近、電力用半導体素子にＭＯＳＦＥＴ（Metal Oxiside Semiconductor Fiel d Effect Toransistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等 の絶縁ゲート型半導体素子が使用されている。

【０００３】 これら絶縁ゲート型半導体素子は、ＭＯＳ構造の絶縁ゲート電極を少なくとも 備えてなり、周知のように、電圧印加時に絶縁ゲート電極直下の半導体層に形成 されるチャネルを介して異なる種類の半導体同士を通電させるものである。

【０００４】 図３は先に提案した本出願人による両面ＩＧＢＴの断面構造図を示す（特願平 １−３３４２２４号明細書参照）。

【０００５】 この図を参照すると、Ｎ^-ベース層１０を有する一つの半導体基板の両側にＰ ベース層１１とＰエミッタ層１２とを選択形成し、これらＰベース層１１及びＰ エミッタ層１２の表面に各々Ｎ⁺ショート層１３ａ，１３ｂを形成し、Ｎ^-ベース 層１０とＮ⁺ショート層１３ａ，１３ｂに挟まれたＰベース層１１及びＰエミッ タ層１２の表面に絶縁ゲート電極１４ａ，１４ｂを設けるとともに、前記Ｐベー ス層１１とＮ⁺ショート層１３ａとを表面で短絡する第一の導電部材１５ａと、 Ｐエミッタ層１２とＮ⁺ショート層１３ｂとを表面で短絡する第二の導電部材１ ５ｂとを設け、更に、第一の導電部材１５ａにはカソード電極Ｋ、第二の導電部 材１５ｂにはアノード電極Ａを接合し、カソード側の絶縁ゲート電極１４ａには 第一のゲート電極Ｇ₁、アノード側の絶縁ゲート電極１５には第二のゲート電極 Ｇ₂を各々接合している。

【０００６】 第一及び第二の導電部材１５ａ，１５ｂは、例えば、各半導体要素表面及び絶 縁ゲート電極１４ａ，１４ｂ表面にアルミ蒸着したもので、上記短絡作用の外、 複数の半導体要素を並列接続し、大容量用途に適合させるために設けられている 。

【０００７】 このような構造の両面ＩＧＢＴでは、第一及び第二のゲート電極Ｇ₁、Ｇ₂に正 電圧を印加することでＮ^-ベース層１０とＮ⁺ショート層１３ａ，１３ｂとの間に チャネルを形成してＮ^-ベース層１０中の過剰キャリアを引き出し、テイル電流 を少なくしてスイッチング損失を軽減し、同時にチャネルによる阻止で逆耐電圧 を高くしている。これにより、双方向の高速スイッチング動作を可能とするとと もに、その際の電力損失を低減できる。

【０００８】 なお、上記両面ＩＧＢＴは、いわゆるターンオン優先型のＩＧＢＴであり、各 々の絶縁ゲート電極１４ａ，１４ｂの対向側に各々Ｐエミッタ層１２とＰベース 層１１が配置される構造となっている。

【０００９】

【考案が解決しようとする課題】

ところで、最近、絶縁ゲート型半導体素子がより大容量の用途に用いられてい る。そのため、主電極、特に、カソード電極Ｋと第一の導電部材１５ａ、アノー ド電極Ａと第二の導電部材１５ｂの接合を、夫々ボンディング接合でなく、圧接 接合することが行われている。

【００１０】 しかしながら、従来の構造の絶縁ゲート型半導体素子では、主電極を圧接する 際に絶縁ゲート電極１４ａ，１４ｂの表面に過度の負担がかかり、絶縁膜が破損 して絶縁信頼性を損なう問題があった。

【００１１】 この場合、軟性金属であるハンダ等を介して各主電極Ａ，Ｋを圧接することも できるが、そうすると、ハンダ付けの際に半導体（シリコン）と電極板（銅）と の熱膨張係数の差から、各絶縁ゲート電極１４ａ，１４ｂ内部に外方向の応力が 生じ、同様に絶縁信頼性を損なう問題があった。そのため、主電極の取り出しが 困難となり、その実用化を阻む要因となり、更に、高耐圧、高速ターンオフ優先 型の絶縁ゲート型半導体素子の開発促進を遅らせていた。

【００１２】 本考案はかかる問題点に鑑みてなされたもので、主電極の取り出しが容易な構 造の絶縁ゲート型半導体素子を提供することを目的とする。

【００１３】

【課題を解決するための手段】

本考案の絶縁ゲート型半導体素子は、半導体基板にＭＯＳ型の絶縁ゲート電極 を配設してその表面を絶縁部材で被覆し、被覆された絶縁ゲート電極の表面に導 電部材を設けるとともに、この導電部材に主電極が接合される構造を有する絶縁 ゲート型半導体素子において、前記半導体基板の前記絶縁ゲート電極の配設部位 に少なくともこの絶縁ゲート電極と前記絶縁部材の厚みの和の深さを有する凹部 を設け、この凹部に絶縁ゲート電極と絶縁部材とをこの順に埋め込んだ構造とし たものである。

【００１４】 また、本考案の絶縁ゲート型半導体素子は、Ｎ^-ベース層を有する半導体基板 の両面にＰ^-Ｐ⁺ベース層とＰ^-Ｐ⁺エミッタ層とを対向して選択形成し、これらＰ ^- Ｐ⁺ベース層表面及びＰ^-Ｐ⁺エミッタ層表面に各々Ｎ⁺ショート層を形成し、Ｐ^- Ｐ⁺ベース層に形成されたＮ⁺ショート層表面とＮ^-ベース層表面とＰ^-Ｐ⁺ベース 層表面、及び、Ｐ^-Ｐ⁺エミッタ層に形成されたＮ⁺ショート層表面とＮ^-ベース層 表面とＰ^-Ｐ⁺エミッタ層表面には、各々絶縁部材で被膜されたＭＯＳ構造の第一 及び第二の絶縁ゲート電極が半導体基板を介して対向して設けられ、更にＰ^-Ｐ⁺ ベース層とそのＮ⁺ショート層、Ｐ^-Ｐ⁺エミッタ層とそのＮ⁺ショート層を夫々そ の表面で短絡する導電部材を設けてなる絶縁ゲート型半導体素子であって、前記 半導体基板の前記絶縁ゲート電極の配設部位に少なくともこの絶縁ゲート電極と 前記絶縁部材の厚みの和の深さを有する凹部を設け、この凹部に絶縁ゲート電極 と絶縁部材とをこの順に埋め込んでなる構造としたものである。

【００１５】

【作用】

絶縁ゲート電極を半導体基板内に埋め込むことにより、主電極の圧接接合によ る外力が絶縁ゲート電極のみに集中せず、周辺の半導体要素表面に分散される。 これにより、絶縁膜破壊による絶縁信頼性の低下が防止される。

【００１６】 また、半導体基板の凹部を絶縁ゲート電極の厚みと同一又は更に深くすること で、導電部材を介して絶縁ゲート電極表面に伝導する熱の影響が緩和される。し たがって、各半導体要素に接続する主電極の取り出しが容易となる。

【００１７】

【実施例】

以下、図面を参照して本考案の実施例を説明する。

【００１８】 図１は本考案が適用される両面ＩＧＢＴの断面構造図例であり、従来のターン オン優先型のＩＧＢＴ（図３）に対し、いわゆるターンオフ優先型のＩＧＢＴの 例を示したものである。

【００１９】 図１を参照すると、ターンオフ優先型のＩＧＢＴは、Ｎ^- ベース層１を有する 半導体基板のカソード側にＰ^- Ｐ⁺ ベース層２、アノード側にＰ^- Ｐ⁺ エミッタ 層３が各々対向して選択形成されており、これらＰ^- Ｐ⁺ ベース層２表面、Ｐ^- Ｐ⁺ エミッタ層３表面には各々Ｎ⁺ ショート層４ａ，４ｂが形成されている。Ｎ ⁺ ショート層４ａとＮ^- ベース層１との間のＰ^- Ｐ⁺ ベース層２表面及びＮ⁺ シ ョート層４ｂとＮ^- ベース層１との間のＰ^- Ｐ⁺ エミッタ層３表面には、各々Ｍ ＯＳ構造の第一及び第二の絶縁ゲート電極５ａ，５ｂがＮ^-ベース層１を介して 対向して設けられ、これら絶縁ゲート電極５ａ，５ｂの表面は各々絶縁部材（絶 縁膜）６ａ，６ｂで被膜されている。また、Ｎ⁺ ショート層４ａ表面、Ｐ^- Ｐ⁺ ベース層２表面、及び第一の絶縁ゲート電極５ａの表面には第一の導電部材７ａ （アルミ蒸着板）が設けられ、Ｎ⁺ ショート層４ｂ表面、Ｐ^- Ｐ⁺ エミッタ層３ 表面、及び第二の絶縁ゲート電極５ｂの表面には第二の導電部材７ｂ（アルミ蒸 着板）が設けられている。

【００２０】 第二の導電部材７ｂ表面にはハンダ又はＡｌ等を介してアノード電極Ａが圧接 されている。

【００２１】 このような構造の両面ＩＧＢＴでは、ゲート電圧印加時に各絶縁ゲート電極５ ａ，５ｂの直下のＰ^- 層がＮ^- 層に反転し、夫々Ｎ^- ベース層１−Ｎ^- 反転層− Ｎ⁺ ショート層４ａ，４ｂからなるダイオードが形成される。そしてターンオフ 時に存するＮ^- ベース層１中の過剰なキャリアを各Ｎ⁺ ショート層４ａ，４ｂか ら速やかに引き出し、寄生サイリスタによるラッチアップを防止している。

【００２２】 これにより、逆耐圧を保持しながらターンオフ時間を短縮化することができ、 且つ、ターンオフ損失を低減することもできる。

【００２３】 図２は図１に示した構造を改良した両面ＩＧＢＴの断面構造図である。図２中 、図１のものと同一構成部品については同一符号を付して説明する。

【００２４】 図２を参照すると、このＩＧＢＴは、半導体基板上の各絶縁ゲート電極５ａ， ５ｂの配設部位に少なくともこれら絶縁ゲート電極５ａ，５ｂと絶縁部材６ａ， ６ｂの厚みの和の深さを有する凹部を設け、この凹部に各絶縁ゲート電極５ａ， ５ｂと絶縁部材６ａ，６ｂとをこの順に埋め込んだ構造を有する。

【００２５】 また、半導体要素表面および各絶縁ゲート電極５ａ，５ｂ表面を覆う第一及び 第二の導電部材７ａ，７ｂの一端には、夫々ＭＯＳ構造の第一及び第二の絶縁ゲ ート取り出し電極８ａ，８ｂが接続されており、これら取り出し電極８ａ，８ｂ には各々第一及び第二のゲート電極Ｇ₁，Ｇ₂が接合されている。

【００２６】 更に、第一の導電部材７ａにはタングステンやモリブデン等の熱緩衝部材９ａ を介してカソード電極Ｋが圧接接合され、第二の導電部材７ｂには同様の熱緩衝 部材９ｂを介してアノード電極Ａが圧接接合されている。

【００２７】 このような構造のＩＧＢＴでは、半導体基板の両面が平面状となり、第一及び 第二の導電部材７ａ，７ｂも平面状となる。従って、半導体素子本体を薄くでき るとともに、カソード電極Ｋ、アノード電極Ａの圧接接合による外力が絶縁ゲー ト電極のみに集中せず、周辺の半導体要素表面に分散されるので、絶縁膜破壊が 防止され、絶縁信頼性の低下を防止することができる。

【００２８】 また、導電部材７ａ，７ｂと絶縁ゲート電極５ａ，５ｂとの接触面積が小さく なるので、ハンダ付け、電極接合時の各絶縁ゲート電極５ａ，５ｂ表面に伝導す る熱の影響が緩和され、熱緩衝部材９ａ，９ｂの作用も相まって絶縁ゲート電極 ５ａ，５ｂの電極板と半導体（シリコン）との熱膨張係数の差による応力の発生 が抑制される。

【００２９】 したがって、上記主電極の圧接接合の外、アノード電極Ａをハンダ付け、カソ ード電極Ｋをボンディング接合することも可能となり、より、汎用性のある半導 体構造を実現することができる。

【００３０】

【考案の効果】

以上説明してきたように、本考案では、ＭＯＳ構造の絶縁ゲート電極を有する 絶縁ゲート型半導体素子において、半導体基板の絶縁ゲート電極の配設部位に凹 部を設け、この凹部に絶縁ゲート電極と絶縁部材とをこの順に埋め込んだ構造と したので、主電極を圧接接合やハンダ付け、あるいはボンディング接合しても絶 縁ゲート電極の絶縁信頼性を損なうことがなくなり、電極取り出しが極めて容易 となる効果を有する。

【００３１】 特に、ターンオフ優先型の両面ＩＧＢＴのように電極取り出し機構が複雑な素 子であっても、本考案を適用することで、電極取り出しが極めて容易となり、そ の実用化が図れるようになった。

【００３２】 両面ＩＧＢＴは、アノード側とカソード側とが同一構造であり、双方向の高速 スイッチング動作を低損失で行うので、交流スイッチとして使用できる。従って 、これを実用化することで、例えばトライアックのように光源の調光装置や、自 己消弧型素子であることを利用した力率調整等が一つの素子で安価に行うことが でき、その効果には多大なものがある。

【図面の簡単な説明】

【図１】本考案が適用される両面ＩＧＢＴの断面構造
図、

【図２】図１の構造を改良した両面ＩＧＢＴの断面構造
図、

【図３】従来の両面ＩＧＢＴの断面構造図。

【符号の説明】

１，１０…Ｎ^-ベース層、２…Ｐ^-Ｐ⁺ベース層、３…Ｐ^-
Ｐ⁺エミッタ層、４ａ，４ｂ，１３ａ，１３ｂ…Ｎ⁺ショ
ート層、５ａ，５ｂ，１４ａ，１４ｂ…絶縁ゲート電
極、６ａ，６ｂ…絶縁部材、７ａ，７ｂ，１５ａ，１５
ｂ…導電部材、Ｋ…カソード電極（主電極）、Ａ…アノ
ード電極（主電極）、Ｇ₁，Ｇ₂…ゲート電極（主電
極）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9168−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｇ

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 半導体基板にＭＯＳ型の絶縁ゲート電極
   を配設してその表面を絶縁部材で被覆し、被覆された絶
   縁ゲート電極の表面に導電部材を設けるとともに、この
   導電部材に主電極が接合される構造を有する絶縁ゲート
   型半導体素子において、 前記半導体基板の前記絶縁ゲート電極の配設部位に少な
   くともこの絶縁ゲート電極と前記絶縁部材の厚みの和の
   深さを有する凹部を設け、この凹部に絶縁ゲート電極と
   絶縁部材とをこの順に埋め込んでなることを特徴する絶
   縁ゲート型半導体素子。
2. 【請求項２】 Ｎ^-ベース層を有する半導体基板の両面
   にＰ^-Ｐ⁺ベース層とＰ^-Ｐ⁺エミッタ層とを対向して選択
   形成し、これらＰ^-Ｐ⁺ベース層表面及びＰ^-Ｐ⁺エミッタ
   層表面に各々Ｎ⁺ショート層を形成し、Ｐ^-Ｐ⁺ベース層
   に形成されたＮ⁺ショート層表面とＮ^-ベース層表面とＰ
   ^-Ｐ⁺ベース層表面、及び、Ｐ^-Ｐ⁺エミッタ層に形成され
   たＮ⁺ショート層表面とＮ^-ベース層表面とＰ^-Ｐ⁺エミッ
   タ層表面には、各々絶縁部材で被膜されたＭＯＳ構造の
   第一及び第二の絶縁ゲート電極が半導体基板を介して対
   向して設けられ、更にＰ^-Ｐ⁺ベース層とそのＮ⁺ショー
   ト層、Ｐ^-Ｐ⁺エミッタ層とそのＮ⁺ショート層を夫々そ
   の表面で短絡する導電部材を設けてなる絶縁ゲート型半
   導体素子であって、 前記半導体基板の前記絶縁ゲート電極の配設部位に少な
   くともこの絶縁ゲート電極と前記絶縁部材の厚みの和の
   深さを有する凹部を設け、この凹部に絶縁ゲート電極と
   絶縁部材とをこの順に埋め込んでなることを特徴する絶
   縁ゲート型半導体素子。