JPH05334074A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH05334074A JPH05334074A JP13899492A JP13899492A JPH05334074A JP H05334074 A JPH05334074 A JP H05334074A JP 13899492 A JP13899492 A JP 13899492A JP 13899492 A JP13899492 A JP 13899492A JP H05334074 A JPH05334074 A JP H05334074A
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- JP
- Japan
- Prior art keywords
- instruction
- instruction memory
- bits
- memory
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 水平型マイクロプログラムを採用するマイク
ロプロセッサにおいて、有効に使用されていない命令メ
モリを削減し、チップサイズやチップ数を削減する。 【構成】 例えば、命令メモリ２の１ワードを３２ビッ
トと２４ビットで構成し、プログラムカウンタ（ＰＣ）
１の値に従って発生される選択信号出力回路２ａからの
選択信号１１によりマルチプレクサ（ＭＵＸ）８で、８
ビット（３２ビット−２４ビット）を命令メモリ２から
入力するか、ノーオペレーションデータ（図中「０」）
を入力するかを選択する。 【効果】 複数のビット長で命令メモリを構成すること
により、有効に使用されていなかった命令メモリを削減
できる。
ロプロセッサにおいて、有効に使用されていない命令メ
モリを削減し、チップサイズやチップ数を削減する。 【構成】 例えば、命令メモリ２の１ワードを３２ビッ
トと２４ビットで構成し、プログラムカウンタ（ＰＣ）
１の値に従って発生される選択信号出力回路２ａからの
選択信号１１によりマルチプレクサ（ＭＵＸ）８で、８
ビット（３２ビット−２４ビット）を命令メモリ２から
入力するか、ノーオペレーションデータ（図中「０」）
を入力するかを選択する。 【効果】 複数のビット長で命令メモリを構成すること
により、有効に使用されていなかった命令メモリを削減
できる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
利用され、特に、複数の機能を１命令で同時に制御する
ことが可能な水平型マイクロプログラムを採用するマイ
クロプロセッサの、命令メモリの構成に関する。
利用され、特に、複数の機能を１命令で同時に制御する
ことが可能な水平型マイクロプログラムを採用するマイ
クロプロセッサの、命令メモリの構成に関する。
【０００２】
【従来の技術】マイクロプロセッサの命令フォーマット
は垂直型と水平型に大別される。
は垂直型と水平型に大別される。
【０００３】垂直型マイクロプログラムは、命令メモリ
の１ワードのビット長がｍビット固定であり、１命令に
１〜複数ワードのメモリを要する。１命令を構成するワ
ード数を増やすことによって複雑な処理を実行できた
り、命令セットを増やすことができる。この命令フォー
マットは、１命令中の無効ビットを削減でき、命令メモ
リを有効に使用できる利点がある。しかし、ワード数を
増やすことは命令メモリの読み出し回数を増加させ、処
理速度を低下させるという問題がある。従って現実的な
１命令の最大ワード数は限定されてくる。例えば、μＰ
Ｄ７０１１６（日本電気製）の場合、１バイト以上６バ
イト以下である。
の１ワードのビット長がｍビット固定であり、１命令に
１〜複数ワードのメモリを要する。１命令を構成するワ
ード数を増やすことによって複雑な処理を実行できた
り、命令セットを増やすことができる。この命令フォー
マットは、１命令中の無効ビットを削減でき、命令メモ
リを有効に使用できる利点がある。しかし、ワード数を
増やすことは命令メモリの読み出し回数を増加させ、処
理速度を低下させるという問題がある。従って現実的な
１命令の最大ワード数は限定されてくる。例えば、μＰ
Ｄ７０１１６（日本電気製）の場合、１バイト以上６バ
イト以下である。
【０００４】水平型マイクロプログラムは、命令メモリ
の１ワードのビット長がｎビット固定であり、通常１ワ
ードで１命令を完結する。１命令は、演算、転送、制御
フィールドなどで構成され、必然的に１ワードのビット
長は長くなっている。例えば、μＰＤ７７２３０Ａ（日
本電気製）の場合１ワードは３２ビットで構成されてい
る。１命令で複数動作の指定をするため、プログラムは
若干複雑になり、最適化されたプログラムを記述するた
めにはマイクロプロセッサ固有のハードウェアの知識が
必要な場合もある。しかし、プログラム開発に関わる支
障は開発ツールの高機能化にともない改善されてきてい
る。このような水平型マイクロプログラムは、複数のフ
ィールドを独立に操作でき、個々のフィールドに対する
命令の解読と制御が単純にできるため、高速化に適して
いる。しかし、操作しないフィールドが有る場合でも全
フィールドの情報で１命令を構成するため、１命令中に
無効ビットが発生する場合が多いという問題がある。
の１ワードのビット長がｎビット固定であり、通常１ワ
ードで１命令を完結する。１命令は、演算、転送、制御
フィールドなどで構成され、必然的に１ワードのビット
長は長くなっている。例えば、μＰＤ７７２３０Ａ（日
本電気製）の場合１ワードは３２ビットで構成されてい
る。１命令で複数動作の指定をするため、プログラムは
若干複雑になり、最適化されたプログラムを記述するた
めにはマイクロプロセッサ固有のハードウェアの知識が
必要な場合もある。しかし、プログラム開発に関わる支
障は開発ツールの高機能化にともない改善されてきてい
る。このような水平型マイクロプログラムは、複数のフ
ィールドを独立に操作でき、個々のフィールドに対する
命令の解読と制御が単純にできるため、高速化に適して
いる。しかし、操作しないフィールドが有る場合でも全
フィールドの情報で１命令を構成するため、１命令中に
無効ビットが発生する場合が多いという問題がある。
【０００５】
【発明が解決しようとする課題】前述した従来の水平型
マイクロプログラムを採用するマイクロプロセッサで、
アプリケーションプログラムを設計する場合、１命令メ
モリ中の演算、転送、制御フィールドなど全てのフィー
ルドは使用されず、１部のフィールドを操作するための
数ビットは有効に使用されない場合があり、命令メモリ
を有効に利用できない課題があった。
マイクロプログラムを採用するマイクロプロセッサで、
アプリケーションプログラムを設計する場合、１命令メ
モリ中の演算、転送、制御フィールドなど全てのフィー
ルドは使用されず、１部のフィールドを操作するための
数ビットは有効に使用されない場合があり、命令メモリ
を有効に利用できない課題があった。
【０００６】本発明の目的は、複数のビット長で命令メ
モリを構成することにより、従来の水平型マイクロプロ
グラムを採用するマイクロプロセッサで有効に使用され
ていなかった命令メモリを削減できるマイクロプロセッ
サを提供することにある。
モリを構成することにより、従来の水平型マイクロプロ
グラムを採用するマイクロプロセッサで有効に使用され
ていなかった命令メモリを削減できるマイクロプロセッ
サを提供することにある。
【０００７】
【課題を解決するための手段】本発明は、システムを制
御するための水平型マイクロプログラムを格納する命令
メモリと、前記命令メモリの読み出しアドレスを指定す
るプログラムカウンタと、前記命令メモリの内容を解読
しプロセッサの動作を制御する命令デコーダとを備えた
マイクロプロセッサにおいて、前記命令メモリは、１ワ
ードの命令メモリが少なくとも２種類以上のビット長の
メモリで構成され、前記プログラムカウンタの値に従っ
て、前記命令デコーダが前記命令メモリからのデータを
読み込むか、当該フィールドをノーオペレーションとす
るデータを読み込むかの選択を指示する選択手段を備え
たことを特徴とする。
御するための水平型マイクロプログラムを格納する命令
メモリと、前記命令メモリの読み出しアドレスを指定す
るプログラムカウンタと、前記命令メモリの内容を解読
しプロセッサの動作を制御する命令デコーダとを備えた
マイクロプロセッサにおいて、前記命令メモリは、１ワ
ードの命令メモリが少なくとも２種類以上のビット長の
メモリで構成され、前記プログラムカウンタの値に従っ
て、前記命令デコーダが前記命令メモリからのデータを
読み込むか、当該フィールドをノーオペレーションとす
るデータを読み込むかの選択を指示する選択手段を備え
たことを特徴とする。
【０００８】
【作用】命令メモリは、１ワードの命令メモリが例えば
２種類のビット長のメモリで構成される。そして、命令
デコーダが、これら２種類のビット長の差のビットに対
するデータを命令メモリから入力するか、当該フィール
ドをノーオペレーションとするデータ「０」を入力する
かの選択を選択手段からの指示に従って行う。
２種類のビット長のメモリで構成される。そして、命令
デコーダが、これら２種類のビット長の差のビットに対
するデータを命令メモリから入力するか、当該フィール
ドをノーオペレーションとするデータ「０」を入力する
かの選択を選択手段からの指示に従って行う。
【０００９】これにより、命令メモリは１ワードのビッ
ト長をデータに適合にさせて定めることができ、メモリ
容量の最適化を図ることができ、命令メモリを削減する
ことが可能となる。
ト長をデータに適合にさせて定めることができ、メモリ
容量の最適化を図ることができ、命令メモリを削減する
ことが可能となる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第一実施例を示すブロック
構成図、および図３（ａ）および（ｂ）はその命令フォ
ーマット例を示す説明図である。
構成図、および図３（ａ）および（ｂ）はその命令フォ
ーマット例を示す説明図である。
【００１２】本第一実施例は、プログラムカウンタ（Ｐ
Ｃ）１と、命令メモリ２と、スタック３と、スタティッ
ク回路で構成された命令デコーダ４と、割込み検出回路
（ＩＮＴ）５と、スタックポインタ（ＳＰ）６と、マル
チプレクサ（ＭＵＸ）７と、メインバス９とを備えたマ
イクロプロセッサにおいて、本発明の特徴とするところ
の、命令メモリ２は、図３（ａ）および（ｂ）に示すよ
うに１ワードの命令メモリが２種類以上のビット長のメ
モリで構成され、プログラムカウンタ（ＰＣ）１の値に
従って、命令デコーダが命令メモリ２からのデータを読
み込むか、当該フィールドをノーオペレーションとする
データ（「０」）を読み込むかを指示する選択手段とし
ての、選択信号出力回路（ＳＧ）２ａおよびマルチプレ
クサ（ＭＵＸ）８を備えている。
Ｃ）１と、命令メモリ２と、スタック３と、スタティッ
ク回路で構成された命令デコーダ４と、割込み検出回路
（ＩＮＴ）５と、スタックポインタ（ＳＰ）６と、マル
チプレクサ（ＭＵＸ）７と、メインバス９とを備えたマ
イクロプロセッサにおいて、本発明の特徴とするところ
の、命令メモリ２は、図３（ａ）および（ｂ）に示すよ
うに１ワードの命令メモリが２種類以上のビット長のメ
モリで構成され、プログラムカウンタ（ＰＣ）１の値に
従って、命令デコーダが命令メモリ２からのデータを読
み込むか、当該フィールドをノーオペレーションとする
データ（「０」）を読み込むかを指示する選択手段とし
ての、選択信号出力回路（ＳＧ）２ａおよびマルチプレ
クサ（ＭＵＸ）８を備えている。
【００１３】次に、本第一実施例の動作について説明す
る。
る。
【００１４】プログラムカウンタ（ＰＣ）１は命令メモ
リ２のアドレスを示すレジスタであり、インクリメント
動作と、命令による書き換えやスタック３へのデータの
退避とスタック３からのデータの復帰ができる。命令メ
モリ２はマイクロプログラムを格納するメモリで、プロ
グラムカウンタ（ＰＣ）１で指定されたアドレスの内容
を命令デコーダ４へ出力する。スタック３はプログラム
カウンタ（ＰＣ）１の内容の退避や復帰とメインバス９
を介したデータの読み書きが可能なレジスタであり、書
き込みデータはマルチプレクサ（ＭＵＸ）７で選択され
る。命令デコーダ４はマイクロプログラムを解読しマイ
クロプロセッサ内の各ユニットへの制御信号を出力す
る。割込み検出回路（ＩＮＴ）５は割込み要求信号１０
を検出する回路で、割込み要求信号１０を検出するとプ
ログラムカウンタ（ＰＣ）１の内容をスタック３へ退避
した後、割込みアドレスをプログラムカウンタ（ＰＣ）
１へ設定する。スタックポインタ６はスタック３のレベ
ルを指すインクリメントまたはデクリメントの可能なカ
ウンタである。
リ２のアドレスを示すレジスタであり、インクリメント
動作と、命令による書き換えやスタック３へのデータの
退避とスタック３からのデータの復帰ができる。命令メ
モリ２はマイクロプログラムを格納するメモリで、プロ
グラムカウンタ（ＰＣ）１で指定されたアドレスの内容
を命令デコーダ４へ出力する。スタック３はプログラム
カウンタ（ＰＣ）１の内容の退避や復帰とメインバス９
を介したデータの読み書きが可能なレジスタであり、書
き込みデータはマルチプレクサ（ＭＵＸ）７で選択され
る。命令デコーダ４はマイクロプログラムを解読しマイ
クロプロセッサ内の各ユニットへの制御信号を出力す
る。割込み検出回路（ＩＮＴ）５は割込み要求信号１０
を検出する回路で、割込み要求信号１０を検出するとプ
ログラムカウンタ（ＰＣ）１の内容をスタック３へ退避
した後、割込みアドレスをプログラムカウンタ（ＰＣ）
１へ設定する。スタックポインタ６はスタック３のレベ
ルを指すインクリメントまたはデクリメントの可能なカ
ウンタである。
【００１５】命令メモリ２の１ワードを３２ビットと２
４ビットで構成し、命令デコーダ４をスタティック回路
で構成した場合は、８ビット（３２ビット−２４ビッ
ト）を命令メモリ２から入力するか、当該フィールドを
ノーオペレーションとするデータ（図中「０」）を入力
するかを、選択信号出力回路２ａからのプログラムカウ
ンタ（ＰＣ）１の値を選択信号１１とするマルチプレク
サ（ＭＵＸ）８で選択する。
４ビットで構成し、命令デコーダ４をスタティック回路
で構成した場合は、８ビット（３２ビット−２４ビッ
ト）を命令メモリ２から入力するか、当該フィールドを
ノーオペレーションとするデータ（図中「０」）を入力
するかを、選択信号出力回路２ａからのプログラムカウ
ンタ（ＰＣ）１の値を選択信号１１とするマルチプレク
サ（ＭＵＸ）８で選択する。
【００１６】例えば、命令メモリ２の半数を３２ビット
で、残りを２４ビットで構成した場合のメモリ容量は、
命令メモリ２全体を３２ビットで構成した場合に比べて
８７．５％になる。
で、残りを２４ビットで構成した場合のメモリ容量は、
命令メモリ２全体を３２ビットで構成した場合に比べて
８７．５％になる。
【００１７】図２は本発明の第二実施例を示すブロック
構成図で、命令デコーダ４をダイナミック回路で構成し
た例である。命令デコーダ４の入力は一度全ビット
「１」にプリチャージされ、命令メモリ２の出力が
「０」のビットをディスチャージした後解読を開始す
る。本第二実施例の場合は、メモリセルの存在しないビ
ットは「１」を保持するため、当該フィールドをノーオ
ペレーションとするデータを「オール１」と設定するこ
とにより、命令メモリ２から入力するか、当該フィール
ドをノーオペレーションとするデータを入力するかを選
択する図１のマルチプレクサ（ＭＵＸ）８が不要であ
る。
構成図で、命令デコーダ４をダイナミック回路で構成し
た例である。命令デコーダ４の入力は一度全ビット
「１」にプリチャージされ、命令メモリ２の出力が
「０」のビットをディスチャージした後解読を開始す
る。本第二実施例の場合は、メモリセルの存在しないビ
ットは「１」を保持するため、当該フィールドをノーオ
ペレーションとするデータを「オール１」と設定するこ
とにより、命令メモリ２から入力するか、当該フィール
ドをノーオペレーションとするデータを入力するかを選
択する図１のマルチプレクサ（ＭＵＸ）８が不要であ
る。
【００１８】図３（ａ）および（ｂ）は本発明のマイク
ロプロセッサの命令フォーマット例である。この例で
は、演算フィールド２１、制御フィールド２２、転送フ
ィールド（１）２３および転送フィールド（２）２４か
らなる１ワードの命令（図３（ａ））と、演算フィール
ド２１、制御フィールド２２および転送フィールド２５
からなる１ワードの命令（図３（ｂ））との２種類の異
なるワード長の命令を含んでいる。
ロプロセッサの命令フォーマット例である。この例で
は、演算フィールド２１、制御フィールド２２、転送フ
ィールド（１）２３および転送フィールド（２）２４か
らなる１ワードの命令（図３（ａ））と、演算フィール
ド２１、制御フィールド２２および転送フィールド２５
からなる１ワードの命令（図３（ｂ））との２種類の異
なるワード長の命令を含んでいる。
【００１９】複雑な処理を高速に実行する場合には二つ
の転送フィールドが有効に使用されるが、一つの転送フ
ィールドで十分な場合も多い。これら二つのフォーマッ
トの切り換えは分岐命令によりプログラムカウンタ（Ｐ
Ｃ）１の値を変更することで行う。二つの転送が可能な
領域で、二つの転送と一つの転送が混在する処理を高速
に行うことは可能である。
の転送フィールドが有効に使用されるが、一つの転送フ
ィールドで十分な場合も多い。これら二つのフォーマッ
トの切り換えは分岐命令によりプログラムカウンタ（Ｐ
Ｃ）１の値を変更することで行う。二つの転送が可能な
領域で、二つの転送と一つの転送が混在する処理を高速
に行うことは可能である。
【００２０】
【発明の効果】以上説明したように、本発明は、複数の
ビット長で命令メモリを構成することにより、有効に使
用されていなかった命令メモリを削減できる効果があ
る。例えば、命令メモリを内蔵したマイクロプロセッサ
ではチップサイズを縮小でき、メモリセルの大きい読み
出し書き込みメモリ（ＲＡＭ）で命令メモリを構成する
場合の効果は特に大きい。また、命令メモリを外部にも
つマイクロプロセッサではメモリチップの数を削減でき
る大きな効果が得られる。
ビット長で命令メモリを構成することにより、有効に使
用されていなかった命令メモリを削減できる効果があ
る。例えば、命令メモリを内蔵したマイクロプロセッサ
ではチップサイズを縮小でき、メモリセルの大きい読み
出し書き込みメモリ（ＲＡＭ）で命令メモリを構成する
場合の効果は特に大きい。また、命令メモリを外部にも
つマイクロプロセッサではメモリチップの数を削減でき
る大きな効果が得られる。
【図１】本発明の第一実施例を示すブロック構成図。
【図２】本発明の第二実施例を示すブロック構成図。
【図３】本発明のマイクロプロセッサの命令フォーマッ
ト例を示す図。
ト例を示す図。
１ プログラムカウンタ（ＰＣ） ２ 命令メモリ ２ａ 選択信号出力回路（ＳＧ） ３ スタック ４ 命令デコーダ ５ 割込み検出回路（ＩＮＴ） ６ スタックポインタ（ＳＰ） ７、８ マルチプレクサ（ＭＵＸ） ９ メインバス １０ 割込み要求信号 １１ 選択信号 ２１ 演算フィールド ２２ 制御フィールド ２３ 転送フィールド（１） ２４ 転送フィールド（２） ２５ 転送フィールド
Claims (1)
- 【請求項１】 システムを制御するための水平型マイク
ロプログラムを格納する命令メモリと、 前記命令メモリの読み出しアドレスを指定するプログラ
ムカウンタと、 前記命令メモリの内容を解読しプロセッサの動作を制御
する命令デコーダとを備えたマイクロプロセッサにおい
て、 前記命令メモリは、１ワードの命令メモリが少なくとも
２種類以上のビット長のメモリで構成され、 前記プログラムカウンタの値に従って、前記命令デコー
ダが前記命令メモリからのデータを読み込むか、当該フ
ィールドをノーオペレーションとするデータを読み込む
かの選択を指示する選択手段を備えたことを特徴とする
マイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13899492A JPH05334074A (ja) | 1992-05-29 | 1992-05-29 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13899492A JPH05334074A (ja) | 1992-05-29 | 1992-05-29 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334074A true JPH05334074A (ja) | 1993-12-17 |
Family
ID=15235003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13899492A Pending JPH05334074A (ja) | 1992-05-29 | 1992-05-29 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009093662A (ja) * | 2002-12-27 | 2009-04-30 | Arm Ltd | 固定小数点表示と浮動小数点表示との間で数を変換するデータ処理装置および方法 |
| US8122233B2 (en) | 2003-06-20 | 2012-02-21 | Renesas Electronics Corporation | Information processing device |
-
1992
- 1992-05-29 JP JP13899492A patent/JPH05334074A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009093662A (ja) * | 2002-12-27 | 2009-04-30 | Arm Ltd | 固定小数点表示と浮動小数点表示との間で数を変換するデータ処理装置および方法 |
| US8122233B2 (en) | 2003-06-20 | 2012-02-21 | Renesas Electronics Corporation | Information processing device |
| US8484448B2 (en) | 2003-06-20 | 2013-07-09 | Renesas Electronics Corporation | Information processing device |
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