JPH05327371A - Ｆｅｔ増幅器 - Google Patents
Ｆｅｔ増幅器Info
- Publication number
- JPH05327371A JPH05327371A JP4123150A JP12315092A JPH05327371A JP H05327371 A JPH05327371 A JP H05327371A JP 4123150 A JP4123150 A JP 4123150A JP 12315092 A JP12315092 A JP 12315092A JP H05327371 A JPH05327371 A JP H05327371A
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- JP
- Japan
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- fet
- circuit
- capacitor
- parallel resonance
- inductor
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- Pending
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Abstract
(57)【要約】
【目的】 開放スタブ及び短絡スタブを必要とせず、小
型化を図れるＦＥＴ増幅器を得る。 【構成】 半導体基板２２上にバイパス用キャパシタ２
１と積層して並列共振用のキャパシタ２０を形成し、両
者を接続するエアーブリッジ又は金ワイヤにより並列共
振用インダクタ１９を形成した。並列共振回路とソース
接地ＦＥＴ１のドレイン及び出力回路５は、エアーブリ
ッジ又は金ワイヤからなるインダクタ１７又は１８によ
り接続する。 【効果】 スタブを用いないため、低周波化した場合に
回路を小型化できる。
型化を図れるＦＥＴ増幅器を得る。 【構成】 半導体基板２２上にバイパス用キャパシタ２
１と積層して並列共振用のキャパシタ２０を形成し、両
者を接続するエアーブリッジ又は金ワイヤにより並列共
振用インダクタ１９を形成した。並列共振回路とソース
接地ＦＥＴ１のドレイン及び出力回路５は、エアーブリ
ッジ又は金ワイヤからなるインダクタ１７又は１８によ
り接続する。 【効果】 スタブを用いないため、低周波化した場合に
回路を小型化できる。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロ波帯で使用
されるＦＥＴ増幅器に関し、特にソース接地ＦＥＴを用
いたＦＥＴ増幅器における出力インピーダンスの周波数
特性を抑制する手段の改良に関する。
されるＦＥＴ増幅器に関し、特にソース接地ＦＥＴを用
いたＦＥＴ増幅器における出力インピーダンスの周波数
特性を抑制する手段の改良に関する。
【０００２】
【従来の技術】図３は、例えば、“Microwave Circuit
Design Using Linear and NonlinearTechniques”John
Wiley & Sons, pp.180-192,November 1989 に示された
従来の広帯域ＦＥＴ増幅器の構成を示すブロック図であ
る。このＦＥＴ増幅器は、増幅素子としてソース接地Ｆ
ＥＴ１を備えており、入力端子２を介して入力されたマ
イクロ波をソース接地ＦＥＴ１により増幅し、出力端子
３を介して出力する構成である。
Design Using Linear and NonlinearTechniques”John
Wiley & Sons, pp.180-192,November 1989 に示された
従来の広帯域ＦＥＴ増幅器の構成を示すブロック図であ
る。このＦＥＴ増幅器は、増幅素子としてソース接地Ｆ
ＥＴ１を備えており、入力端子２を介して入力されたマ
イクロ波をソース接地ＦＥＴ１により増幅し、出力端子
３を介して出力する構成である。
【０００３】ソース接地ＦＥＴ１は、通常、伝送路のイ
ンピーダンスと異なる値の入出力インピーダンスを有し
ている。従って、好適に増幅を行うためには、インピー
ダンスの変換を行う必要がある。このため、ソース接地
ＦＥＴ１のゲートには入力回路４が前置されており、ソ
ース接地ＦＥＴ１のドレインには出力回路５が縦続接続
されている。入力回路４は、段階的にインピーダンスが
変化するよう互いにインピーダンスが異なる複数の伝送
線路をインピーダンスの順に縦続接続した構成であり、
図３においては３個の伝送線路６、７、８から構成され
ている。従って、ソース接地ＦＥＴ１のゲート入力のイ
ンピーダンスと伝送路のインピーダンスを整合させるこ
とができる。同様に、出力回路５も、段階的にインピー
ダンスが変化するよう互いにインピーダンスが異なる複
数の伝送線路をインピーダンスの順に縦続接続した構成
であり、図３においては４個の伝送線路９、１０、１
１、１２から構成されている。すなわち、ソース接地Ｆ
ＥＴ１のドレイン出力のインピーダンスと伝送路のイン
ピーダンスを整合させることができる。
ンピーダンスと異なる値の入出力インピーダンスを有し
ている。従って、好適に増幅を行うためには、インピー
ダンスの変換を行う必要がある。このため、ソース接地
ＦＥＴ１のゲートには入力回路４が前置されており、ソ
ース接地ＦＥＴ１のドレインには出力回路５が縦続接続
されている。入力回路４は、段階的にインピーダンスが
変化するよう互いにインピーダンスが異なる複数の伝送
線路をインピーダンスの順に縦続接続した構成であり、
図３においては３個の伝送線路６、７、８から構成され
ている。従って、ソース接地ＦＥＴ１のゲート入力のイ
ンピーダンスと伝送路のインピーダンスを整合させるこ
とができる。同様に、出力回路５も、段階的にインピー
ダンスが変化するよう互いにインピーダンスが異なる複
数の伝送線路をインピーダンスの順に縦続接続した構成
であり、図３においては４個の伝送線路９、１０、１
１、１２から構成されている。すなわち、ソース接地Ｆ
ＥＴ１のドレイン出力のインピーダンスと伝送路のイン
ピーダンスを整合させることができる。
【０００４】また、ソース接地ＦＥＴ１の出力インピー
ダンスは、通常、ある周波数特性を有している。従っ
て、出力インピーダンスの周波数特性を抑制しより平坦
にすることが望ましい。このため、図３の回路は開放ス
タブ１３及び短絡スタブ１４を備えている。開放スタブ
１３及び短絡スタブ１４の電気長は、ソース接地ＦＥＴ
１の増幅中心周波数で１／８波長であり、これにより並
列共振回路が構成される。従来のＦＥＴ増幅器において
は、このような並列共振回路を出力回路５に設けること
により、ソース接地ＦＥＴ１の出力インピーダンスの周
波数特性を少なくし、広帯域化を図っている。
ダンスは、通常、ある周波数特性を有している。従っ
て、出力インピーダンスの周波数特性を抑制しより平坦
にすることが望ましい。このため、図３の回路は開放ス
タブ１３及び短絡スタブ１４を備えている。開放スタブ
１３及び短絡スタブ１４の電気長は、ソース接地ＦＥＴ
１の増幅中心周波数で１／８波長であり、これにより並
列共振回路が構成される。従来のＦＥＴ増幅器において
は、このような並列共振回路を出力回路５に設けること
により、ソース接地ＦＥＴ１の出力インピーダンスの周
波数特性を少なくし、広帯域化を図っている。
【０００５】
【発明が解決しようとする課題】しかし、開放スタブ１
３及び短絡スタブ１４の長さは周波数が低いほど長くな
り、回路が大きくなってしまう。
３及び短絡スタブ１４の長さは周波数が低いほど長くな
り、回路が大きくなってしまう。
【０００６】この発明は、上記のような課題を解消する
ためになされたもので、開放スタブ及び短絡スタブを用
いずに並列共振回路を構成しつつ、回路構成の小型化を
図ることを目的とする。
ためになされたもので、開放スタブ及び短絡スタブを用
いずに並列共振回路を構成しつつ、回路構成の小型化を
図ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るＦＥＴ増
幅器は、ＦＥＴのドレインに接続されＦＥＴにより増幅
された信号を後段の出力回路に瀘波して出力し、ＦＥＴ
の出力インピーダンスの周波数特性を抑制するフィルタ
が、並列共振回路、縦続接続用インダクタ及びバイパス
用キャパシタを含み、並列共振回路が並列共振用キャパ
シタ及び並列共振用インダクタを含み、さらに、一端が
接地されたバイパス用キャパシタを半導体基板上に形成
し、このバイパス用キャパシタの他端とその一端とが接
続するよう並列共振用キャパシタをバイパス用キャパシ
タに積層形成し、バイパス用キャパシタの非接地端を並
列共振用インダクタたるエアーブリッジ又は金ワイヤに
より並列共振用キャパシタの他端と接続し、当該他端を
縦続接続用インダクタたるエアーブリッジ又は金ワイヤ
によりＦＥＴのドレイン及び出力回路に接続したことを
特徴とする。
幅器は、ＦＥＴのドレインに接続されＦＥＴにより増幅
された信号を後段の出力回路に瀘波して出力し、ＦＥＴ
の出力インピーダンスの周波数特性を抑制するフィルタ
が、並列共振回路、縦続接続用インダクタ及びバイパス
用キャパシタを含み、並列共振回路が並列共振用キャパ
シタ及び並列共振用インダクタを含み、さらに、一端が
接地されたバイパス用キャパシタを半導体基板上に形成
し、このバイパス用キャパシタの他端とその一端とが接
続するよう並列共振用キャパシタをバイパス用キャパシ
タに積層形成し、バイパス用キャパシタの非接地端を並
列共振用インダクタたるエアーブリッジ又は金ワイヤに
より並列共振用キャパシタの他端と接続し、当該他端を
縦続接続用インダクタたるエアーブリッジ又は金ワイヤ
によりＦＥＴのドレイン及び出力回路に接続したことを
特徴とする。
【０００８】
【作用】この発明においては、並列共振回路が並列共振
用キャパシタ及び並列共振用インダクタを含む構成とさ
れる。さらに、並列共振回路を接地するバイパス用キャ
パシタ及びＦＥＴのドレインと並列共振回路とを接続す
る縦続接続用インダクタが用いられる。また、バイパス
用キャパシタ及び並列共振用キャパシタは、半導体基板
上に積層形成される。さらに、並列共振用インダクタ及
び縦続接続用インダクタは、共にエアーブリッジ又は金
ワイヤとして構成される。従って、低周波化に伴うスタ
ブ長の増大は生じないため、ソース接地ＦＥＴの出力イ
ンピーダンスの周波数特性を小さくし広帯域化を図りつ
つ、回路構成の小型化を実現できる。
用キャパシタ及び並列共振用インダクタを含む構成とさ
れる。さらに、並列共振回路を接地するバイパス用キャ
パシタ及びＦＥＴのドレインと並列共振回路とを接続す
る縦続接続用インダクタが用いられる。また、バイパス
用キャパシタ及び並列共振用キャパシタは、半導体基板
上に積層形成される。さらに、並列共振用インダクタ及
び縦続接続用インダクタは、共にエアーブリッジ又は金
ワイヤとして構成される。従って、低周波化に伴うスタ
ブ長の増大は生じないため、ソース接地ＦＥＴの出力イ
ンピーダンスの周波数特性を小さくし広帯域化を図りつ
つ、回路構成の小型化を実現できる。
【０００９】
【実施例】以下、この発明の好適な実施例を図を用いて
説明する。なお、図３に示される従来例と同様の構成に
は同一の符号を付し、説明を省略する。
説明する。なお、図３に示される従来例と同様の構成に
は同一の符号を付し、説明を省略する。
【００１０】図１及び図２には、本発明の一実施例に係
るＦＥＴ増幅器の構成が示されている。図１は特にその
回路構成を示し、図２は実体構成を概略的に示してい
る。
るＦＥＴ増幅器の構成が示されている。図１は特にその
回路構成を示し、図２は実体構成を概略的に示してい
る。
【００１１】この実施例が特徴とするところは、第１
に、並列共振回路をスタブではなくインダクタ１９及び
キャパシタ２０から構成したこと、第２に、キャパシタ
２０をバイパス用キャパシタ２１と積層して半導体基板
２２上に形成し、インダクタ１９をエアーブリッジ又は
金ワイヤとして構成したこと、第３に、ソース接地ＦＥ
Ｔ１のドレインとキャパシタ２０の間及びキャパシタ２
０と出力回路５の間を共にエアーブリッジ又は金ワイヤ
であるインダクタ１７及び１８により接続したこと、で
ある。
に、並列共振回路をスタブではなくインダクタ１９及び
キャパシタ２０から構成したこと、第２に、キャパシタ
２０をバイパス用キャパシタ２１と積層して半導体基板
２２上に形成し、インダクタ１９をエアーブリッジ又は
金ワイヤとして構成したこと、第３に、ソース接地ＦＥ
Ｔ１のドレインとキャパシタ２０の間及びキャパシタ２
０と出力回路５の間を共にエアーブリッジ又は金ワイヤ
であるインダクタ１７及び１８により接続したこと、で
ある。
【００１２】すなわち、回路構成としては、図１に示さ
れるように、インダクタ１９及びキャパシタ２０から構
成される並列共振回路をバイパス用キャパシタ２１を介
して接地し、並列共振回路の非接地端をインダクタ１７
を介してソース接地ＦＥＴ１のドレインに接続し、また
インダクタ１８を介して出力回路５の伝送線路１０に接
続したフィルタ構成となる。並列共振用のスタブは設け
られておらず、従って、低周波化に伴う顕著な回路構成
肥大は生じない。
れるように、インダクタ１９及びキャパシタ２０から構
成される並列共振回路をバイパス用キャパシタ２１を介
して接地し、並列共振回路の非接地端をインダクタ１７
を介してソース接地ＦＥＴ１のドレインに接続し、また
インダクタ１８を介して出力回路５の伝送線路１０に接
続したフィルタ構成となる。並列共振用のスタブは設け
られておらず、従って、低周波化に伴う顕著な回路構成
肥大は生じない。
【００１３】また、実体構造としては、図２に示される
ように、半導体基板２２上にバイパス用キャパシタ２１
を形成し、さらにその上にキャパシタ２０を形成した構
成を有している。バイパス用キャパシタ２１はキャパシ
タ２０に比べて大きい静電容量値を有しており、その一
端は接地され、他端はキャパシタ２０に接続されてい
る。バイパス用キャパシタ２１の非接地端は、エアーブ
リッジ又は金ワイヤで構成したインダクタ１９によりキ
ャパシタ２０の一端と接続されている。また、キャパシ
タ２０の一端は、さらに、エアーブリッジ又は金ワイヤ
で構成したインダクタ１７によりソース接地ＦＥＴ１の
ドレインと、エアーブリッジ又は金ワイヤで構成したイ
ンダクタ１８により伝送線路１０と、それぞれ接続され
ている。
ように、半導体基板２２上にバイパス用キャパシタ２１
を形成し、さらにその上にキャパシタ２０を形成した構
成を有している。バイパス用キャパシタ２１はキャパシ
タ２０に比べて大きい静電容量値を有しており、その一
端は接地され、他端はキャパシタ２０に接続されてい
る。バイパス用キャパシタ２１の非接地端は、エアーブ
リッジ又は金ワイヤで構成したインダクタ１９によりキ
ャパシタ２０の一端と接続されている。また、キャパシ
タ２０の一端は、さらに、エアーブリッジ又は金ワイヤ
で構成したインダクタ１７によりソース接地ＦＥＴ１の
ドレインと、エアーブリッジ又は金ワイヤで構成したイ
ンダクタ１８により伝送線路１０と、それぞれ接続され
ている。
【００１４】従って、本実施例によれば、並列共振回路
が低周波化に伴い顕著に大きくなることがなく、回路構
成が小型になる。無論、ソース接地ＦＥＴ１の出力イン
ピーダンスの周波数特性を小さくし、広帯域化を実現で
きる。
が低周波化に伴い顕著に大きくなることがなく、回路構
成が小型になる。無論、ソース接地ＦＥＴ１の出力イン
ピーダンスの周波数特性を小さくし、広帯域化を実現で
きる。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、半導体基板上にバイパス用キャパシタと積層形成し
たキャパシタを並列共振用キャパシタとして用い、両者
を接続するエアーブリッジ又は金ワイヤを並列共振用イ
ンダクタとして用い、並列共振回路をソース接地ＦＥＴ
のドレイン及び出力回路にエアーブリッジ又は金ワイヤ
で接続するようにしたため、低周波化に伴う開放スタブ
及び短絡スタブの肥大、ひいては増幅器の回路構成の肥
大を抑制できる。
ば、半導体基板上にバイパス用キャパシタと積層形成し
たキャパシタを並列共振用キャパシタとして用い、両者
を接続するエアーブリッジ又は金ワイヤを並列共振用イ
ンダクタとして用い、並列共振回路をソース接地ＦＥＴ
のドレイン及び出力回路にエアーブリッジ又は金ワイヤ
で接続するようにしたため、低周波化に伴う開放スタブ
及び短絡スタブの肥大、ひいては増幅器の回路構成の肥
大を抑制できる。
【図１】本発明の一実施例に係るＦＥＴ増幅器の構成を
示す回路図である。
示す回路図である。
【図２】この実施例の構造図である。
【図３】従来のＦＥＴ増幅器の構成を示す回路図であ
る。
る。
１ ソース接地ＦＥＴ ４ 入力回路 ５ 出力回路 １７，１８，１９ インダクタ ２０ キャパシタ ２１ バイパス用キャパシタ ２２ 半導体基板
Claims (1)
- 【請求項１】 入力される信号を増幅するソース接地Ｆ
ＥＴと、並列共振回路を含みＦＥＴにより増幅された信
号を後段の出力回路に瀘波して出力するようＦＥＴのド
レインに接続されたフィルタと、を備え、フィルタによ
りＦＥＴの出力インピーダンスの周波数特性を抑制する
ＦＥＴ増幅器において、フィルタがさらに縦続接続用イ
ンダクタ及びバイパス用キャパシタを含み、並列共振回
路が並列共振用キャパシタ及び並列共振用インダクタを
含み、一端が接地されたバイパス用キャパシタを半導体
基板上に形成し、このバイパス用キャパシタの他端とそ
の一端とが接続するよう並列共振用キャパシタをバイパ
ス用キャパシタに積層形成し、バイパス用キャパシタの
非接地端を並列共振用インダクタたるエアーブリッジ又
は金ワイヤにより並列共振用キャパシタの他端と接続
し、当該他端を縦続接続用インダクタたるエアーブリッ
ジ又は金ワイヤによりＦＥＴのドレイン及び出力回路に
接続したことを特徴とするＦＥＴ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123150A JPH05327371A (ja) | 1992-05-15 | 1992-05-15 | Ｆｅｔ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123150A JPH05327371A (ja) | 1992-05-15 | 1992-05-15 | Ｆｅｔ増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327371A true JPH05327371A (ja) | 1993-12-10 |
Family
ID=14853428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4123150A Pending JPH05327371A (ja) | 1992-05-15 | 1992-05-15 | Ｆｅｔ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014150462A (ja) * | 2013-02-01 | 2014-08-21 | Fujitsu Ltd | 増幅器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134976A (en) * | 1978-04-12 | 1979-10-19 | Nec Corp | High-frequency transistor |
| JPS6187406A (ja) * | 1984-10-03 | 1986-05-02 | Matsushita Electric Ind Co Ltd | 高周波増幅装置 |
| JPS6392106A (ja) * | 1986-10-06 | 1988-04-22 | Nippon Telegr & Teleph Corp <Ntt> | 高周波増幅器 |
| JPH05243873A (ja) * | 1992-02-26 | 1993-09-21 | Nippon Telegr & Teleph Corp <Ntt> | 高効率増幅器 |
-
1992
- 1992-05-15 JP JP4123150A patent/JPH05327371A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134976A (en) * | 1978-04-12 | 1979-10-19 | Nec Corp | High-frequency transistor |
| JPS6187406A (ja) * | 1984-10-03 | 1986-05-02 | Matsushita Electric Ind Co Ltd | 高周波増幅装置 |
| JPS6392106A (ja) * | 1986-10-06 | 1988-04-22 | Nippon Telegr & Teleph Corp <Ntt> | 高周波増幅器 |
| JPH05243873A (ja) * | 1992-02-26 | 1993-09-21 | Nippon Telegr & Teleph Corp <Ntt> | 高効率増幅器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014150462A (ja) * | 2013-02-01 | 2014-08-21 | Fujitsu Ltd | 増幅器 |
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