JPH05308229A - マイクロ波低雑音増幅回路 - Google Patents
マイクロ波低雑音増幅回路Info
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- JPH05308229A JPH05308229A JP11132692A JP11132692A JPH05308229A JP H05308229 A JPH05308229 A JP H05308229A JP 11132692 A JP11132692 A JP 11132692A JP 11132692 A JP11132692 A JP 11132692A JP H05308229 A JPH05308229 A JP H05308229A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
-
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- H03F1/56—Modifications of input or output impedances, not otherwise provided for
- H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
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Abstract
(57)【要約】
【目的】入力インピーダンスが非常に高くなり、低雑音
化が困難な低周波領域で雑音指数が向上するＦＥＴを用
いた低雑音増幅器を提供する。 【構成】ＦＥＴのゲート電極とソース電極間にキャパシ
タを装荷し、ソース電極と接地導体間にインダクタを装
荷する。 【効果】上記の構成により、ＦＥＴの入力インピーダン
スが低下するため、入力整合回路に要するインダクタン
ス値が減少し、入力整合回路の損失が低減し、増幅器の
雑音指数が向上できる。また、等価雑音抵抗の低下、入
力整合をとるソースアドミタンスと雑音を最小とするソ
ースアドミタンスの値の接近の効果により、雑音指数と
入力整合特性の双方の最適化を容易とする。さらに、安
定化指数の増加により、安定な増幅器が容易に実現でき
る。
化が困難な低周波領域で雑音指数が向上するＦＥＴを用
いた低雑音増幅器を提供する。 【構成】ＦＥＴのゲート電極とソース電極間にキャパシ
タを装荷し、ソース電極と接地導体間にインダクタを装
荷する。 【効果】上記の構成により、ＦＥＴの入力インピーダン
スが低下するため、入力整合回路に要するインダクタン
ス値が減少し、入力整合回路の損失が低減し、増幅器の
雑音指数が向上できる。また、等価雑音抵抗の低下、入
力整合をとるソースアドミタンスと雑音を最小とするソ
ースアドミタンスの値の接近の効果により、雑音指数と
入力整合特性の双方の最適化を容易とする。さらに、安
定化指数の増加により、安定な増幅器が容易に実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波低雑音増幅
回路に係り、特にモノリシックマイクロ波集積回路に適
したマイクロ波低雑音増幅回路に関するものである。
回路に係り、特にモノリシックマイクロ波集積回路に適
したマイクロ波低雑音増幅回路に関するものである。
【０００２】
【従来の技術】図４は従来のマイクロ波増幅回路の高周
波等価回路の一例である。１はソース接地の電界効果ト
ランジスタ（ＦＥＴ）、２、３、４はそれぞれ上記ＦＥ
Ｔ１のゲート、ドレイン、ソース端子、１０、１１はイ
ンダクタ、１２、１３はキャパシタであり、インダクタ
１０とキャパシタ１２で入力側の整合回路２０を構成
し、インダクタ１１とキャパシタ１３で出力側の整合回
路２１を構成している。２２、２３はそれぞれ増幅器の
入出力端子、２４は共通導体（接地導体）である。ここ
で、上記インダクタ１０、１１は、通常高インピーダン
スの伝送線路を用いて実現されている。また、小型化が
重要なモノリシックマイクロ波集積回路（ＭＭＩＣ）に
おいては、半導体基板上に、高インピーダンスの線路を
渦巻き状に巻いたスパイラルインダクタと呼ばれる素子
が良く用いられる。
波等価回路の一例である。１はソース接地の電界効果ト
ランジスタ（ＦＥＴ）、２、３、４はそれぞれ上記ＦＥ
Ｔ１のゲート、ドレイン、ソース端子、１０、１１はイ
ンダクタ、１２、１３はキャパシタであり、インダクタ
１０とキャパシタ１２で入力側の整合回路２０を構成
し、インダクタ１１とキャパシタ１３で出力側の整合回
路２１を構成している。２２、２３はそれぞれ増幅器の
入出力端子、２４は共通導体（接地導体）である。ここ
で、上記インダクタ１０、１１は、通常高インピーダン
スの伝送線路を用いて実現されている。また、小型化が
重要なモノリシックマイクロ波集積回路（ＭＭＩＣ）に
おいては、半導体基板上に、高インピーダンスの線路を
渦巻き状に巻いたスパイラルインダクタと呼ばれる素子
が良く用いられる。
【０００３】図５は、従来のマイクロ波増幅回路におけ
る高周波等価回路の他の例である。図４に示す場合に比
べ、ソース電極４と共通導体２４間にインダクタ１４を
装荷したＦＥＴ３１を用いている。ソースにインダクタ
を装荷することにより、特性の良い低雑音増幅回路が実
現できるという特徴がある。
る高周波等価回路の他の例である。図４に示す場合に比
べ、ソース電極４と共通導体２４間にインダクタ１４を
装荷したＦＥＴ３１を用いている。ソースにインダクタ
を装荷することにより、特性の良い低雑音増幅回路が実
現できるという特徴がある。
【０００４】
【発明が解決しようとする課題】図４に示す上記従来の
構成においては、以下のような理由により、特性の良い
低雑音増幅回路を構成することは困難であった。増幅回
路の雑音指数Ｆは、（１）式で示される。 Ｆ＝Ｆmin＋４Ｒn｜Γs−Γopt｜2／（１−｜Γs｜2）｜１＋Γopt｜2 ………（１） ここで、Ｒnは規格化等価雑音抵抗、Γsは、ＦＥＴのゲ
ート端子２から入力整合回路２０をみたソース反射係
数、Γoptは、最小雑音指数Ｆminを与えるソース反射係
数を示す。
構成においては、以下のような理由により、特性の良い
低雑音増幅回路を構成することは困難であった。増幅回
路の雑音指数Ｆは、（１）式で示される。 Ｆ＝Ｆmin＋４Ｒn｜Γs−Γopt｜2／（１−｜Γs｜2）｜１＋Γopt｜2 ………（１） ここで、Ｒnは規格化等価雑音抵抗、Γsは、ＦＥＴのゲ
ート端子２から入力整合回路２０をみたソース反射係
数、Γoptは、最小雑音指数Ｆminを与えるソース反射係
数を示す。
【０００５】一般に雑音指数を最小とする整合回路のソ
ース反射係数Γoptと、入力整合をとるソース反射係
数、即ち利得を最大とする整合回路のソース反射係数Ｓ
11（ＦＥＴの入力反射係数Ｓ11の共役複素数）は一致せ
ず、図４に示した回路構成では、入力整合と雑音指数双
方を最適にすることは困難であった。
ース反射係数Γoptと、入力整合をとるソース反射係
数、即ち利得を最大とする整合回路のソース反射係数Ｓ
11（ＦＥＴの入力反射係数Ｓ11の共役複素数）は一致せ
ず、図４に示した回路構成では、入力整合と雑音指数双
方を最適にすることは困難であった。
【０００６】また、上記式（１）から、規格化等価雑音
抵抗Ｒnが大きい場合には、上記ゲート端子２から入力
整合回路２０をみたソース反射係数Γsと最小雑音指数
を与えるソース反射係数Γoptの差が雑音指数の悪化に
大きな影響を与えるため、入力整合と雑音指数双方の最
適化がより困難であった。
抵抗Ｒnが大きい場合には、上記ゲート端子２から入力
整合回路２０をみたソース反射係数Γsと最小雑音指数
を与えるソース反射係数Γoptの差が雑音指数の悪化に
大きな影響を与えるため、入力整合と雑音指数双方の最
適化がより困難であった。
【０００７】上記の問題点を解決するために、低雑音増
幅回路として、図５に示すような回路構成が良く用いら
れている。ソース電極４にインダクタ１４を装荷したＦ
ＥＴ３１は、図４に示すＦＥＴ１に比べて、最小雑音指
数を与えるソース反射係数Γoptと利得を最大とする整
合回路のソース反射係数Ｓ11の差が小さくなり、また等
価雑音抵抗が小さくなる等の利点があり、入力整合と雑
音指数双方を最適にすることが容易になるという特徴が
ある。
幅回路として、図５に示すような回路構成が良く用いら
れている。ソース電極４にインダクタ１４を装荷したＦ
ＥＴ３１は、図４に示すＦＥＴ１に比べて、最小雑音指
数を与えるソース反射係数Γoptと利得を最大とする整
合回路のソース反射係数Ｓ11の差が小さくなり、また等
価雑音抵抗が小さくなる等の利点があり、入力整合と雑
音指数双方を最適にすることが容易になるという特徴が
ある。
【０００８】しかしながら、この効果が生じるのは、用
いられる周波数が遮断周波数の１／４程度以上の比較的
高い周波数においてである。図６は遮断周波数約３０Ｇ
Ｈｚ、ゲート幅１５０μｍのＦＥＴを用いて、１０ＧＨ
ｚにおいて、インダクタ装荷の効果を示したグラフであ
り、図７は１ＧＨｚにおいて、インダクタ装荷の効果を
示したグラフである。横軸は装荷するインダクタンス
値、縦軸は各種性能指数である。
いられる周波数が遮断周波数の１／４程度以上の比較的
高い周波数においてである。図６は遮断周波数約３０Ｇ
Ｈｚ、ゲート幅１５０μｍのＦＥＴを用いて、１０ＧＨ
ｚにおいて、インダクタ装荷の効果を示したグラフであ
り、図７は１ＧＨｚにおいて、インダクタ装荷の効果を
示したグラフである。横軸は装荷するインダクタンス
値、縦軸は各種性能指数である。
【０００９】Ｋは安定化指数とよばれるパラメータであ
り、大きいほど良く、１以上であれば絶対安定となり、
どのような入出力整合回路を用いても増幅回路は安定な
動作を行う。｜Ｓ11−Γopt｜は入力整合をとるソース
反射係数と雑音最小となるソース反射係数との差を表
し、小さいほど良く、０の場合に、雑音最小かつ完全に
整合のとれた増幅器が実現できる。また、前述のように
規格化等価雑音抵抗Ｒnが小さいほど｜Ｓ11−Γopt｜の
影響が小さくなる。
り、大きいほど良く、１以上であれば絶対安定となり、
どのような入出力整合回路を用いても増幅回路は安定な
動作を行う。｜Ｓ11−Γopt｜は入力整合をとるソース
反射係数と雑音最小となるソース反射係数との差を表
し、小さいほど良く、０の場合に、雑音最小かつ完全に
整合のとれた増幅器が実現できる。また、前述のように
規格化等価雑音抵抗Ｒnが小さいほど｜Ｓ11−Γopt｜の
影響が小さくなる。
【００１０】図６においては、インダクタ装荷の効果が
顕著に出ており、Ｒnの減少、｜Ｓ11−Γopt｜の減少に
より、入力整合と雑音指数の最適化が容易となる。ま
た、安定化指数ＫもＬ≧０．３ｎＨでは１以上となり、
回路は絶対安定となる。
顕著に出ており、Ｒnの減少、｜Ｓ11−Γopt｜の減少に
より、入力整合と雑音指数の最適化が容易となる。ま
た、安定化指数ＫもＬ≧０．３ｎＨでは１以上となり、
回路は絶対安定となる。
【００１１】しかしながら、図７においては、｜Ｓ11−
Γopt｜は減少しているが、インダクタＬの値を５ｎＨ
以上の大きな値としても規格化等価雑音抵抗Ｒnが低下
しないために、周波数の高い場合と比べると、入力整合
と雑音指数の最適化が困難である。さらに、実際のＭＭ
ＩＣにおいては、線路の損失が無視できず、以下の理由
により、比較的周波数の低い領域においては、低雑音増
幅回路の実現が困難であった。
Γopt｜は減少しているが、インダクタＬの値を５ｎＨ
以上の大きな値としても規格化等価雑音抵抗Ｒnが低下
しないために、周波数の高い場合と比べると、入力整合
と雑音指数の最適化が困難である。さらに、実際のＭＭ
ＩＣにおいては、線路の損失が無視できず、以下の理由
により、比較的周波数の低い領域においては、低雑音増
幅回路の実現が困難であった。
【００１２】増幅回路の雑音指数は、主として、入力整
合回路の損失とＦＥＴの雑音指数によって、決定され
る、ＦＥＴの雑音特性は周波数が高くなるほど劣化し、
近似的には周波数の１次関数となる
合回路の損失とＦＥＴの雑音指数によって、決定され
る、ＦＥＴの雑音特性は周波数が高くなるほど劣化し、
近似的には周波数の１次関数となる
【００１３】一方、整合回路においては周波数が低くな
るほど大きなインダクタンス値が必要となり、長い線路
長が必要となる。線路幅一定の時、単位長さあたりの損
失が一定であるため、その損失は周波数に反比例して減
少する。従って、周波数が１０ＧＨｚ程度以上の比較的
高い場合、増幅回路の雑音特性はＦＥＴの性能によって
決定される。
るほど大きなインダクタンス値が必要となり、長い線路
長が必要となる。線路幅一定の時、単位長さあたりの損
失が一定であるため、その損失は周波数に反比例して減
少する。従って、周波数が１０ＧＨｚ程度以上の比較的
高い場合、増幅回路の雑音特性はＦＥＴの性能によって
決定される。
【００１４】一方、３ＧＨｚ程度以下の比較的周波数が
低い場合、整合回路での損失が支配的となる。図８はこ
れを模式的に示した図である。また、ＦＥＴの入力イン
ピーダンスは周波数が遮断周波数に比べて十分小さい領
域においては非常に高インピーダンスとなっているの
で、整合回路には、さらに高インダクタンスが要求さ
れ、その損失が増す。
低い場合、整合回路での損失が支配的となる。図８はこ
れを模式的に示した図である。また、ＦＥＴの入力イン
ピーダンスは周波数が遮断周波数に比べて十分小さい領
域においては非常に高インピーダンスとなっているの
で、整合回路には、さらに高インダクタンスが要求さ
れ、その損失が増す。
【００１５】特に、通常のＭＭＩＣにおいては配線の金
属厚みは２μｍ程度であり、その損失が回路特性に与え
る影響は非常に大きい。よって、低周波領域での雑音特
性は主として、入力整合回路の損失で決まってしまう。
従って、図４及び図５のようなＦＥＴの入力反射係数Ｓ
11及び規格化雑音抵抗Ｒnが低下しない従来の構成にお
いては、低周波において低雑音増幅回路を実現すること
は困難であった。
属厚みは２μｍ程度であり、その損失が回路特性に与え
る影響は非常に大きい。よって、低周波領域での雑音特
性は主として、入力整合回路の損失で決まってしまう。
従って、図４及び図５のようなＦＥＴの入力反射係数Ｓ
11及び規格化雑音抵抗Ｒnが低下しない従来の構成にお
いては、低周波において低雑音増幅回路を実現すること
は困難であった。
【００１６】低周波において入力インピーダンスを下
げ、低雑音増幅回路を実現するためには、ゲート幅の大
きなＦＥＴを用いれば良いが、この場合は消費電力が増
大するという欠点があった。また、線路の損失を減少さ
せるために線路の金属厚を増加させる場合には、通常の
プロセスに加えて、メッキ工程等の厚膜化の工程を余分
に要し、製造工程が複雑になるという欠点がある上に、
１０μｍ程度の厚みを実現しても増幅回路における整合
回路の損失は、依然として支配的であった。従って、従
来の構成では、低周波において、低消費電力かつ低雑音
の増幅回路を作ることが困難であった。本発明の目的
は、以上の問題点を解決し、ＦＥＴの入力インピーダン
スが非常に高いマイクロ波の周波数領域において、低雑
音増幅回路を提供することにある。
げ、低雑音増幅回路を実現するためには、ゲート幅の大
きなＦＥＴを用いれば良いが、この場合は消費電力が増
大するという欠点があった。また、線路の損失を減少さ
せるために線路の金属厚を増加させる場合には、通常の
プロセスに加えて、メッキ工程等の厚膜化の工程を余分
に要し、製造工程が複雑になるという欠点がある上に、
１０μｍ程度の厚みを実現しても増幅回路における整合
回路の損失は、依然として支配的であった。従って、従
来の構成では、低周波において、低消費電力かつ低雑音
の増幅回路を作ることが困難であった。本発明の目的
は、以上の問題点を解決し、ＦＥＴの入力インピーダン
スが非常に高いマイクロ波の周波数領域において、低雑
音増幅回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明は上記の問題を解
決するため、電界効果トランジスタ（ＦＥＴ）を用いた
マイクロ波増幅回路において、ゲート電極とソース電極
間に容量性素子を装荷し、ソース電極と共通導体（接地
電極）間に誘導性素子を装荷した構成にする。
決するため、電界効果トランジスタ（ＦＥＴ）を用いた
マイクロ波増幅回路において、ゲート電極とソース電極
間に容量性素子を装荷し、ソース電極と共通導体（接地
電極）間に誘導性素子を装荷した構成にする。
【００１８】
【作用】上記のように、ゲート電極とソース電極の間に
キャパシタを装荷し、ソース電極と接地電極間にインダ
クタを装荷することにより、入力インピーダンス、等価
雑音抵抗の低下が可能となり、入力整合回路の損失を低
下せしめ、増幅器の総合的な雑音特性を向上させること
ができる
キャパシタを装荷し、ソース電極と接地電極間にインダ
クタを装荷することにより、入力インピーダンス、等価
雑音抵抗の低下が可能となり、入力整合回路の損失を低
下せしめ、増幅器の総合的な雑音特性を向上させること
ができる
【００１９】
【実施例】図１は、本発明の第１の実施例のブロック図
であり、上述する図４及び図５に示した従来技術に対応
する部分は同一符号を付し、説明を省略する。図１にお
いて、４１はキャパシタとインダクタを装荷したＦＥＴ
であり、２、３、４はそれぞれ上記ＦＥＴのゲート電
極、ドレイン電極、ソース電極である。上記ゲート電極
２とソース電極４の間にはキャパシタ５を装荷し、ソー
ス電極４と接地導体２４の間には、インダクタ６を装荷
する。
であり、上述する図４及び図５に示した従来技術に対応
する部分は同一符号を付し、説明を省略する。図１にお
いて、４１はキャパシタとインダクタを装荷したＦＥＴ
であり、２、３、４はそれぞれ上記ＦＥＴのゲート電
極、ドレイン電極、ソース電極である。上記ゲート電極
２とソース電極４の間にはキャパシタ５を装荷し、ソー
ス電極４と接地導体２４の間には、インダクタ６を装荷
する。
【００２０】図２は、キャパシタ５とインダクタ６を装
荷したＦＥＴ４１の１ＧＨｚにおける各種性能指数を示
したものである。横軸は装荷するキャパシタンス値であ
り、インダクタＬは２ｎＨ一定としている。キャパシタ
５を付加することにより、入力整合をとるソース反射係
数Ｓ11と雑音最小となるソース反射係数Γoptの接近、
低入力インピーダンス化、低等価雑音抵抗化、また安定
化指数の増大等の効果が得られる。
荷したＦＥＴ４１の１ＧＨｚにおける各種性能指数を示
したものである。横軸は装荷するキャパシタンス値であ
り、インダクタＬは２ｎＨ一定としている。キャパシタ
５を付加することにより、入力整合をとるソース反射係
数Ｓ11と雑音最小となるソース反射係数Γoptの接近、
低入力インピーダンス化、低等価雑音抵抗化、また安定
化指数の増大等の効果が得られる。
【００２１】従って、前記の理由により、入力整合回路
に要するインダクタンス値が小さくなるため、入力整合
回路の損失を小さくすることができる。また、等価雑音
抵抗の低減によって、雑音特性と入力整合を同時に最適
化することが可能となる。
に要するインダクタンス値が小さくなるため、入力整合
回路の損失を小さくすることができる。また、等価雑音
抵抗の低減によって、雑音特性と入力整合を同時に最適
化することが可能となる。
【００２２】図３は、本発明における第２の実施例であ
る。第１の実施例におけるＦＥＴのドレイン電極３と、
出力側整合回路２１間に第２のＦＥＴをカスコード接続
したものである。上記第２のＦＥＴのソース電極３４を
他のＦＥＴのドレイン電極に接続し、第２のＦＥＴのゲ
ート電極３２を接地導体２４に接続し、第２のＦＥＴの
ドレイン電極３３を出力整合回路２１に接続したいわゆ
るカスコードＦＥＴ５１を用いている。この実施例にお
いては、上記図１に示す第１の実施例に比べて高利得化
が可能となる。当然のことながら双ゲートＦＥＴを用い
ても同様である。さらに容量５の値は比較的小さいの
で、ＦＥＴの電極構造等を工夫することによって、容量
５を実現することも可能である。
る。第１の実施例におけるＦＥＴのドレイン電極３と、
出力側整合回路２１間に第２のＦＥＴをカスコード接続
したものである。上記第２のＦＥＴのソース電極３４を
他のＦＥＴのドレイン電極に接続し、第２のＦＥＴのゲ
ート電極３２を接地導体２４に接続し、第２のＦＥＴの
ドレイン電極３３を出力整合回路２１に接続したいわゆ
るカスコードＦＥＴ５１を用いている。この実施例にお
いては、上記図１に示す第１の実施例に比べて高利得化
が可能となる。当然のことながら双ゲートＦＥＴを用い
ても同様である。さらに容量５の値は比較的小さいの
で、ＦＥＴの電極構造等を工夫することによって、容量
５を実現することも可能である。
【００２３】尚、前記インダクタ６，１０，１１として
本件出願人が先に出願した特願平４−１０２７６１号で
提案している如き構造のインダクタを用いると、より低
雑音特性の効果が向上する。このような構造のインダク
タを図９に示す。
本件出願人が先に出願した特願平４−１０２７６１号で
提案している如き構造のインダクタを用いると、より低
雑音特性の効果が向上する。このような構造のインダク
タを図９に示す。
【００２４】同図において、（ａ）は平面図、（ｂ）は
そのＡ−Ａ’断面図である。６はスパイラル状をしたイ
ンダクタ、８は伝送線路である。上層配線６ａの直下に
同一のパターンの下層配線６ｂを設けており、これらの
上層配線６ａと下層配線６ｂの間の誘電体層１６はコン
タクトホール形成工程によって除去され、コンタクトホ
ール１５において上層配線６ａと下層配線６ｂは互いに
接触し、１つの配線層を形成している。従って、この配
線層の金属厚は上層配線６ａの金属厚と下層配線６ｂの
金属厚の和となり、増加する。そしてその分、インダク
タ６の損失抵抗が小さくなり、低雑音特性が向上する。
図９において、７は交差する部分のエアブリッジ配線、
１７は同じくその部分の下層配線であり、９はガリウム
ひ素基板である。
そのＡ−Ａ’断面図である。６はスパイラル状をしたイ
ンダクタ、８は伝送線路である。上層配線６ａの直下に
同一のパターンの下層配線６ｂを設けており、これらの
上層配線６ａと下層配線６ｂの間の誘電体層１６はコン
タクトホール形成工程によって除去され、コンタクトホ
ール１５において上層配線６ａと下層配線６ｂは互いに
接触し、１つの配線層を形成している。従って、この配
線層の金属厚は上層配線６ａの金属厚と下層配線６ｂの
金属厚の和となり、増加する。そしてその分、インダク
タ６の損失抵抗が小さくなり、低雑音特性が向上する。
図９において、７は交差する部分のエアブリッジ配線、
１７は同じくその部分の下層配線であり、９はガリウム
ひ素基板である。
【００２５】
【発明の効果】本発明は以上のような構成であるので、
入力インピーダンスの低下によって、入力整合回路の損
失を減少させ、等価雑音抵抗の低下によって、雑音整合
と入力整合の双方をとることが容易となり、比較的低い
マイクロ波帯におけるモノリシック集積回路化が容易
な、特性の良いマイクロ波低雑音増幅回路を提供するこ
とができる。
入力インピーダンスの低下によって、入力整合回路の損
失を減少させ、等価雑音抵抗の低下によって、雑音整合
と入力整合の双方をとることが容易となり、比較的低い
マイクロ波帯におけるモノリシック集積回路化が容易
な、特性の良いマイクロ波低雑音増幅回路を提供するこ
とができる。
【図１】 本発明の第１の実施例の回路図。
【図２】 本発明の第１の実施例の特性説明図。
【図３】 本発明の第２の実施例の回路図。
【図４】 従来例の回路図。
【図５】 他の従来例の回路図。
【図６】 図５に示す従来例を高周波に適用した場合の
特性説明図。
特性説明図。
【図７】 図５に示す従来例を低周波に適用した場合の
特性説明図。
特性説明図。
【図８】 増幅回路の雑音特性を示す模式図。
【図９】 本実施例で使用するインダクタの構造例を示
す図。
す図。
２ ゲート電極 ４ ソース電極 ５ キャパシタ ６ インダクタ ２４ 共通導体 ４１、５１ ＦＥＴ
Claims (1)
- 【請求項１】電界効果トランジスタを用いたマイクロ波
増幅回路において、ゲート電極とソース電極間に容量性
素子を装荷し、ソース電極と共通導体間に誘導性素子を
装荷したことを特徴とするマイクロ波低雑音増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11132692A JPH05308229A (ja) | 1992-04-30 | 1992-04-30 | マイクロ波低雑音増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11132692A JPH05308229A (ja) | 1992-04-30 | 1992-04-30 | マイクロ波低雑音増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308229A true JPH05308229A (ja) | 1993-11-19 |
Family
ID=14558376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11132692A Pending JPH05308229A (ja) | 1992-04-30 | 1992-04-30 | マイクロ波低雑音増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308229A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006333060A (ja) * | 2005-05-26 | 2006-12-07 | Renesas Technology Corp | 高周波電力増幅及びそれを用いた無線通信装置 |
| KR100689743B1 (ko) * | 2004-10-01 | 2007-03-08 | 삼성전자주식회사 | 저잡음 증폭기의 정전기 보호 및 입력 임피던스 정합 회로및 저잡음 증폭기 |
| JP2007116750A (ja) * | 2002-05-31 | 2007-05-10 | Toshiba Corp | 可変インダクタを含む増幅器及びこの増幅器を備えた無線端末 |
| US7323939B2 (en) | 2004-12-21 | 2008-01-29 | Electronics And Telecommunications Research Institute | Low noise amplifier for wideband tunable matching |
| JP2008228149A (ja) * | 2007-03-15 | 2008-09-25 | New Japan Radio Co Ltd | 低雑音増幅器 |
| EP2869465A1 (en) * | 2013-11-01 | 2015-05-06 | Nxp B.V. | RF amplifier |
-
1992
- 1992-04-30 JP JP11132692A patent/JPH05308229A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116750A (ja) * | 2002-05-31 | 2007-05-10 | Toshiba Corp | 可変インダクタを含む増幅器及びこの増幅器を備えた無線端末 |
| KR100689743B1 (ko) * | 2004-10-01 | 2007-03-08 | 삼성전자주식회사 | 저잡음 증폭기의 정전기 보호 및 입력 임피던스 정합 회로및 저잡음 증폭기 |
| US7323939B2 (en) | 2004-12-21 | 2008-01-29 | Electronics And Telecommunications Research Institute | Low noise amplifier for wideband tunable matching |
| JP2006333060A (ja) * | 2005-05-26 | 2006-12-07 | Renesas Technology Corp | 高周波電力増幅及びそれを用いた無線通信装置 |
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| EP2869465A1 (en) * | 2013-11-01 | 2015-05-06 | Nxp B.V. | RF amplifier |
| US9419563B2 (en) | 2013-11-01 | 2016-08-16 | Nxp B.V. | RF amplifier |
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