JPH05325576A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05325576A JPH05325576A JP4281193A JP28119392A JPH05325576A JP H05325576 A JPH05325576 A JP H05325576A JP 4281193 A JP4281193 A JP 4281193A JP 28119392 A JP28119392 A JP 28119392A JP H05325576 A JPH05325576 A JP H05325576A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
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Abstract
(57)【要約】
【構成】本発明の不揮発性半導体装置はブロック選択手
段200とブロック消去手段201との間に消去情報保
持手段201を有する。 【効果】本発明の不揮発性半導体記憶装置は、複数ブロ
ックを同時に消去することが可能であるため消去時間が
従来と比較して短くなる。また、ベリファイ読み出し時
において、全メモリセルのデータを読み出す必要がなく
短いベリファイ時間でブロック消去が終了したかを確認
することができる。これはベリファイ時間までも含めた
消去時間の短縮につながる。
段200とブロック消去手段201との間に消去情報保
持手段201を有する。 【効果】本発明の不揮発性半導体記憶装置は、複数ブロ
ックを同時に消去することが可能であるため消去時間が
従来と比較して短くなる。また、ベリファイ読み出し時
において、全メモリセルのデータを読み出す必要がなく
短いベリファイ時間でブロック消去が終了したかを確認
することができる。これはベリファイ時間までも含めた
消去時間の短縮につながる。
Description
【0001】
【産業上の利用分野】本発明は不揮発性半導体装置に関
する。特に、同時に消去が行われる複数の不揮発性メモ
リセルからなる一括消去ブロックを複数持つEEPRO
Mに関する。
する。特に、同時に消去が行われる複数の不揮発性メモ
リセルからなる一括消去ブロックを複数持つEEPRO
Mに関する。
【0002】
【従来の技術】現在、メモリセルサイズを小さくするこ
とが可能な一括消去型EEPROMが開発されている。
半導体記憶装置内部に存在する全てのメモリセルを一括
して消去するチップ一括消去型と、メモリセルアレイを
複数個のブロックに分割してブロック単位で独立に消去
が行えるブロック消去型とに分類される。特に後者は種
々の大きさの書き込みデータに対応できるという利点が
あるため、磁気ディスク代替向けとして大いに期待され
ている。
とが可能な一括消去型EEPROMが開発されている。
半導体記憶装置内部に存在する全てのメモリセルを一括
して消去するチップ一括消去型と、メモリセルアレイを
複数個のブロックに分割してブロック単位で独立に消去
が行えるブロック消去型とに分類される。特に後者は種
々の大きさの書き込みデータに対応できるという利点が
あるため、磁気ディスク代替向けとして大いに期待され
ている。
【0003】[図28]に従来のブロック消去型のEE
PROMを示す。すなわち、常に同時に消去が行われる
不揮発性メモリセルからなる複数の一括消去ブロック1
000i (i=1〜n)と、各々の一括消去ブロックに
対応し一括消去ブロック1000内のメモリセルのうち
読み出しを行うセルを選択する複数のロウサブデコーダ
1001i (i=1〜n)と、内部アドレスAIに基づ
いて複数の一括消去ブロック1000の内の一つを選択
するロウメインデコーダ1002と、外部から入力され
るアドレスをラッチし内部アドレスを発生させるアドレ
スラッチ回路1003とからなる。ロウサブデコーダ1
001は対応するブロックの消去を行う消去手段として
機能する。
PROMを示す。すなわち、常に同時に消去が行われる
不揮発性メモリセルからなる複数の一括消去ブロック1
000i (i=1〜n)と、各々の一括消去ブロックに
対応し一括消去ブロック1000内のメモリセルのうち
読み出しを行うセルを選択する複数のロウサブデコーダ
1001i (i=1〜n)と、内部アドレスAIに基づ
いて複数の一括消去ブロック1000の内の一つを選択
するロウメインデコーダ1002と、外部から入力され
るアドレスをラッチし内部アドレスを発生させるアドレ
スラッチ回路1003とからなる。ロウサブデコーダ1
001は対応するブロックの消去を行う消去手段として
機能する。
【0004】ブロック消去時に、例えば1番目の一括消
去ブロック10001 と2番目の一括消去ブロック10
002 を消去する場合には、これらを順に行う必要があ
った。すなわち、一括消去ブロック10001 に対応す
るブロックアドレスを外部から入力し、一括消去ブロッ
ク10001 の消去を行う。この消去に引き続いて、一
括消去ブロック10002 に対応するブロックアドレス
を外部から入力し、一括消去ブロック10002 の消去
を行う。
去ブロック10001 と2番目の一括消去ブロック10
002 を消去する場合には、これらを順に行う必要があ
った。すなわち、一括消去ブロック10001 に対応す
るブロックアドレスを外部から入力し、一括消去ブロッ
ク10001 の消去を行う。この消去に引き続いて、一
括消去ブロック10002 に対応するブロックアドレス
を外部から入力し、一括消去ブロック10002 の消去
を行う。
【0005】このように、ロウメインデコーダ1002
は一度に一つの一括消去ブロックしか選択することがで
きないため、複数の一括消去ブロックを消去するときに
は順々に消去を繰り返す必要があった。従って、多数の
一括消去ブロックの消去を行う場合には非常に長い時間
がかかるという問題があった。例えば、n個のブロック
消去を行う場合、一回の消去に必要な時間が10mse
cであるとするとn×10msecの時間が必要とな
る。このため、一括消去ブロック数が多くなるほど従来
例は消去時間が長くなるという問題があった。これは、
チップ一括消去型EEPROMにはない問題である。
は一度に一つの一括消去ブロックしか選択することがで
きないため、複数の一括消去ブロックを消去するときに
は順々に消去を繰り返す必要があった。従って、多数の
一括消去ブロックの消去を行う場合には非常に長い時間
がかかるという問題があった。例えば、n個のブロック
消去を行う場合、一回の消去に必要な時間が10mse
cであるとするとn×10msecの時間が必要とな
る。このため、一括消去ブロック数が多くなるほど従来
例は消去時間が長くなるという問題があった。これは、
チップ一括消去型EEPROMにはない問題である。
【0006】
【発明が解決しようとする課題】上記したように、従来
の不揮発性半導体装置は全ビット一括消去を行う場合に
較べて複数ブロック消去を行うと消去時間が長くなると
いう欠点があった。本発明は、上記欠点を除去し、消去
時間が短い不揮発性半導体装置を提供することを目的と
する。
の不揮発性半導体装置は全ビット一括消去を行う場合に
較べて複数ブロック消去を行うと消去時間が長くなると
いう欠点があった。本発明は、上記欠点を除去し、消去
時間が短い不揮発性半導体装置を提供することを目的と
する。
【0007】
【課題を解決するための手段】上記欠点を解決するため
に、本発明では、制御電極に消去電圧を印加することに
より消去が同時に行われる複数の不揮発性メモリセルか
らなる複数の一括消去ブロックと、各々の前記一括消去
ブロックに対応して設けられ、この一括消去ブロックの
消去情報を保持する複数の消去情報保持手段と、外部か
ら順次入力される複数のアドレス信号に応答してこのア
ドレス信号に対応する前記消去情報保持手段に前記消去
情報を順次保持させる消去情報入力手段と、各々の前記
一括消去ブロックに対応して設けられ、消去時に対応す
る前記消去情報保持手段に前記消去情報が保持されてい
れば対応する一括消去ブロックの全ての前記不揮発性メ
モリセルの制御電極に消去電圧を印加する複数の消去手
段とを具備することを特徴とする不揮発性半導体記憶装
置を提供する。
に、本発明では、制御電極に消去電圧を印加することに
より消去が同時に行われる複数の不揮発性メモリセルか
らなる複数の一括消去ブロックと、各々の前記一括消去
ブロックに対応して設けられ、この一括消去ブロックの
消去情報を保持する複数の消去情報保持手段と、外部か
ら順次入力される複数のアドレス信号に応答してこのア
ドレス信号に対応する前記消去情報保持手段に前記消去
情報を順次保持させる消去情報入力手段と、各々の前記
一括消去ブロックに対応して設けられ、消去時に対応す
る前記消去情報保持手段に前記消去情報が保持されてい
れば対応する一括消去ブロックの全ての前記不揮発性メ
モリセルの制御電極に消去電圧を印加する複数の消去手
段とを具備することを特徴とする不揮発性半導体記憶装
置を提供する。
【0008】また、同時に消去が行われる複数の不揮発
性メモリセルからなる複数の一括消去ブロックと、前記
複数の一括消去ブロックのうちの一つを選択するブロッ
ク選択手段と、各々の前記一括消去ブロックに対応して
設けられ、この一括消去ブロックの消去情報を保持する
複数の消去情報保持手段と、前記ブロック選択手段によ
り選択された前記一括消去ブロックに対応する前記消去
情報保持手段に前記消去情報を保持させる消去情報入力
手段と、各々の前記一括消去ブロックに対応して設けら
れ、消去時に対応する前記消去情報保持手段に前記消去
情報が保持されていれば対応する一括消去ブロックの全
ての前記不揮発性メモリセルを消去する複数のブロック
消去手段と、前記消去情報保持手段に前記消去情報がす
でに保持されており前記ブロック選択手段が対応する一
括消去ブロックを選択したときに消去情報保持信号を出
力する消去情報保持信号出力手段とを具備することを特
徴とする不揮発性半導体記憶装置を提供する。
性メモリセルからなる複数の一括消去ブロックと、前記
複数の一括消去ブロックのうちの一つを選択するブロッ
ク選択手段と、各々の前記一括消去ブロックに対応して
設けられ、この一括消去ブロックの消去情報を保持する
複数の消去情報保持手段と、前記ブロック選択手段によ
り選択された前記一括消去ブロックに対応する前記消去
情報保持手段に前記消去情報を保持させる消去情報入力
手段と、各々の前記一括消去ブロックに対応して設けら
れ、消去時に対応する前記消去情報保持手段に前記消去
情報が保持されていれば対応する一括消去ブロックの全
ての前記不揮発性メモリセルを消去する複数のブロック
消去手段と、前記消去情報保持手段に前記消去情報がす
でに保持されており前記ブロック選択手段が対応する一
括消去ブロックを選択したときに消去情報保持信号を出
力する消去情報保持信号出力手段とを具備することを特
徴とする不揮発性半導体記憶装置を提供する。
【0009】また、同時に消去が行われる複数の不揮発
性メモリセルからなる複数の一括消去ブロックと、前記
複数の一括消去ブロックのうちの一つを選択し、各々の
一括消去ブロックに対応するノードにブロック選択信号
を出力するブロック選択手段と、各々の前記一括消去ブ
ロックに対応して設けられ、この一括消去ブロックの消
去情報を保持し、読み出し時には前記ブロック選択信号
を対応する前記一括消去ブロックに伝達する複数の消去
情報保持手段と、前記ブロック選択手段に選択された前
記一括消去ブロックに対応する前記消去情報保持手段に
前記消去情報を保持させる消去情報入力手段と、各々の
前記一括消去ブロックに対応して設けられ、読み出し時
には対応する一括消去ブロック内の前記不揮発性メモリ
セルを選択し、消去時には対応する前記消去情報保持手
段に前記消去情報が保持されていれば対応する一括消去
ブロックの全ての前記不揮発性メモリセルを消去する複
数のメモリセル選択手段とを具備することを特徴とする
不揮発性半導体記憶装置を提供する。
性メモリセルからなる複数の一括消去ブロックと、前記
複数の一括消去ブロックのうちの一つを選択し、各々の
一括消去ブロックに対応するノードにブロック選択信号
を出力するブロック選択手段と、各々の前記一括消去ブ
ロックに対応して設けられ、この一括消去ブロックの消
去情報を保持し、読み出し時には前記ブロック選択信号
を対応する前記一括消去ブロックに伝達する複数の消去
情報保持手段と、前記ブロック選択手段に選択された前
記一括消去ブロックに対応する前記消去情報保持手段に
前記消去情報を保持させる消去情報入力手段と、各々の
前記一括消去ブロックに対応して設けられ、読み出し時
には対応する一括消去ブロック内の前記不揮発性メモリ
セルを選択し、消去時には対応する前記消去情報保持手
段に前記消去情報が保持されていれば対応する一括消去
ブロックの全ての前記不揮発性メモリセルを消去する複
数のメモリセル選択手段とを具備することを特徴とする
不揮発性半導体記憶装置を提供する。
【0010】また、同時に消去が行われる複数の不揮発
性メモリセルからなる複数の一括消去ブロックと、各々
の前記一括消去ブロックに対応して設けられ、この一括
消去ブロックの消去情報を保持する複数の消去情報保持
手段と、外部から入力される制御信号に応じてアドレス
信号及びブロック個数信号を内部に取り込み、このアド
レス信号に応じた一括消去ブロックとこのブロック個数
信号に応じた数の隣接する複数の一括消去ブロックとに
対応する各々の前記消去情報保持手段に前記消去情報を
保持させる消去情報入力手段と、各々の前記一括消去ブ
ロックに対応して設けられ、消去時に対応する前記消去
情報保持手段に前記消去情報が保持されていれば対応す
る一括消去ブロックの全ての前記不揮発性メモリセルを
消去する複数のブロック消去手段とを具備することを特
徴とする不揮発性半導体記憶装置を提供する。
性メモリセルからなる複数の一括消去ブロックと、各々
の前記一括消去ブロックに対応して設けられ、この一括
消去ブロックの消去情報を保持する複数の消去情報保持
手段と、外部から入力される制御信号に応じてアドレス
信号及びブロック個数信号を内部に取り込み、このアド
レス信号に応じた一括消去ブロックとこのブロック個数
信号に応じた数の隣接する複数の一括消去ブロックとに
対応する各々の前記消去情報保持手段に前記消去情報を
保持させる消去情報入力手段と、各々の前記一括消去ブ
ロックに対応して設けられ、消去時に対応する前記消去
情報保持手段に前記消去情報が保持されていれば対応す
る一括消去ブロックの全ての前記不揮発性メモリセルを
消去する複数のブロック消去手段とを具備することを特
徴とする不揮発性半導体記憶装置を提供する。
【0011】
【作用】本発明で提供する手段を用いると、消去情報入
力手段が外部から順次入力される複数のアドレス信号に
応答して、消去しようとする一括消去ブロックに対応す
る消去情報保持手段に対し、消去情報を順次保持させる
よう制御する。この動作を繰り返すことによって複数の
一括消去ブロックに対応する消去情報保持手段に消去情
報が保持される。続いて、消去情報保持手段に記憶され
た消去情報に基づいてブロック消去手段が動作し、消去
情報が保持されているときには当該一括消去ブロックの
全ての不揮発性メモリセルを消去する。この結果、消去
情報が保持されている消去情報保持手段に対応する一括
消去ブロック全てに対して消去動作が行われ、同時に複
数の一括消去ブロックを消去できる。このように、複数
の一括消去ブロックを同時に消去することが可能である
ため消去時間が従来と比較して非常に短くなる。
力手段が外部から順次入力される複数のアドレス信号に
応答して、消去しようとする一括消去ブロックに対応す
る消去情報保持手段に対し、消去情報を順次保持させる
よう制御する。この動作を繰り返すことによって複数の
一括消去ブロックに対応する消去情報保持手段に消去情
報が保持される。続いて、消去情報保持手段に記憶され
た消去情報に基づいてブロック消去手段が動作し、消去
情報が保持されているときには当該一括消去ブロックの
全ての不揮発性メモリセルを消去する。この結果、消去
情報が保持されている消去情報保持手段に対応する一括
消去ブロック全てに対して消去動作が行われ、同時に複
数の一括消去ブロックを消去できる。このように、複数
の一括消去ブロックを同時に消去することが可能である
ため消去時間が従来と比較して非常に短くなる。
【0012】さらに、消去動作後に一括消去ブロック内
の不揮発性メモリセルが消去されているか否かをチェッ
クするベリファイ動作時に、対応する消去情報保持手段
に消去情報が保持されている一括消去ブロックをブロッ
ク選択手段が選択したときには、消去情報保持信号出力
手段が消去情報保持信号を出力するため、消去を行った
一括消去ブロックか否かを消去情報保持信号によって判
別することができる。この信号を利用してベリファイ動
作は消去情報が保持されているブロックのみについて行
うことができ。したがって、全メモリセルのデータを読
み出す必要がなく短いベリファイ時間でブロック消去が
終了することができ。これはベリファイ時間までも含め
た消去時間の短縮につながる。
の不揮発性メモリセルが消去されているか否かをチェッ
クするベリファイ動作時に、対応する消去情報保持手段
に消去情報が保持されている一括消去ブロックをブロッ
ク選択手段が選択したときには、消去情報保持信号出力
手段が消去情報保持信号を出力するため、消去を行った
一括消去ブロックか否かを消去情報保持信号によって判
別することができる。この信号を利用してベリファイ動
作は消去情報が保持されているブロックのみについて行
うことができ。したがって、全メモリセルのデータを読
み出す必要がなく短いベリファイ時間でブロック消去が
終了することができ。これはベリファイ時間までも含め
た消去時間の短縮につながる。
【0013】また、読み出し動作時には消去情報保持手
段がブロック選択信号を対応する一括消去ブロックに伝
達するため消去時のブロック選択デコーダと読み出し時
に用いるデコーダとを一部共通にして構成することが可
能になる。この結果、ブロック選択デコーダのチップ面
積に相当するだけの縮小化が可能になる。
段がブロック選択信号を対応する一括消去ブロックに伝
達するため消去時のブロック選択デコーダと読み出し時
に用いるデコーダとを一部共通にして構成することが可
能になる。この結果、ブロック選択デコーダのチップ面
積に相当するだけの縮小化が可能になる。
【0014】また、外部制御信号に応じて、このアドレ
ス信号に応じた一括消去ブロックとこのブロック個数信
号に応じた数の隣接する一括消去ブロックとに対応する
複数の消去情報保持手段に消去情報を保持させる消去情
報入力手段を具備するため、複数のブロックアドレスを
入力する際(特に3ブロック以上を同時に一括消去する
場合)でも二段階の信号取り込み動作で良く、消去する
一括消去ブロックに対応する全てのアドレス信号を入力
する必要がなくなる。
ス信号に応じた一括消去ブロックとこのブロック個数信
号に応じた数の隣接する一括消去ブロックとに対応する
複数の消去情報保持手段に消去情報を保持させる消去情
報入力手段を具備するため、複数のブロックアドレスを
入力する際(特に3ブロック以上を同時に一括消去する
場合)でも二段階の信号取り込み動作で良く、消去する
一括消去ブロックに対応する全てのアドレス信号を入力
する必要がなくなる。
【0015】
【実施例】以下、本発明の第1の実施例を[図1]〜
[図13]を参照して説明する。これは本発明をNAN
D型EEPROMに適用した例である。
[図13]を参照して説明する。これは本発明をNAN
D型EEPROMに適用した例である。
【0016】[図1]は本発明を適用した不揮発性半導
体記憶装置のロウデコーダ周辺部の回路図であり、消去
情報入力手段もしくはブロック選択手段として作用する
ロウメインデコーダ200と、この出力段に消去情報保
持手段として作用するラッチ回路201を付加し、ラッ
チ回路201の出力をブロック消去手段として作用する
ロウサブデコーダ202の入力とするものである。一括
消去ブロック203はNAND型のメモリセルを並べた
ものである。
体記憶装置のロウデコーダ周辺部の回路図であり、消去
情報入力手段もしくはブロック選択手段として作用する
ロウメインデコーダ200と、この出力段に消去情報保
持手段として作用するラッチ回路201を付加し、ラッ
チ回路201の出力をブロック消去手段として作用する
ロウサブデコーダ202の入力とするものである。一括
消去ブロック203はNAND型のメモリセルを並べた
ものである。
【0017】はじめに、一括消去ブロック203の構成
及び動作を説明する。[図2]は8個の浮遊ゲート構造
を有するメモリセルがドレイン側にMOSトランジスタ
Q1、Q2 を介してビット線BLに、ソース側にMOS
トランジスタQ3 、Q4 を介してソースに接続されて構
成されるNAND束2個を含む一括消去ブロック203
の構成を示したものである。読み出し時に選択されたメ
モリセルのコントロール線は低レベル、例えば0V(以
下、“L”と略記する)に設定され、NAND束中残り
の7個のメモリセルのコントロール線は高レベル、例え
ば5V(以下、“H”と略記する)に設定される。ま
た、ビット線とNAND束間の選択トランジスタQ1 、
Q2 のゲートに接続されたドレイン側セレクト線と、G
NDとNAND束間の選択トランジスタQ3 、Q4 のゲ
ートに接続されたソース側セレクト線は“H”に設定さ
れる。NAND型EEPROMでは、[図3]に示すよ
うに、書込まれたメモリセルのしきい値は正に分布する
が、NAND束中の非選択トランジスタのゲート電圧
(“H”)より書込み線のしきい値が低い値となるよう
メモリセルの電子の注入量は制御される。このため選択
メモリセルのしきい値電圧が正であれば、ビット線BL
とGND間に電流が流れずビット線は“H”となる。逆
に、選択メモリセルのしきい値電圧が負であればビット
線とGND間に電流が流れビット線は“L”となる。こ
のビット線の電位をセンスすることにより、メモリセル
データの読み出しを行う。
及び動作を説明する。[図2]は8個の浮遊ゲート構造
を有するメモリセルがドレイン側にMOSトランジスタ
Q1、Q2 を介してビット線BLに、ソース側にMOS
トランジスタQ3 、Q4 を介してソースに接続されて構
成されるNAND束2個を含む一括消去ブロック203
の構成を示したものである。読み出し時に選択されたメ
モリセルのコントロール線は低レベル、例えば0V(以
下、“L”と略記する)に設定され、NAND束中残り
の7個のメモリセルのコントロール線は高レベル、例え
ば5V(以下、“H”と略記する)に設定される。ま
た、ビット線とNAND束間の選択トランジスタQ1 、
Q2 のゲートに接続されたドレイン側セレクト線と、G
NDとNAND束間の選択トランジスタQ3 、Q4 のゲ
ートに接続されたソース側セレクト線は“H”に設定さ
れる。NAND型EEPROMでは、[図3]に示すよ
うに、書込まれたメモリセルのしきい値は正に分布する
が、NAND束中の非選択トランジスタのゲート電圧
(“H”)より書込み線のしきい値が低い値となるよう
メモリセルの電子の注入量は制御される。このため選択
メモリセルのしきい値電圧が正であれば、ビット線BL
とGND間に電流が流れずビット線は“H”となる。逆
に、選択メモリセルのしきい値電圧が負であればビット
線とGND間に電流が流れビット線は“L”となる。こ
のビット線の電位をセンスすることにより、メモリセル
データの読み出しを行う。
【0018】次に、書込み動作について説明する。[図
4]に示すように、選択されたメモリセルの選択ゲート
には20V程度の高電圧(Vpp)がロウデコーダより供
給され、同じNAND束の他の7個のメモリセルの選択
ゲートには10V程度の中間電圧(VPI)が供給され
る。また、図示してはいないが他のNAND束の選択ゲ
ートには0Vが供給される。このとき選択されたメモリ
セルを含むNAND束とビット線間の選択トランジスタ
のゲート電圧は12V(Vbsp )、NAND束とソース
間の選択トランジスタのゲート電圧は0Vに設定され
る。この状態で、ビット線を0Vにすると、選択トラン
ジスタにより選択されたNAND束中の全てのメモリセ
ルのドレイン、ソース、及びチャネルの電位は0Vとな
るため、選択されたメモリセルの選択ゲートとチャネル
間に20Vの電位差が生じ、基板から電子が浮遊ゲート
に注入される。このとき、同じNAND束中の他の7個
のメモリセルの選択ゲートとチャネル間には10Vの電
位差が生じるが、10Vの電位差では電子の注入がほと
んど生じないように浮遊ゲートとチャンネル間の酸化膜
厚を設定しているため、他の7個のメモリセルには
“0”データが書込まれない。また、ビット線を10V
程度の書込み禁止ドレイン電圧(VDPI)にすると選
択されたメモリセルの選択ゲートとチャネル間の電位差
は10Vとなり、書込みが行われない。この様子を、
[図5]に示す。このとき、同じNAND束中の他の7
個のメモリセルの選択ゲートとチャネル間には電位差が
生じないため書込みが行われない。このようにして選択
されたメモリセルに“0”データを書く場合はビット線
に0Vを、また“1”データを書く場合はビット線にV
DPIの電圧を供給することにより、データの書込みを
行う。
4]に示すように、選択されたメモリセルの選択ゲート
には20V程度の高電圧(Vpp)がロウデコーダより供
給され、同じNAND束の他の7個のメモリセルの選択
ゲートには10V程度の中間電圧(VPI)が供給され
る。また、図示してはいないが他のNAND束の選択ゲ
ートには0Vが供給される。このとき選択されたメモリ
セルを含むNAND束とビット線間の選択トランジスタ
のゲート電圧は12V(Vbsp )、NAND束とソース
間の選択トランジスタのゲート電圧は0Vに設定され
る。この状態で、ビット線を0Vにすると、選択トラン
ジスタにより選択されたNAND束中の全てのメモリセ
ルのドレイン、ソース、及びチャネルの電位は0Vとな
るため、選択されたメモリセルの選択ゲートとチャネル
間に20Vの電位差が生じ、基板から電子が浮遊ゲート
に注入される。このとき、同じNAND束中の他の7個
のメモリセルの選択ゲートとチャネル間には10Vの電
位差が生じるが、10Vの電位差では電子の注入がほと
んど生じないように浮遊ゲートとチャンネル間の酸化膜
厚を設定しているため、他の7個のメモリセルには
“0”データが書込まれない。また、ビット線を10V
程度の書込み禁止ドレイン電圧(VDPI)にすると選
択されたメモリセルの選択ゲートとチャネル間の電位差
は10Vとなり、書込みが行われない。この様子を、
[図5]に示す。このとき、同じNAND束中の他の7
個のメモリセルの選択ゲートとチャネル間には電位差が
生じないため書込みが行われない。このようにして選択
されたメモリセルに“0”データを書く場合はビット線
に0Vを、また“1”データを書く場合はビット線にV
DPIの電圧を供給することにより、データの書込みを
行う。
【0019】続いて、消去動作について説明する。[図
6]及び[図7]に示すように、消去は基板を20V
(Vpp)、選択ゲートを0Vに設定することにより、浮
遊ゲート中の電子を基板に引抜いて消去が行われる。こ
のとき選択ゲートのゲートストレスを緩和するためセレ
クト線は20V(Vpp)に設定される。さらに、メモリ
セルアレイ内のPN接合部が順バイアスとならないよ
う、ビット線、ソース線は開放され、ほぼVppの電位と
なる。
6]及び[図7]に示すように、消去は基板を20V
(Vpp)、選択ゲートを0Vに設定することにより、浮
遊ゲート中の電子を基板に引抜いて消去が行われる。こ
のとき選択ゲートのゲートストレスを緩和するためセレ
クト線は20V(Vpp)に設定される。さらに、メモリ
セルアレイ内のPN接合部が順バイアスとならないよ
う、ビット線、ソース線は開放され、ほぼVppの電位と
なる。
【0020】以上説明したように、NAND型EEPR
OMの書き込みはトンネル電流を用いている。このた
め、書込み時にビット線に流れる電流は小さく、数10
00個のメモリセルを同時に書込むことが可能である。
OMの書き込みはトンネル電流を用いている。このた
め、書込み時にビット線に流れる電流は小さく、数10
00個のメモリセルを同時に書込むことが可能である。
【0021】このようなNAND型のEEPROMでは
選択的に1つのNAND束のすべての選択ゲート線に0
Vを供給し、その他の非選択NAND束の選択ゲート線
にVppを供給することにより、ブロック消去を行うこと
が可能である。4MビットのNAND型EEPROMの
メモリセルの場合。カラム方向に256バイト(約2K
ビット)配置され、直列に接続された8個のメモリセル
とセレクトゲートトランジスタで構成されるNAND束
がロウ方向に256個配置され、4Mビットのメモリセ
ルマトリクスを形成している。このようなメモリチップ
で前述のブロック消去を行うと、一度に消去できるメモ
リセルの個数は256×8×8で16384(16K)
となる。消去動作は電界により浮遊ゲートの電子を基板
に引抜くことにより行われるため、消去時間はファウラ
ーノルトハイム型トンネル電流により決定される。この
結果1ブロックの消去を行う時間と全ビット消去を行う
時間は等しく、酸化膜厚10nmの場合で10msec
程度となる。
選択的に1つのNAND束のすべての選択ゲート線に0
Vを供給し、その他の非選択NAND束の選択ゲート線
にVppを供給することにより、ブロック消去を行うこと
が可能である。4MビットのNAND型EEPROMの
メモリセルの場合。カラム方向に256バイト(約2K
ビット)配置され、直列に接続された8個のメモリセル
とセレクトゲートトランジスタで構成されるNAND束
がロウ方向に256個配置され、4Mビットのメモリセ
ルマトリクスを形成している。このようなメモリチップ
で前述のブロック消去を行うと、一度に消去できるメモ
リセルの個数は256×8×8で16384(16K)
となる。消去動作は電界により浮遊ゲートの電子を基板
に引抜くことにより行われるため、消去時間はファウラ
ーノルトハイム型トンネル電流により決定される。この
結果1ブロックの消去を行う時間と全ビット消去を行う
時間は等しく、酸化膜厚10nmの場合で10msec
程度となる。
【0022】続いて、ロウメインデコーダ200につい
て説明する。ロウメインデコーダは上述のNAND束か
らなる一括消去ブロック203のうちの一つを選択する
回路である。外部から入力されるアドレスは図示しない
アドレスラッチ回路によって内部ロウアドレスに変換さ
れ、この内部ロウアドレスによってロウメインデコーダ
は一括消去ブロック203のうちの一つを選択する。ロ
ウメインデコーダ200内部のプリデコーダ出力は[図
8]のように発生される。
て説明する。ロウメインデコーダは上述のNAND束か
らなる一括消去ブロック203のうちの一つを選択する
回路である。外部から入力されるアドレスは図示しない
アドレスラッチ回路によって内部ロウアドレスに変換さ
れ、この内部ロウアドレスによってロウメインデコーダ
は一括消去ブロック203のうちの一つを選択する。ロ
ウメインデコーダ200内部のプリデコーダ出力は[図
8]のように発生される。
【0023】続いて、ロウサブデコーダ202について
説明する。ロウサブデコーダ202は消去時には一括消
去ブロック203中のメモリセルを消去する際の消去手
段として作用する。このロウサブデコーダ202は一括
消去ブロック203の個数である256個が縦に並んで
いる。この構成を[図9]に示す。入力信号A、B、
C、D、Eにはそれぞれ読み出し時、書込み時、消去時
に[図10]に示す電位が与えられる。また、電源VA
、VB 、VC にはそれぞれ各モードにおいて[図1
0]に示す電圧が供給される。
説明する。ロウサブデコーダ202は消去時には一括消
去ブロック203中のメモリセルを消去する際の消去手
段として作用する。このロウサブデコーダ202は一括
消去ブロック203の個数である256個が縦に並んで
いる。この構成を[図9]に示す。入力信号A、B、
C、D、Eにはそれぞれ読み出し時、書込み時、消去時
に[図10]に示す電位が与えられる。また、電源VA
、VB 、VC にはそれぞれ各モードにおいて[図1
0]に示す電圧が供給される。
【0024】読み出し時、選択されたロウサブデコーダ
202の入力ノード(ノード1)の電位は5V(Vc
c)、また非選択のロウサブデコーダ202の入力ノー
ドの電位は0Vとなっている。読み出し時、信号Aの電
位が5V、信号Bの電位が0Vとなるよう制御されるた
め、PチャネルトランジスタとNチャネルトランジスタ
とからなるスイッチ101が導通し、スイッチ102が
非導通状態となる。このため、ノード2の電位はノード
1と同電位となる。読み出し時電源VA の電位は5Vと
なっているからロウメインデコーダ200により選択さ
れたロウサブデコーダ部のノード3の電位は5Vとな
り、ノード4の電位は0Vとなる。また、非選択のロウ
メインデコーダ部に選択されたロウサブデコーダ部のノ
ード3の電位は0Vとなり、ノード4の電位は5Vとな
る。この結果、選択されたロウサブデコーダ部の出力ゲ
ート110は導通し、放電Nチャネルトランジスタアレ
イ111が非導通状態となる。従って、選択されたロウ
サブデコーダでは[図11]に示すように、選択された
CG0 の0Vの電位がコントロール線0に出力され、そ
の他非選択CG1 〜CG7 の5V(Vcc)の電位がそれ
ぞれコントロール線1〜7に出力される。また、非選択
のロウサブデコーダ部の出力ゲート110は非導通状態
となり、放電トランジスタアレイ111が導通するた
め、非選択のロウサブデコーダではCG0 〜CG7 の電
位によらず、全てのコントロール線が0Vとなる。ま
た、信号Cの電位が0Vのため、Pチャネルトランジス
タQ121 が導通して、NチャネルトランジスタQ133 、
Q135 が非導通となる。また、信号Aの電位は5Vであ
るため、NチャネルトランジスタQ132 は導通状態とな
る。電源VB の電位は5V(Vcc)であるため、選択
されたドレイン側のセレクト線にはノード4の反転信号
が出力される。すなわち、選択されたロウサブデコーダ
のドレイン側セレクト線の電位は5V(Vcc)とな
り、非選択のロウサブデコーダのドレイン側セレクト線
の電位は0Vとなる。さらに、信号Dの電位が5Vで信
号Eの電位が0Vであるから、Nチャネルトランジスタ
Q134 は導通状態となり、NチャネルトランジスタQ13
6 は非導通状態となる。このため、選択されたロウサブ
デコーダのソース側セレクト線の電位はノード1の電位
(5V)よりNチャネルトランジスタQ134 のしきい値
電圧分低い値となる。また、非選択のロウサブデコーダ
のソース側セレクト線の電位はノード1の電位(0V)
と同じ0Vとなる。したがって、選択されたロウサブデ
コーダに接続されたブロック(NAND束)のうち、こ
の場合はコントロール線0に接続されたメモリセルのデ
ータが読み出される。
202の入力ノード(ノード1)の電位は5V(Vc
c)、また非選択のロウサブデコーダ202の入力ノー
ドの電位は0Vとなっている。読み出し時、信号Aの電
位が5V、信号Bの電位が0Vとなるよう制御されるた
め、PチャネルトランジスタとNチャネルトランジスタ
とからなるスイッチ101が導通し、スイッチ102が
非導通状態となる。このため、ノード2の電位はノード
1と同電位となる。読み出し時電源VA の電位は5Vと
なっているからロウメインデコーダ200により選択さ
れたロウサブデコーダ部のノード3の電位は5Vとな
り、ノード4の電位は0Vとなる。また、非選択のロウ
メインデコーダ部に選択されたロウサブデコーダ部のノ
ード3の電位は0Vとなり、ノード4の電位は5Vとな
る。この結果、選択されたロウサブデコーダ部の出力ゲ
ート110は導通し、放電Nチャネルトランジスタアレ
イ111が非導通状態となる。従って、選択されたロウ
サブデコーダでは[図11]に示すように、選択された
CG0 の0Vの電位がコントロール線0に出力され、そ
の他非選択CG1 〜CG7 の5V(Vcc)の電位がそれ
ぞれコントロール線1〜7に出力される。また、非選択
のロウサブデコーダ部の出力ゲート110は非導通状態
となり、放電トランジスタアレイ111が導通するた
め、非選択のロウサブデコーダではCG0 〜CG7 の電
位によらず、全てのコントロール線が0Vとなる。ま
た、信号Cの電位が0Vのため、Pチャネルトランジス
タQ121 が導通して、NチャネルトランジスタQ133 、
Q135 が非導通となる。また、信号Aの電位は5Vであ
るため、NチャネルトランジスタQ132 は導通状態とな
る。電源VB の電位は5V(Vcc)であるため、選択
されたドレイン側のセレクト線にはノード4の反転信号
が出力される。すなわち、選択されたロウサブデコーダ
のドレイン側セレクト線の電位は5V(Vcc)とな
り、非選択のロウサブデコーダのドレイン側セレクト線
の電位は0Vとなる。さらに、信号Dの電位が5Vで信
号Eの電位が0Vであるから、Nチャネルトランジスタ
Q134 は導通状態となり、NチャネルトランジスタQ13
6 は非導通状態となる。このため、選択されたロウサブ
デコーダのソース側セレクト線の電位はノード1の電位
(5V)よりNチャネルトランジスタQ134 のしきい値
電圧分低い値となる。また、非選択のロウサブデコーダ
のソース側セレクト線の電位はノード1の電位(0V)
と同じ0Vとなる。したがって、選択されたロウサブデ
コーダに接続されたブロック(NAND束)のうち、こ
の場合はコントロール線0に接続されたメモリセルのデ
ータが読み出される。
【0025】次に、書込み時の動作について説明する。
書込み時も読み出し時と同様に、信号Aの電位が5V、
信号Bの電位が0Vとなるため、ノード2の電位とノー
ド1の電位が等しくなる。ただし、VA の電位は、書込
み電圧20V(Vpp)となっているため、レベルシフタ
ー回路140により、選択ロウサブデコーダのノード3
の電位は20V、ノード4の電位は0Vとなる。また、
同じくレベルシフター回路140により、非選択ロウサ
ブデコーダ202のノード3の電位は0V、ノード4の
電位は20Vとなる。この結果、選択されたロウサブデ
コーダ202ではロウサブデコーダ部の出力ゲート11
0は導通し、CG0のVpp(20V)の電位がコントロ
ール線0に出力され、CG1〜7のVPI(10V)の
電位がそれぞれコントロール線1〜7に出力される。ま
た、非選択のロウサブデコーダ202では、出力ゲート
110は非導通状態となり、放電Nチャネルトランジス
タ111が導通するため、全てのコントロール線が0V
となる。また、信号A、Cは読み出し時と同様にそれぞ
れVcc、0Vの電位となっているため、選択されたロウ
サブデコーダではPチャネルトランジスタQ121 、Q12
2 は導通状態、NチャネルトランジスタQ131 、Q133
は非導通状態となり、ドレイン側セレクト線の電位は電
源VB の電位(10V)となる。さらに、非選択ロウサ
ブデコーダのノード4の電位は電源VA の電位(20
V)となるため、PチャネルトランジスタQ122 とNチ
ャネルトランジスタQ133 が非導通状態、Nチャネルト
ランジスタQ131 、Q132 が導通状態となり、ドレイン
側セレクト線の電位は0Vとなる。したがってコントロ
ール線0〜7のうちコントロール線が選択された場合ロ
ウメインデコーダにより選択された(ノード1が5V)
ロウサブデコーダから出力されるコントロール線0に接
続されたメモリセルに選択的に書き込みが可能である。
書込み時も読み出し時と同様に、信号Aの電位が5V、
信号Bの電位が0Vとなるため、ノード2の電位とノー
ド1の電位が等しくなる。ただし、VA の電位は、書込
み電圧20V(Vpp)となっているため、レベルシフタ
ー回路140により、選択ロウサブデコーダのノード3
の電位は20V、ノード4の電位は0Vとなる。また、
同じくレベルシフター回路140により、非選択ロウサ
ブデコーダ202のノード3の電位は0V、ノード4の
電位は20Vとなる。この結果、選択されたロウサブデ
コーダ202ではロウサブデコーダ部の出力ゲート11
0は導通し、CG0のVpp(20V)の電位がコントロ
ール線0に出力され、CG1〜7のVPI(10V)の
電位がそれぞれコントロール線1〜7に出力される。ま
た、非選択のロウサブデコーダ202では、出力ゲート
110は非導通状態となり、放電Nチャネルトランジス
タ111が導通するため、全てのコントロール線が0V
となる。また、信号A、Cは読み出し時と同様にそれぞ
れVcc、0Vの電位となっているため、選択されたロウ
サブデコーダではPチャネルトランジスタQ121 、Q12
2 は導通状態、NチャネルトランジスタQ131 、Q133
は非導通状態となり、ドレイン側セレクト線の電位は電
源VB の電位(10V)となる。さらに、非選択ロウサ
ブデコーダのノード4の電位は電源VA の電位(20
V)となるため、PチャネルトランジスタQ122 とNチ
ャネルトランジスタQ133 が非導通状態、Nチャネルト
ランジスタQ131 、Q132 が導通状態となり、ドレイン
側セレクト線の電位は0Vとなる。したがってコントロ
ール線0〜7のうちコントロール線が選択された場合ロ
ウメインデコーダにより選択された(ノード1が5V)
ロウサブデコーダから出力されるコントロール線0に接
続されたメモリセルに選択的に書き込みが可能である。
【0026】続いて、消去動作について説明する。消去
時信号Aは0V、信号BはVccの電位となるため、スイ
ッチ101が非導通状態、スイッチ102が導通状態と
なる。このため、選択されたロウサブデコーダの出力ゲ
ート110は非導通状態となり、放電Nチャネルトラン
ジスタアレイ111は導通状態となる。したがって、コ
ントロール線0〜7に0Vが出力される。逆に非選択状
態のロウサブデコーダの出力ゲート110は導通状態、
放電Nチャネルトランジスタアレイ111は非導通状態
となるため、非選択状態のロウサブデコーダのコントロ
ール線0〜7にはCG0 〜7 の電位が出力される。この
CG0 〜7 の電位は[図11]に示すようにチップ消去
の場合、全て0Vに設定される。この結果、選択された
ロウサブデコーダのコントロール線0〜7と非選択のロ
ウサブデコーダのコントロール線0〜7とに全て0Vが
出力される。消去時、メモリセルの基板電位は20Vに
設定されている。したがって、チップ全てのメモリセル
が消去される。
時信号Aは0V、信号BはVccの電位となるため、スイ
ッチ101が非導通状態、スイッチ102が導通状態と
なる。このため、選択されたロウサブデコーダの出力ゲ
ート110は非導通状態となり、放電Nチャネルトラン
ジスタアレイ111は導通状態となる。したがって、コ
ントロール線0〜7に0Vが出力される。逆に非選択状
態のロウサブデコーダの出力ゲート110は導通状態、
放電Nチャネルトランジスタアレイ111は非導通状態
となるため、非選択状態のロウサブデコーダのコントロ
ール線0〜7にはCG0 〜7 の電位が出力される。この
CG0 〜7 の電位は[図11]に示すようにチップ消去
の場合、全て0Vに設定される。この結果、選択された
ロウサブデコーダのコントロール線0〜7と非選択のロ
ウサブデコーダのコントロール線0〜7とに全て0Vが
出力される。消去時、メモリセルの基板電位は20Vに
設定されている。したがって、チップ全てのメモリセル
が消去される。
【0027】また、[図11]に示すように、ブロック
消去の場合、CG0 〜7 の電位は全てVpp(20V)に
設定される。この結果、選択された一括消去ブロックの
コントロール線0〜7には0Vが出力され、非選択の一
括消去ブロックのコントロール線0〜7には20Vが出
力される。消去時、メモリセルの基板電位は20Vに設
定されているので、ブロック消去の場合、選択されたロ
ウサブデコータのコントロール線が接続されたメモリセ
ルの浮遊ゲート中の電子は基板に引抜かれるが、非選択
のロウサブデコーダのコントロール線が接続されたメモ
リセルの浮遊ゲート中の電子は移動しない。この結果、
ロウサブデコータを選択することにより、その選択され
たロウサブデコーダのコントロール線が接続されたNA
ND束のみを消去することが可能である。また、消去
時、信号A、B、C、D、Eは[図10]に示す電位に
設定されるため、PチャネルトランジスタQ121 とNチ
ャネルトランジスタQ132 、Q134 、Q136 は非導通状
態、NチャネルトランジスタQ133 、Q135 は導通状態
となる。この結果、消去時全てのドレイン側とソース側
のセレクトゲートには電源Vppの電位(20V)よりN
チャネルトランジスタQ133 またはQ135 のしきい値分
低い電位が出力され、セレクトゲートトランジスタのゲ
ートと基板の間の電界を緩和している。
消去の場合、CG0 〜7 の電位は全てVpp(20V)に
設定される。この結果、選択された一括消去ブロックの
コントロール線0〜7には0Vが出力され、非選択の一
括消去ブロックのコントロール線0〜7には20Vが出
力される。消去時、メモリセルの基板電位は20Vに設
定されているので、ブロック消去の場合、選択されたロ
ウサブデコータのコントロール線が接続されたメモリセ
ルの浮遊ゲート中の電子は基板に引抜かれるが、非選択
のロウサブデコーダのコントロール線が接続されたメモ
リセルの浮遊ゲート中の電子は移動しない。この結果、
ロウサブデコータを選択することにより、その選択され
たロウサブデコーダのコントロール線が接続されたNA
ND束のみを消去することが可能である。また、消去
時、信号A、B、C、D、Eは[図10]に示す電位に
設定されるため、PチャネルトランジスタQ121 とNチ
ャネルトランジスタQ132 、Q134 、Q136 は非導通状
態、NチャネルトランジスタQ133 、Q135 は導通状態
となる。この結果、消去時全てのドレイン側とソース側
のセレクトゲートには電源Vppの電位(20V)よりN
チャネルトランジスタQ133 またはQ135 のしきい値分
低い電位が出力され、セレクトゲートトランジスタのゲ
ートと基板の間の電界を緩和している。
【0028】以上、ロウサブデコーダ202の動作につ
いて説明した。続いて、本発明の主題であるメインデコ
ーダに接続されたラッチ回路201の動作について説明
する。このラッチ回路201は消去情報を保持する消去
情報保持手段として作用する。[図1]の回路を用いブ
ロック消去を行うときのフローチャートを[図12]
に、タイムチャートを[図13]に示す。
いて説明した。続いて、本発明の主題であるメインデコ
ーダに接続されたラッチ回路201の動作について説明
する。このラッチ回路201は消去情報を保持する消去
情報保持手段として作用する。[図1]の回路を用いブ
ロック消去を行うときのフローチャートを[図12]
に、タイムチャートを[図13]に示す。
【0029】ブロック消去を行う場合、ロウメインデコ
ーダ200の出力信号をラッチ回路201でラッチす
る。このラッチ動作を行う場合、始めに全てのラッチデ
ータを初期化するためReset信号が所定の期間
“H”から“L”に変化する。この結果[図8]に示す
プリデコーダ回路のすべての出力信号がこの所定の期間
“H”になり、信号φ1が“H”であることにより全て
のロウサブデコーダが選択状態となる。ロウサブデコー
ダ2021 に接続されたラッチ回路2011 について説
明すると、ノード12が“L”、ノード14が“H”と
なるのでPチャネルトランジスタとNチャネルトランジ
スタからなるスイッチ241が導通状態となる。さら
に、このときノード14が“H”であり、信号φ3
“H”であるからNANDゲート251の出力が“L”
となり、Nチャネルトランジスタ312は非導通とな
る。また、このとき信号φ2は“H”であるからPチャ
ネルトランジスタ211も非導通となる。この様に、ス
イッチ241が導通、Pチャネルトランジスタ211、
Nチャネルトランジスタ312が非導通状態で、信号φ
5及び信号Dinによりノード11が“L”に設定される
とスイッチ241を通じてノード16が“L”になる。
前述したように、全てのロウメインデコーダ200の出
力が選択状態になっているのでラッチ回路2011 と同
様にラッチ回路201i (i=2〜256)等も同様な
状態を保っている。
ーダ200の出力信号をラッチ回路201でラッチす
る。このラッチ動作を行う場合、始めに全てのラッチデ
ータを初期化するためReset信号が所定の期間
“H”から“L”に変化する。この結果[図8]に示す
プリデコーダ回路のすべての出力信号がこの所定の期間
“H”になり、信号φ1が“H”であることにより全て
のロウサブデコーダが選択状態となる。ロウサブデコー
ダ2021 に接続されたラッチ回路2011 について説
明すると、ノード12が“L”、ノード14が“H”と
なるのでPチャネルトランジスタとNチャネルトランジ
スタからなるスイッチ241が導通状態となる。さら
に、このときノード14が“H”であり、信号φ3
“H”であるからNANDゲート251の出力が“L”
となり、Nチャネルトランジスタ312は非導通とな
る。また、このとき信号φ2は“H”であるからPチャ
ネルトランジスタ211も非導通となる。この様に、ス
イッチ241が導通、Pチャネルトランジスタ211、
Nチャネルトランジスタ312が非導通状態で、信号φ
5及び信号Dinによりノード11が“L”に設定される
とスイッチ241を通じてノード16が“L”になる。
前述したように、全てのロウメインデコーダ200の出
力が選択状態になっているのでラッチ回路2011 と同
様にラッチ回路201i (i=2〜256)等も同様な
状態を保っている。
【0030】その後、Reset信号が“H”に変化す
るとともに信号φ1が“L”に変化するのでノード12
は“H”、ノード14は“L”に変化し、NANDゲー
ト251の出力は“H”へと変化する。したがってNチ
ャネルトランジスタQ312 は導通状態となる。また、こ
のとき信号φ2も“L”へと変化するため、Pチャネル
トランジスタQ211 も導通状態となる。この結果、Pチ
ャネルトランジスタQ211 、Q212 とNチャネルトラン
ジスタQ311 、Q312 とからなるクロックドインバータ
321がイネーブル状態となり、ノード16の“L”と
ノード18の“H”の論理情報が保持される。同様に、
他のラッチ回路201i (i=1〜256)もノード1
6、18に相当するノードが、“L”、“H”の論理レ
ベルにリセットされる。
るとともに信号φ1が“L”に変化するのでノード12
は“H”、ノード14は“L”に変化し、NANDゲー
ト251の出力は“H”へと変化する。したがってNチ
ャネルトランジスタQ312 は導通状態となる。また、こ
のとき信号φ2も“L”へと変化するため、Pチャネル
トランジスタQ211 も導通状態となる。この結果、Pチ
ャネルトランジスタQ211 、Q212 とNチャネルトラン
ジスタQ311 、Q312 とからなるクロックドインバータ
321がイネーブル状態となり、ノード16の“L”と
ノード18の“H”の論理情報が保持される。同様に、
他のラッチ回路201i (i=1〜256)もノード1
6、18に相当するノードが、“L”、“H”の論理レ
ベルにリセットされる。
【0031】リセット動作が終了すると、次にブロック
消去を行うブロックアドレス情報をラッチ回路201i
(i=1〜256)に記憶させるブロックアドレスラッ
チ動作を行う。[図13]のタイミングチャートは一括
消去ブロック2031 、2032 、203n についてブ
ロック消去を行う場合の例を示している。まず、一括消
去ブロック2031 を消去するために一括消去ブロック
2031 の内部ロウアドレスをチップ内のロウアドレス
発生回路から入力する。データ確定後、所定時間信号φ
1を“H”に設定する。この結果、プリデコーダ出力信
号により選択されたブロックのロウサブデコーダ202
1 及びラッチ2011 のノード12は“L”、ノード1
4は“H”となり、スイッチ241は導通状態となる。
信号φ2は“L”であるからPチャネルトランジスタQ
211 は導通状態だが、前述のリセット動作によりノード
18には“H”が保持されているためPチャネルトラン
ジスタQ212 は非導通状態となっている。また、信号φ
3は“H”であるためNANDゲート251の出力はノ
ード14の反転レベルとなり、ノード14が“H”とな
っているため、NチャネルトランジスタQ312 は非導通
となる。この様に、PチャネルトランジスタQ212 及び
NチャネルトランジスタQ312 が非導通でスイッチ24
1が導通状態なのでノード16にはノード11のレベル
が転送される。ブロックアドレスラッチ動作時は信号φ
5が“L”で信号Dinが“L”であるから、ノード11
は信号Dinの反転レベルである“H”となり、その結
果、ノード16は“H”、また、ノード18は“L”と
なる。所定時間経過後、信号φ1が“H”から“L”に
なると、ノード12が“H”に、また、ノード14が
“L”へと変化し、スイッチ241は非導通状態とな
る。これと同時にクロックトインバータ321がイネー
ブルとなりノード16の“H”とノード18の“L”が
保持される。このように、ラッチ回路2011 のノード
16にブロック消去を行うための“H”の情報が記憶さ
れる。非選択のブロックのロウサブデコーダ202及び
ラッチ201は信号φ1が“H”の期間でもどれかのプ
リデコーダ出力が“L”となっているためノード12に
相当するノードは“H”、ノード14に相当するノード
は“L”となったままとなる。したがって、ラッチ回路
201に“H”の情報が書き込まれることはない。この
ように、クロックトインバータ322及びロウメインデ
コーダ200が消去情報入力手段として作用し、一括消
去ブロック203がアドレス信号に基づきロウメインデ
コーダ200により選択され、なおかつクロックトイン
バータ322の入力Dinが“L”の時にのみ、ラッチ回
路201に消去情報が保持される。
消去を行うブロックアドレス情報をラッチ回路201i
(i=1〜256)に記憶させるブロックアドレスラッ
チ動作を行う。[図13]のタイミングチャートは一括
消去ブロック2031 、2032 、203n についてブ
ロック消去を行う場合の例を示している。まず、一括消
去ブロック2031 を消去するために一括消去ブロック
2031 の内部ロウアドレスをチップ内のロウアドレス
発生回路から入力する。データ確定後、所定時間信号φ
1を“H”に設定する。この結果、プリデコーダ出力信
号により選択されたブロックのロウサブデコーダ202
1 及びラッチ2011 のノード12は“L”、ノード1
4は“H”となり、スイッチ241は導通状態となる。
信号φ2は“L”であるからPチャネルトランジスタQ
211 は導通状態だが、前述のリセット動作によりノード
18には“H”が保持されているためPチャネルトラン
ジスタQ212 は非導通状態となっている。また、信号φ
3は“H”であるためNANDゲート251の出力はノ
ード14の反転レベルとなり、ノード14が“H”とな
っているため、NチャネルトランジスタQ312 は非導通
となる。この様に、PチャネルトランジスタQ212 及び
NチャネルトランジスタQ312 が非導通でスイッチ24
1が導通状態なのでノード16にはノード11のレベル
が転送される。ブロックアドレスラッチ動作時は信号φ
5が“L”で信号Dinが“L”であるから、ノード11
は信号Dinの反転レベルである“H”となり、その結
果、ノード16は“H”、また、ノード18は“L”と
なる。所定時間経過後、信号φ1が“H”から“L”に
なると、ノード12が“H”に、また、ノード14が
“L”へと変化し、スイッチ241は非導通状態とな
る。これと同時にクロックトインバータ321がイネー
ブルとなりノード16の“H”とノード18の“L”が
保持される。このように、ラッチ回路2011 のノード
16にブロック消去を行うための“H”の情報が記憶さ
れる。非選択のブロックのロウサブデコーダ202及び
ラッチ201は信号φ1が“H”の期間でもどれかのプ
リデコーダ出力が“L”となっているためノード12に
相当するノードは“H”、ノード14に相当するノード
は“L”となったままとなる。したがって、ラッチ回路
201に“H”の情報が書き込まれることはない。この
ように、クロックトインバータ322及びロウメインデ
コーダ200が消去情報入力手段として作用し、一括消
去ブロック203がアドレス信号に基づきロウメインデ
コーダ200により選択され、なおかつクロックトイン
バータ322の入力Dinが“L”の時にのみ、ラッチ回
路201に消去情報が保持される。
【0032】次に、ブロックアドレスラッチ2の動作に
入り、外部アドレスが変化し一括消去ブロック2032
が選択されると、前述した動作と同様の動作を行い、ノ
ード13が“L”、ノード15が“H”となり、これに
応じて、ノード17に“H”、ノード19に“L”が保
持される。
入り、外部アドレスが変化し一括消去ブロック2032
が選択されると、前述した動作と同様の動作を行い、ノ
ード13が“L”、ノード15が“H”となり、これに
応じて、ノード17に“H”、ノード19に“L”が保
持される。
【0033】同様に、ブロックアドレスラッチ3の動作
で、一括消去ブロック203nが選択されると前述した
動作とと同様にラッチ回路にブロック消去を行うための
情報が記憶される。
で、一括消去ブロック203nが選択されると前述した
動作とと同様にラッチ回路にブロック消去を行うための
情報が記憶される。
【0034】続いて、ブロックアドレスラッチ動作が終
了するとデータ消去動作にはいる。前述のブロックアド
レスラッチ動作が終了してデータ消去命令のコマンドが
入力されると、チップはデータ消去を開始する。この
時、信号φ4は“L”から“H”へと変化し、前述のラ
ッチデータが各ロウサブデコーダ202i (i=1〜2
56)に転送される。一括消去ブロック2031に接続
されるラッチ回路2011 とロウサブデコーダ2021
について説明すると、信号φ4が“H”であるため、N
チャネルトランジスタとPチャネルトランジスタとから
構成されるスイッチ242が非導通状態となり、スイッ
チ243が導通状態となる。この結果、ノード18の
“L”がスイッチ243を通して転送され、ノード20
はその反転レベルである“H”になる。その後、前述し
たようにロウサブデコーダ2021 が動作し、一括消去
ブロック2031 のメモリセルの消去が行われる。
了するとデータ消去動作にはいる。前述のブロックアド
レスラッチ動作が終了してデータ消去命令のコマンドが
入力されると、チップはデータ消去を開始する。この
時、信号φ4は“L”から“H”へと変化し、前述のラ
ッチデータが各ロウサブデコーダ202i (i=1〜2
56)に転送される。一括消去ブロック2031に接続
されるラッチ回路2011 とロウサブデコーダ2021
について説明すると、信号φ4が“H”であるため、N
チャネルトランジスタとPチャネルトランジスタとから
構成されるスイッチ242が非導通状態となり、スイッ
チ243が導通状態となる。この結果、ノード18の
“L”がスイッチ243を通して転送され、ノード20
はその反転レベルである“H”になる。その後、前述し
たようにロウサブデコーダ2021 が動作し、一括消去
ブロック2031 のメモリセルの消去が行われる。
【0035】一括消去ブロック2031 内のメモリセル
が消去されるのと同時に、先程ブロック消去情報が記憶
されたすべてのラッチ回路201に接続されたロウサブ
デコーダ202で消去動作が行われ、対応するブロック
のメモリセルが消去される。この場合、一括消去ブロッ
ク2031 、一括消去ブロック2032 、一括消去ブロ
ック203n の三つのブロックが同時に消去される。
が消去されるのと同時に、先程ブロック消去情報が記憶
されたすべてのラッチ回路201に接続されたロウサブ
デコーダ202で消去動作が行われ、対応するブロック
のメモリセルが消去される。この場合、一括消去ブロッ
ク2031 、一括消去ブロック2032 、一括消去ブロ
ック203n の三つのブロックが同時に消去される。
【0036】このように、第1の実施例では、ブロック
アドレスラッチ動作でロウメインデコーダの出力である
選択信号をラッチ回路がラッチし、この動作を繰り返す
ことにより複数の一括消去ブロックに対応するラッチ回
路が消去情報を記憶する。続いて、ラッチに記憶された
消去情報をロウサブデコーダに転送し、消去情報が転送
された複数のロウサブデコーダに接続された複数のブロ
ックを一括して同時に消去する。このように、複数ブロ
ックを同時に消去することが可能であるため消去時間が
従来と比較して短くなる。
アドレスラッチ動作でロウメインデコーダの出力である
選択信号をラッチ回路がラッチし、この動作を繰り返す
ことにより複数の一括消去ブロックに対応するラッチ回
路が消去情報を記憶する。続いて、ラッチに記憶された
消去情報をロウサブデコーダに転送し、消去情報が転送
された複数のロウサブデコーダに接続された複数のブロ
ックを一括して同時に消去する。このように、複数ブロ
ックを同時に消去することが可能であるため消去時間が
従来と比較して短くなる。
【0037】続いて、消去が十分に行われたかどうかを
確認するためのベリファイ読み出し動作について説明す
る。[図13]のタイミングチャートに示すように、ベ
リファイ読み出しモードにはいると信号φ3が“H”か
ら“L”に変化する。この結果、ラッチ回路2011 の
NANDゲート251の出力信号はノード14のレベル
によらず“H”に設定され、NチャネルトランジスタQ
312 は導通状態となる。また、信号φ2は“L”である
から、ベリファイ読み出し動作中はクロックトインバー
タ321は、イネーブル状態となる。他のブロックに対
応するラッチ回路のクロックトインバータもイネーブル
状態となっている。[図11]のフローチャートに示す
ように、データ消去前に内部ブロックアドレスは“0”
番地にセットされる。この結果、データ消去後、内部ブ
ロックアドレスは一括消去ブロック2031 を選択して
いるため、信号φ1を所定の期間“H”にするとノード
12が“L”、ノード14が“H”となり、スイッチ2
41が導通状態となる。この時、信号φ5は“H”にな
っているためクロックトインバータ322はディスエー
ブルとなっており、ブロックアドレス動作でノード16
にラッチされた“H”のブロック消去信号がノード11
に転送される。また、前述の通り、クロックトインバー
タ321はイネーブルとなっているためこのデータ転送
時にラッチデータが破壊されることはない。また、他の
ブロックに対応するラッチ回路201i (i=2〜25
6)については、どれかのプリデコーダ出力線が“L”
となっているためノード12に相当するノードは
“H”、ノード14に相当するノードは“L”となった
ままとなる。したがって、他のブロックのラッチデータ
はノード112に出力されない。
確認するためのベリファイ読み出し動作について説明す
る。[図13]のタイミングチャートに示すように、ベ
リファイ読み出しモードにはいると信号φ3が“H”か
ら“L”に変化する。この結果、ラッチ回路2011 の
NANDゲート251の出力信号はノード14のレベル
によらず“H”に設定され、NチャネルトランジスタQ
312 は導通状態となる。また、信号φ2は“L”である
から、ベリファイ読み出し動作中はクロックトインバー
タ321は、イネーブル状態となる。他のブロックに対
応するラッチ回路のクロックトインバータもイネーブル
状態となっている。[図11]のフローチャートに示す
ように、データ消去前に内部ブロックアドレスは“0”
番地にセットされる。この結果、データ消去後、内部ブ
ロックアドレスは一括消去ブロック2031 を選択して
いるため、信号φ1を所定の期間“H”にするとノード
12が“L”、ノード14が“H”となり、スイッチ2
41が導通状態となる。この時、信号φ5は“H”にな
っているためクロックトインバータ322はディスエー
ブルとなっており、ブロックアドレス動作でノード16
にラッチされた“H”のブロック消去信号がノード11
に転送される。また、前述の通り、クロックトインバー
タ321はイネーブルとなっているためこのデータ転送
時にラッチデータが破壊されることはない。また、他の
ブロックに対応するラッチ回路201i (i=2〜25
6)については、どれかのプリデコーダ出力線が“L”
となっているためノード12に相当するノードは
“H”、ノード14に相当するノードは“L”となった
ままとなる。したがって、他のブロックのラッチデータ
はノード112に出力されない。
【0038】このとき、信号Readは“H”になるた
めノード11に出力された信号がNANDゲート255
及びインバータ256を通して信号SENとして読み出
される。このNANDゲート255とインバータ256
が消去情報保持信号出力手段として作用する。この場合
一括消去ブロック2031が選択されているので、
“H”の信号SENが読み出される。この“H”の信号
SENが出力されると、次に、ロウサブデコーダ202
1 から出力されたコントロール線0〜7に接続される全
てのメモリセルについてベリファイ読み出し動作を行
う。また、SENが“H”でないときは内部アドレスの
インクリメントのみを行う。この時のフローチャートを
[図12]に示す。ここで言うブロックアドレスが
“0”番地とは一括消去ブロック2031 の内部アドレ
スである。同様に、ブロックアドレスが“1”番地は一
括消去ブロック2032 の内部アドレスを示している。
また、ブロック内アドレスとはブロック内のつまり直列
に接続されたメモリセルのアドレスである。また、[図
12]のフローチャートでは三回消去に失敗するとエラ
ー処理にうつる。[図12]に示したフローチャートは
チップ内では論理ゲートにより構成されるシーケンサで
組まれる。
めノード11に出力された信号がNANDゲート255
及びインバータ256を通して信号SENとして読み出
される。このNANDゲート255とインバータ256
が消去情報保持信号出力手段として作用する。この場合
一括消去ブロック2031が選択されているので、
“H”の信号SENが読み出される。この“H”の信号
SENが出力されると、次に、ロウサブデコーダ202
1 から出力されたコントロール線0〜7に接続される全
てのメモリセルについてベリファイ読み出し動作を行
う。また、SENが“H”でないときは内部アドレスの
インクリメントのみを行う。この時のフローチャートを
[図12]に示す。ここで言うブロックアドレスが
“0”番地とは一括消去ブロック2031 の内部アドレ
スである。同様に、ブロックアドレスが“1”番地は一
括消去ブロック2032 の内部アドレスを示している。
また、ブロック内アドレスとはブロック内のつまり直列
に接続されたメモリセルのアドレスである。また、[図
12]のフローチャートでは三回消去に失敗するとエラ
ー処理にうつる。[図12]に示したフローチャートは
チップ内では論理ゲートにより構成されるシーケンサで
組まれる。
【0039】このように、第1の実施例では、ブロック
消去情報が“L”レベルの時はブロック内のデータの読
み出しを行わない。すなわち、消去情報保持手段に消去
情報がすでに保持されておりブロック選択手段が対応す
る一括消去ブロックを選択したときに消去情報保持信号
出力手段が消去情報保持信号を出力し、“L”レベルの
消去情報保持信号を出力する一括消去ブロックに関して
は消去に続くベリファイ動作を行わない。したがって、
全メモリセルのデータを読み出す必要がなく短いベリフ
ァイ時間でブロック消去が終了したかを確認することが
できる。これはベリファイ時間までも含めた消去時間の
短縮につながる。
消去情報が“L”レベルの時はブロック内のデータの読
み出しを行わない。すなわち、消去情報保持手段に消去
情報がすでに保持されておりブロック選択手段が対応す
る一括消去ブロックを選択したときに消去情報保持信号
出力手段が消去情報保持信号を出力し、“L”レベルの
消去情報保持信号を出力する一括消去ブロックに関して
は消去に続くベリファイ動作を行わない。したがって、
全メモリセルのデータを読み出す必要がなく短いベリフ
ァイ時間でブロック消去が終了したかを確認することが
できる。これはベリファイ時間までも含めた消去時間の
短縮につながる。
【0040】また、本実施例のように消去情報保持信号
を出力することにより、第1のデコーダのテストを行う
ことができる。すなわち、ダイソート工程において、ア
ドレスを変化させ第1のデコーダをまんべんなく動作さ
せることにより、全ての一括消去ブロックに対応するラ
ッチ回路に消去情報を保持させ、引き続き消去情報保持
信号を順次出力させれば良い。ここで、一括消去ブロッ
クに対応する全てのラッチ回路に消去情報を保持させた
後、消去情報保持信号が出力されない一括消去ブロック
があればデコーダ不良である。このときのデコーダの不
良出力に対応するブロックの数が冗長回路で救済できれ
ば、次工程に進み、救済限界を越えていればこれに引き
続く書き込み及び消去テストは行わない。従って、不良
チップをより速く検出することが出来、テストの高速化
に寄与する。
を出力することにより、第1のデコーダのテストを行う
ことができる。すなわち、ダイソート工程において、ア
ドレスを変化させ第1のデコーダをまんべんなく動作さ
せることにより、全ての一括消去ブロックに対応するラ
ッチ回路に消去情報を保持させ、引き続き消去情報保持
信号を順次出力させれば良い。ここで、一括消去ブロッ
クに対応する全てのラッチ回路に消去情報を保持させた
後、消去情報保持信号が出力されない一括消去ブロック
があればデコーダ不良である。このときのデコーダの不
良出力に対応するブロックの数が冗長回路で救済できれ
ば、次工程に進み、救済限界を越えていればこれに引き
続く書き込み及び消去テストは行わない。従って、不良
チップをより速く検出することが出来、テストの高速化
に寄与する。
【0041】また、読み出し動作時には消去情報保持手
段がブロック選択信号を対応する一括消去ブロックに伝
達するため消去時のブロック選択デコーダと読み出し時
に用いるデコーダとを一部共通にして構成することが可
能になる。この結果、ブロック選択デコーダのチップ面
積に相当するだけの縮小化が可能になる。この構成はN
AND型、NOR型を問わず可能である。
段がブロック選択信号を対応する一括消去ブロックに伝
達するため消去時のブロック選択デコーダと読み出し時
に用いるデコーダとを一部共通にして構成することが可
能になる。この結果、ブロック選択デコーダのチップ面
積に相当するだけの縮小化が可能になる。この構成はN
AND型、NOR型を問わず可能である。
【0042】次に、別の回路構成でメインロウデコーダ
の出力段をラッチする回路を付加した第2の実施例を
[図14]〜[図15]を用いて説明する。[図14]
に示す回路の消去動作とこれに続くベリファイ動作のタ
イミングチャートを[図15]に示す。
の出力段をラッチする回路を付加した第2の実施例を
[図14]〜[図15]を用いて説明する。[図14]
に示す回路の消去動作とこれに続くベリファイ動作のタ
イミングチャートを[図15]に示す。
【0043】ラッチ回路201i (i=1〜256)は
インバータ641、642、NANDゲート571、ス
イッチ511、512、513、514、Pチャネルト
ランジスタQ521 、Q522 、Q523 、Nチャネルトラン
ジスタQ621 、Q622 とさらに、Pチャネルトランジス
タQ524 、Q525 とNチャネルトランジスタQ623 、Q
624 からなるクロックトインバータ691からなる。ラ
ッチは、インバータ641とクロックトインバータ69
1とからなる。
インバータ641、642、NANDゲート571、ス
イッチ511、512、513、514、Pチャネルト
ランジスタQ521 、Q522 、Q523 、Nチャネルトラン
ジスタQ621 、Q622 とさらに、Pチャネルトランジス
タQ524 、Q525 とNチャネルトランジスタQ623 、Q
624 からなるクロックトインバータ691からなる。ラ
ッチは、インバータ641とクロックトインバータ69
1とからなる。
【0044】ブロック消去動作では、第1の実施例と同
様に、始めにラッチ回路に保持されているデータのリセ
ットを行う。信号φ12が“H”から“L”に変化す
る。このときφ11は“H”であるからスイッチ511
は非導通状態、また、NチャネルトランジスタQ621 が
導通状態となっている。したがってノード113は
“L”に設定されている。このためPチャネルトランジ
スタQ522 、Q523 が導通状態、Nチャネルトランジス
タQ622 、Q624 が非導通状態となるため、ノード11
5は“H”に、また、ノード117は“L”にリセット
される。所定時間経過の後、φ12が“L”から“H”
に変化すると、Pチャネルトランジスタ522は非導通
状態となるが、ノード117が“L”に設定されている
ためPチャネルトランジスタ521が導通状態となりノ
ード115にはノード113の“L”の反転レベルであ
る“H”が保持される。また、このときノード117が
“L”であるからNチャネルトランジスタQ623 が非導
通状態となっているため、φ12が“L”から“H”に
変化してもノード115から接地電位に電流が流れない
ように構成されている。このリセット動作で全てのブロ
ックに対応するラッチ回路201がリセットされる。
様に、始めにラッチ回路に保持されているデータのリセ
ットを行う。信号φ12が“H”から“L”に変化す
る。このときφ11は“H”であるからスイッチ511
は非導通状態、また、NチャネルトランジスタQ621 が
導通状態となっている。したがってノード113は
“L”に設定されている。このためPチャネルトランジ
スタQ522 、Q523 が導通状態、Nチャネルトランジス
タQ622 、Q624 が非導通状態となるため、ノード11
5は“H”に、また、ノード117は“L”にリセット
される。所定時間経過の後、φ12が“L”から“H”
に変化すると、Pチャネルトランジスタ522は非導通
状態となるが、ノード117が“L”に設定されている
ためPチャネルトランジスタ521が導通状態となりノ
ード115にはノード113の“L”の反転レベルであ
る“H”が保持される。また、このときノード117が
“L”であるからNチャネルトランジスタQ623 が非導
通状態となっているため、φ12が“L”から“H”に
変化してもノード115から接地電位に電流が流れない
ように構成されている。このリセット動作で全てのブロ
ックに対応するラッチ回路201がリセットされる。
【0045】次に、ラッチ回路201にブロック消去信
号をセットするブロックアドレスラッチ動作について説
明する。一括消去ブロック2031 を選択する内部アド
レスが確定した後に、信号φ11が“H”から“L”に
なる。この結果、スイッチ511が導通状態、Nチャネ
ルトランジスタQ621 が非導通状態となり、ノード11
3にはノード111と同じ“H”が転送される。前述の
リセット動作後、PチャネルトランジスタQ521 が導通
状態となっているが、PチャネルトランジスタQ523 が
非導通状態、NチャネルトランジスタQ622 が導通状態
となるため、ノード115は“H”から“L”へと変化
し、ノード117は“L”から“H”へと変化する。こ
のように、ラッチのノード117に“H”がセットされ
る。他のブロックに対応するラッチ回路はロウメインデ
コーダのプリデコーダ信号のどれか一つが“L”である
ためスイッチ511に対応するスイッチが導通状態とな
ってもノード11後に対応するノードが“L”レベルに
セットされることがない。つまり、ロウメインデコーダ
によって選択されたブロックのラッチのみがセットされ
る。
号をセットするブロックアドレスラッチ動作について説
明する。一括消去ブロック2031 を選択する内部アド
レスが確定した後に、信号φ11が“H”から“L”に
なる。この結果、スイッチ511が導通状態、Nチャネ
ルトランジスタQ621 が非導通状態となり、ノード11
3にはノード111と同じ“H”が転送される。前述の
リセット動作後、PチャネルトランジスタQ521 が導通
状態となっているが、PチャネルトランジスタQ523 が
非導通状態、NチャネルトランジスタQ622 が導通状態
となるため、ノード115は“H”から“L”へと変化
し、ノード117は“L”から“H”へと変化する。こ
のように、ラッチのノード117に“H”がセットされ
る。他のブロックに対応するラッチ回路はロウメインデ
コーダのプリデコーダ信号のどれか一つが“L”である
ためスイッチ511に対応するスイッチが導通状態とな
ってもノード11後に対応するノードが“L”レベルに
セットされることがない。つまり、ロウメインデコーダ
によって選択されたブロックのラッチのみがセットされ
る。
【0046】この動作を、消去予定ブロックにつき順次
行う。[図15]のタイミングチャートには一括消去ブ
ロック2031 、2032 、203n の3ブロックを消
去する場合を示している。
行う。[図15]のタイミングチャートには一括消去ブ
ロック2031 、2032 、203n の3ブロックを消
去する場合を示している。
【0047】次にφ11が“L”から“H”へと変化し
た後も、セットされたデータは保持されることを示す。
第2の実施例の回路構成では、ノード117の電圧によ
ってPチャネルトランジスタQ521 が駆動される。ブロ
ックアドレスラッチ動作でノード117が“H”にラッ
チされると、PチャネルトランジスタQ521 が非導通に
なり、PチャネルトランジスタQ523 とNチャネルトラ
ンジスタQ622 からなるインバータがディスエーブルと
なる。このため、ノード113の反転信号はノード11
5に転送されなくなり、つまり、他のブロックがアドレ
スラッチ動作を行っても、非選択ブロックのラッチはデ
ータを保持し続ける。
た後も、セットされたデータは保持されることを示す。
第2の実施例の回路構成では、ノード117の電圧によ
ってPチャネルトランジスタQ521 が駆動される。ブロ
ックアドレスラッチ動作でノード117が“H”にラッ
チされると、PチャネルトランジスタQ521 が非導通に
なり、PチャネルトランジスタQ523 とNチャネルトラ
ンジスタQ622 からなるインバータがディスエーブルと
なる。このため、ノード113の反転信号はノード11
5に転送されなくなり、つまり、他のブロックがアドレ
スラッチ動作を行っても、非選択ブロックのラッチはデ
ータを保持し続ける。
【0048】このように、消去したいブロックの数だけ
アドレスラッチ動作を行った後、信号φ14を所定の期
間“H”にしてデータ消去を行う。信号φ14が“H”
となっている間、スイッチ513は非導通状態、スイッ
チ512は導通状態となり、ノード119にノード11
7のレベルが転送される。この結果、選択されたロウサ
ブデコーダと接続された選択ブロックのコントロール線
は全て0Vに、他の非選択ブロックのコントロール線は
全てVppとなる。この結果、第1の実施例と同様に、一
括消去と同じ時間で選択された複数のブロックの消去を
行うことが出来る。消去動作が終了すると、信号φ14
は“L”に設定され、スイッチ512が非導通状態、ス
イッチ513が導通状態となり、ノード111の電位が
ノード119に出力される。読み出し、書込み動作は通
常、この状態で行う。
アドレスラッチ動作を行った後、信号φ14を所定の期
間“H”にしてデータ消去を行う。信号φ14が“H”
となっている間、スイッチ513は非導通状態、スイッ
チ512は導通状態となり、ノード119にノード11
7のレベルが転送される。この結果、選択されたロウサ
ブデコーダと接続された選択ブロックのコントロール線
は全て0Vに、他の非選択ブロックのコントロール線は
全てVppとなる。この結果、第1の実施例と同様に、一
括消去と同じ時間で選択された複数のブロックの消去を
行うことが出来る。消去動作が終了すると、信号φ14
は“L”に設定され、スイッチ512が非導通状態、ス
イッチ513が導通状態となり、ノード111の電位が
ノード119に出力される。読み出し、書込み動作は通
常、この状態で行う。
【0049】このように、第2の実施例でも第1の実施
例と同様に、ブロックアドレスラッチ動作でロウメイン
デコーダの出力である選択信号をラッチ回路がラッチ
し、この動作を繰り返すことにより複数の一括消去ブロ
ックに対応するラッチ回路が消去情報を記憶する。続い
て、ラッチに記憶された消去情報をロウサブデコーダに
転送し、消去情報が転送された複数のロウサブデコーダ
に接続された複数のブロックを一括して同時に消去す
る。このように、複数ブロックを同時に消去することが
可能であるため消去時間が従来と比較して短くなる。
例と同様に、ブロックアドレスラッチ動作でロウメイン
デコーダの出力である選択信号をラッチ回路がラッチ
し、この動作を繰り返すことにより複数の一括消去ブロ
ックに対応するラッチ回路が消去情報を記憶する。続い
て、ラッチに記憶された消去情報をロウサブデコーダに
転送し、消去情報が転送された複数のロウサブデコーダ
に接続された複数のブロックを一括して同時に消去す
る。このように、複数ブロックを同時に消去することが
可能であるため消去時間が従来と比較して短くなる。
【0050】続いて、消去動作に続くベリファイ読み出
し動作の説明を行う。前述の第1の実施例の動作シーケ
ンスと同様に、ラッチリード動作で、Read信号によ
って、ノード121すなわちノード117のレベルがS
EN信号として出力される。ノード111のレベルが
“H”で、信号φ13が“H”のとき、スイッチ514
が導通状態となり、ノード117のラッチデータがノー
ド121に出力される。このとき、非選択のブロックに
対応するラッチ回路のスイッチ514に相当するスイッ
チは非導通状態なので、ノード121に複数のデータが
出力され、ラッチデータが破壊されることはない。
し動作の説明を行う。前述の第1の実施例の動作シーケ
ンスと同様に、ラッチリード動作で、Read信号によ
って、ノード121すなわちノード117のレベルがS
EN信号として出力される。ノード111のレベルが
“H”で、信号φ13が“H”のとき、スイッチ514
が導通状態となり、ノード117のラッチデータがノー
ド121に出力される。このとき、非選択のブロックに
対応するラッチ回路のスイッチ514に相当するスイッ
チは非導通状態なので、ノード121に複数のデータが
出力され、ラッチデータが破壊されることはない。
【0051】ベリファイ読み出し動作はSENが“H”
の時だけ、つまり、ラッチデータが“H”のブロックだ
け行う。[図12]に示すフローチャートのシーケンス
動作は第1の実施例と同様に、論理ゲートにより構成さ
れるシーケンス回路により実現され、この回路は不揮発
性半導体記憶装置のでチップ内部に構成される。このシ
ーケンスに基づき最終的にブロックアドレスラッチ動作
で指定された全ての一括消去ブロック内のメモリセルが
十分消去されたかが確認される。
の時だけ、つまり、ラッチデータが“H”のブロックだ
け行う。[図12]に示すフローチャートのシーケンス
動作は第1の実施例と同様に、論理ゲートにより構成さ
れるシーケンス回路により実現され、この回路は不揮発
性半導体記憶装置のでチップ内部に構成される。このシ
ーケンスに基づき最終的にブロックアドレスラッチ動作
で指定された全ての一括消去ブロック内のメモリセルが
十分消去されたかが確認される。
【0052】以上述べたように、第2の実施例も第1の
実施例と同様に、ブロック消去情報が“L”レベルの時
はブロック内のデータの読み出しを行わない。したがっ
て、全メモリセルのデータを読み出す必要がなく短いベ
リファイ時間でブロック消去が終了したかを確認するこ
とができる。これはベリファイ時間までも含めた消去時
間の短縮につながる。次に、第1の実施例の変形例であ
る第3の実施例を[図16]、[図17]を参照して説
明する。
実施例と同様に、ブロック消去情報が“L”レベルの時
はブロック内のデータの読み出しを行わない。したがっ
て、全メモリセルのデータを読み出す必要がなく短いベ
リファイ時間でブロック消去が終了したかを確認するこ
とができる。これはベリファイ時間までも含めた消去時
間の短縮につながる。次に、第1の実施例の変形例であ
る第3の実施例を[図16]、[図17]を参照して説
明する。
【0053】[図16]において、第1の実施例と同様
の素子及びノードには同一の符号を付してある。違い
は、PチャネルトランジスタQ211 のゲートに信号φ2
ではなくNANDゲート251の出力をインバータ27
7で反転した信号が入力されていることにある。選択ブ
ロックのラッチ動作において、スイッチ241を介して
ノード11のレベルをノード16に転送するとき、Pチ
ャネルトランジスタQ211 とNチャネルトランジスタQ
312 とを非導通とすることにより、ノード16に“L”
でも“H”でも転送してラッチすることが可能となる。
の素子及びノードには同一の符号を付してある。違い
は、PチャネルトランジスタQ211 のゲートに信号φ2
ではなくNANDゲート251の出力をインバータ27
7で反転した信号が入力されていることにある。選択ブ
ロックのラッチ動作において、スイッチ241を介して
ノード11のレベルをノード16に転送するとき、Pチ
ャネルトランジスタQ211 とNチャネルトランジスタQ
312 とを非導通とすることにより、ノード16に“L”
でも“H”でも転送してラッチすることが可能となる。
【0054】[図17]はこのように構成された第3の
実施例の回路でブロック消去を行うときのチップ内部動
作を示すフローチャートである。本実施例において、チ
ップ内部動作が[図12]の場合と異なるのは、データ
消去後にラッチデータ(ブロック消去信号)を読み出
し、そのブロック内の全てのメモリセルが十分消去され
ている場合は、そのブロックに対応するラッチ回路の
“H”のラッチデータを“L”に書換える動作を行う点
である。本実施例では、ブロックアドレスの“0”番地
から最終番地まで、消去が終了しているブロックに対応
するラッチ回路に記憶されている“H”のブロック消去
データを“L”にリセットする動作を行い、かつ消去不
十分なメモリセルが存在した場合には再度消去を行うよ
うに消去フラグを“1”データセットする動作を行う。
十分消去されているメモリセルを再度消去することがな
くなり、過剰消去を抑えることができる。メモリセルが
過剰消去されると、浮遊ゲートと基板間の電界が大きく
なり、浮遊ゲートと基板間の酸化膜が絶縁破壊を起す問
題がある。このため、[図17]のフローチャートに従
って、消去不十分の場合はそのブロックのみブロック消
去を行うようにして過剰消去を抑えることは、チップの
信頼性向上につながる。[図16]の回路構成で、第
1、第2の実施例に示す効果と同様な効果が得られるこ
とは言うまでもない。
実施例の回路でブロック消去を行うときのチップ内部動
作を示すフローチャートである。本実施例において、チ
ップ内部動作が[図12]の場合と異なるのは、データ
消去後にラッチデータ(ブロック消去信号)を読み出
し、そのブロック内の全てのメモリセルが十分消去され
ている場合は、そのブロックに対応するラッチ回路の
“H”のラッチデータを“L”に書換える動作を行う点
である。本実施例では、ブロックアドレスの“0”番地
から最終番地まで、消去が終了しているブロックに対応
するラッチ回路に記憶されている“H”のブロック消去
データを“L”にリセットする動作を行い、かつ消去不
十分なメモリセルが存在した場合には再度消去を行うよ
うに消去フラグを“1”データセットする動作を行う。
十分消去されているメモリセルを再度消去することがな
くなり、過剰消去を抑えることができる。メモリセルが
過剰消去されると、浮遊ゲートと基板間の電界が大きく
なり、浮遊ゲートと基板間の酸化膜が絶縁破壊を起す問
題がある。このため、[図17]のフローチャートに従
って、消去不十分の場合はそのブロックのみブロック消
去を行うようにして過剰消去を抑えることは、チップの
信頼性向上につながる。[図16]の回路構成で、第
1、第2の実施例に示す効果と同様な効果が得られるこ
とは言うまでもない。
【0055】さらに、テストモードとして、ラッチ回路
の消去情報保持信号を出力することにより、不良となっ
たブロックのアドレスを知ることが出来る。すなわち、
オートイレーズモードにより、複数ブロックを同時に消
去したつもりが、[図17]のシーケンスにおける「不
良品」となった場合に、消去情報保持信号を順次外部に
出力し、消去フラグに“1”(消去情報)がセットされ
ている一括消去ブロックが不良ブロックである。このよ
うに、消去不良のブロックを検出することが可能とな
る。
の消去情報保持信号を出力することにより、不良となっ
たブロックのアドレスを知ることが出来る。すなわち、
オートイレーズモードにより、複数ブロックを同時に消
去したつもりが、[図17]のシーケンスにおける「不
良品」となった場合に、消去情報保持信号を順次外部に
出力し、消去フラグに“1”(消去情報)がセットされ
ている一括消去ブロックが不良ブロックである。このよ
うに、消去不良のブロックを検出することが可能とな
る。
【0056】以上、第1、第2及び第3の実施例を説明
した。これらはみな、一括消去ブロックのブロックアド
レスを入力する際に、対応する全ての一括消去ブロック
のブロックアドレスを外部から入力している。すなわ
ち、5個の一括消去ブロックについて消去を行うときに
は、5回のブロックアドレスを外部から入力する必要が
ある。
した。これらはみな、一括消去ブロックのブロックアド
レスを入力する際に、対応する全ての一括消去ブロック
のブロックアドレスを外部から入力している。すなわ
ち、5個の一括消去ブロックについて消去を行うときに
は、5回のブロックアドレスを外部から入力する必要が
ある。
【0057】続いて、本発明の変形例である第4の実施
例を説明する。これは、連続した複数個の一括消去ブロ
ックについて消去を行うときに、先頭ブロックアドレス
と連続するブロックの個数とを順に入力し、これらの情
報から消去を行う例である。
例を説明する。これは、連続した複数個の一括消去ブロ
ックについて消去を行うときに、先頭ブロックアドレス
と連続するブロックの個数とを順に入力し、これらの情
報から消去を行う例である。
【0058】[図18]に、本発明の第4の実施例の回
路構成を示す。すなわち、プリデコーダ回路を具備する
ロウメインデコーダ200と、消去情報を保持するラッ
チ回路201と、ラッチ回路201に保持された消去情
報の有無により動作が制御されるロウサブデコーダ20
2と、複数の不揮発性メモリセルからなる一括消去ブロ
ック203と、消去しようとする連続した複数の一括消
去ブロックに対応する複数のラッチ回路201に消去情
報を保持する際の動作を制御する制御回路500とから
なる。
路構成を示す。すなわち、プリデコーダ回路を具備する
ロウメインデコーダ200と、消去情報を保持するラッ
チ回路201と、ラッチ回路201に保持された消去情
報の有無により動作が制御されるロウサブデコーダ20
2と、複数の不揮発性メモリセルからなる一括消去ブロ
ック203と、消去しようとする連続した複数の一括消
去ブロックに対応する複数のラッチ回路201に消去情
報を保持する際の動作を制御する制御回路500とから
なる。
【0059】制御回路500は、I/O端子を介して入
力されるアドレスを保持し、かつカウンタとしても動作
するバイナリカウンタ形式のアドレスラッチ回路501
と、I/O端子を介して入力される連続したブロックの
個数をラッチするブロック個数ラッチ回路502と、こ
れらの回路のラッチタイミングパルスを出力するラッチ
タイミング発生回路503と、ラッチ回路201に消去
情報を保持した回数を数えるバイナリカウンタ504
と、ブロック個数ラッチ回路502にラッチされた数と
バイナリカウンタの示す数とを比較して一致の時に
“L”を不一致の時に“H”を出力する比較回路505
と、I/O端子を介して入力されるコマンドを解読する
コマンドデコーダ506と、ラッチ回路201に消去情
報を保持するタイミングパルス及びアドレスラッチ回路
501のラッチデータのカウントアップを行うタイミン
グパルスを出力するタイミング発生手段507とからな
る。
力されるアドレスを保持し、かつカウンタとしても動作
するバイナリカウンタ形式のアドレスラッチ回路501
と、I/O端子を介して入力される連続したブロックの
個数をラッチするブロック個数ラッチ回路502と、こ
れらの回路のラッチタイミングパルスを出力するラッチ
タイミング発生回路503と、ラッチ回路201に消去
情報を保持した回数を数えるバイナリカウンタ504
と、ブロック個数ラッチ回路502にラッチされた数と
バイナリカウンタの示す数とを比較して一致の時に
“L”を不一致の時に“H”を出力する比較回路505
と、I/O端子を介して入力されるコマンドを解読する
コマンドデコーダ506と、ラッチ回路201に消去情
報を保持するタイミングパルス及びアドレスラッチ回路
501のラッチデータのカウントアップを行うタイミン
グパルスを出力するタイミング発生手段507とからな
る。
【0060】続いて、第4の実施例の動作を[図19]
のタイミングチャートを参照して説明する。外部から入
力されるWEB信号の第一回目の立ち上がりでI/O端
子上のコマンドデータをコマンドデコーダがラッチ及び
デコードする。デコード結果がブロック消去コマンドで
あればカウンタ504はリセットされ、比較回路505
が動作しφ51が“H”に立ち上がる。、第二回目及び
第三回目のWEB信号の立ち上がりで8ビット以上のブ
ロックアドレスをアドレスラッチ回路501がラッチす
る。このブロックアドレス信号はロウメインデコーダの
プリデコーダへ入力され、内部アドレスAIに変換され
る。続いて、第四回目のWEB信号の立ち上がりで消去
ブロック個数Nがブロック個数ラッチ回路502にラッ
チされる。ここでは例としてNが4の時を示す。続い
て、タイミング発生回路507がφ52およびφ53を
交互に出力する。φ52の最初のパルスでロウメインデ
コーダ200中のプリデコーダが動作し選択動作を行
う。この結果、内部アドレスAI(Aj)に対応する一
括消去ブロックのラッチ回路201に消去情報が保持さ
れる。続いて、φ53の最初のパルスでカウンタ504
はインクリメントされ、アドレスラッチ回路501も同
様にインクリメントされ次の一括消去ブロックを指す。
続いて、φ52の二回目のパルスでロウメインデコーダ
200中のプリデコーダが動作し再び選択動作を行う。
この結果、内部アドレスAI(Aj+1)に対応する一
括消去ブロックのラッチ回路201に消去情報が保持さ
れる。つづいて、φ53の二回目のパルスでカウンタ5
04及びアドレスラッチ回路501がインクリメントさ
れ、次の一括消去ブロックを指す。φ52及びφ53の
三回目、四回目のパルスに対しても同様の動作を行い、
四回目のφ53に対応してカウンタ504がインクリメ
ントされるとブロック個数ラッチ回路502のラッチデ
ータと等しくなり、この結果比較回路505はφ51を
“L”に立ち下げる。
のタイミングチャートを参照して説明する。外部から入
力されるWEB信号の第一回目の立ち上がりでI/O端
子上のコマンドデータをコマンドデコーダがラッチ及び
デコードする。デコード結果がブロック消去コマンドで
あればカウンタ504はリセットされ、比較回路505
が動作しφ51が“H”に立ち上がる。、第二回目及び
第三回目のWEB信号の立ち上がりで8ビット以上のブ
ロックアドレスをアドレスラッチ回路501がラッチす
る。このブロックアドレス信号はロウメインデコーダの
プリデコーダへ入力され、内部アドレスAIに変換され
る。続いて、第四回目のWEB信号の立ち上がりで消去
ブロック個数Nがブロック個数ラッチ回路502にラッ
チされる。ここでは例としてNが4の時を示す。続い
て、タイミング発生回路507がφ52およびφ53を
交互に出力する。φ52の最初のパルスでロウメインデ
コーダ200中のプリデコーダが動作し選択動作を行
う。この結果、内部アドレスAI(Aj)に対応する一
括消去ブロックのラッチ回路201に消去情報が保持さ
れる。続いて、φ53の最初のパルスでカウンタ504
はインクリメントされ、アドレスラッチ回路501も同
様にインクリメントされ次の一括消去ブロックを指す。
続いて、φ52の二回目のパルスでロウメインデコーダ
200中のプリデコーダが動作し再び選択動作を行う。
この結果、内部アドレスAI(Aj+1)に対応する一
括消去ブロックのラッチ回路201に消去情報が保持さ
れる。つづいて、φ53の二回目のパルスでカウンタ5
04及びアドレスラッチ回路501がインクリメントさ
れ、次の一括消去ブロックを指す。φ52及びφ53の
三回目、四回目のパルスに対しても同様の動作を行い、
四回目のφ53に対応してカウンタ504がインクリメ
ントされるとブロック個数ラッチ回路502のラッチデ
ータと等しくなり、この結果比較回路505はφ51を
“L”に立ち下げる。
【0061】以上のような動作により、連続した複数個
の一括消去ブロックについて消去を行うときに、先頭ブ
ロックアドレスと連続するブロックの個数とを順に入力
し、これらの情報のみから消去を行うことができる。従
ってアドレスを複数回入力する手間が省け、消去時間の
削減に寄与する。
の一括消去ブロックについて消去を行うときに、先頭ブ
ロックアドレスと連続するブロックの個数とを順に入力
し、これらの情報のみから消去を行うことができる。従
ってアドレスを複数回入力する手間が省け、消去時間の
削減に寄与する。
【0062】続いて、本発明の変形例である第5の実施
例を説明する。これも第4の実施例と同様に、連続した
複数個の一括消去ブロックについて消去を行うときに、
先頭ブロックアドレスと連続するブロックの個数とを順
に入力し、これらの情報から消去を行う例である。
例を説明する。これも第4の実施例と同様に、連続した
複数個の一括消去ブロックについて消去を行うときに、
先頭ブロックアドレスと連続するブロックの個数とを順
に入力し、これらの情報から消去を行う例である。
【0063】[図20]に、本発明の第5の実施例の回
路構成を示す。すなわち、プリデコーダ回路を具備する
ロウメインデコーダ200と、消去情報を保持するラッ
チ回路201と、ラッチ回路に保持された消去情報の有
無により動作が制御されるロウサブデコーダ202と、
複数の不揮発性メモリセルからなる一括消去ブロック2
03と、消去しようとする一括消去ブロックに対応する
ラッチ回路201に消去情報を保持する際の動作を制御
する制御回路600とからなる。
路構成を示す。すなわち、プリデコーダ回路を具備する
ロウメインデコーダ200と、消去情報を保持するラッ
チ回路201と、ラッチ回路に保持された消去情報の有
無により動作が制御されるロウサブデコーダ202と、
複数の不揮発性メモリセルからなる一括消去ブロック2
03と、消去しようとする一括消去ブロックに対応する
ラッチ回路201に消去情報を保持する際の動作を制御
する制御回路600とからなる。
【0064】制御回路600は、I/O端子を介して入
力されるアドレスをラッチし、かつカウンタとしても動
作するバイナリカウンタ形式のアドレスラッチ回路60
1と、これらのラッチタイミングパルスを出力するラッ
チタイミング発生回路603と、I/O端子を介して入
力されるコマンドを解読するコマンドデコーダ606
と、ラッチ回路201に消去情報を保持するタイミング
パルス及びアドレスラッチ回路601のラッチデータの
カウントアップを行うタイミングパルスを出力するタイ
ミング発生回路607とからなる。
力されるアドレスをラッチし、かつカウンタとしても動
作するバイナリカウンタ形式のアドレスラッチ回路60
1と、これらのラッチタイミングパルスを出力するラッ
チタイミング発生回路603と、I/O端子を介して入
力されるコマンドを解読するコマンドデコーダ606
と、ラッチ回路201に消去情報を保持するタイミング
パルス及びアドレスラッチ回路601のラッチデータの
カウントアップを行うタイミングパルスを出力するタイ
ミング発生回路607とからなる。
【0065】続いて、第5の実施例の動作を[図21]
のタイミングチャートを参照して説明する。外部から入
力されるWEB信号の第一回目の立ち上がりでI/O端
子上のコマンドをコマンドデコーダがラッチ及びデコー
ドする。デコード結果がブロック消去コマンドであれば
次のステップに進み、第二回目及び第三回目のWEB信
号の立ち上がりでブロックアドレスをアドレスラッチ回
路601がラッチする。このブロックアドレス信号は内
部アドレスAIに変換され、ロウメインデコーダのプリ
デコーダ入力として用いられる。続いて、第四回目以
降、WEB信号が立ち上がるたびにタイミング発生回路
607がφ61およびφ62を順次出力する。4回目の
WEB信号の立ち上がりでφ61の最初のパルスが出力
され、これによりロウメインデコーダ200中のプリデ
コーダが動作し選択動作を行う。この結果、内部アドレ
スAI(Aj)に対応する一括消去ブロックのラッチ回
路201に消去情報が保持される。続いて、φ62の最
初のパルスが出力され、アドレスラッチ回路601がイ
ンクリメントされ、内部アドレスは次の一括消去ブロッ
クを指す。続いて、五回目のWEB信号の立ち上がりで
φ61の二回目のパルスが出力され、ロウメインデコー
ダ200中のプリデコーダが動作し再び選択動作を行
う。この結果、内部アドレスAI(Aj+1)に対応す
る一括消去ブロックのラッチ回路201に消去情報が保
持される。つづいて、φ62の二回目のパルスでアドレ
スラッチ回路601がインクリメントされ、内部アドレ
スは次の一括消去ブロックを指す。六回目以降のWEB
信号に対応してφ61及びφ62の三回目、四回目のパ
ルスが出力され、同様の動作を行う。
のタイミングチャートを参照して説明する。外部から入
力されるWEB信号の第一回目の立ち上がりでI/O端
子上のコマンドをコマンドデコーダがラッチ及びデコー
ドする。デコード結果がブロック消去コマンドであれば
次のステップに進み、第二回目及び第三回目のWEB信
号の立ち上がりでブロックアドレスをアドレスラッチ回
路601がラッチする。このブロックアドレス信号は内
部アドレスAIに変換され、ロウメインデコーダのプリ
デコーダ入力として用いられる。続いて、第四回目以
降、WEB信号が立ち上がるたびにタイミング発生回路
607がφ61およびφ62を順次出力する。4回目の
WEB信号の立ち上がりでφ61の最初のパルスが出力
され、これによりロウメインデコーダ200中のプリデ
コーダが動作し選択動作を行う。この結果、内部アドレ
スAI(Aj)に対応する一括消去ブロックのラッチ回
路201に消去情報が保持される。続いて、φ62の最
初のパルスが出力され、アドレスラッチ回路601がイ
ンクリメントされ、内部アドレスは次の一括消去ブロッ
クを指す。続いて、五回目のWEB信号の立ち上がりで
φ61の二回目のパルスが出力され、ロウメインデコー
ダ200中のプリデコーダが動作し再び選択動作を行
う。この結果、内部アドレスAI(Aj+1)に対応す
る一括消去ブロックのラッチ回路201に消去情報が保
持される。つづいて、φ62の二回目のパルスでアドレ
スラッチ回路601がインクリメントされ、内部アドレ
スは次の一括消去ブロックを指す。六回目以降のWEB
信号に対応してφ61及びφ62の三回目、四回目のパ
ルスが出力され、同様の動作を行う。
【0066】以上のような動作により、連続した複数個
の一括消去ブロックについて消去を行うときに、先頭ブ
ロックアドレスと連続するブロックの個数に相当するW
EBクロック信号とを順に入力し、これらの情報のみか
ら消去を行うことができる。第4の実施例との違いはブ
ロック個数を2進数のビットデータで入力するか、シリ
アルに入力するかの違いである。前者の場合は入力は2
種類のデータをラッチするだけであるためメモリチップ
を制御するCPUの負担は軽くなり、さらに高速になる
が回路構成が複雑になる。後者は連続するブロックの個
数に対応する数のパルスを外部から入力する必要はある
が回路構成は単純になる。いずれにしてもアドレスを複
数回入力する手間が省け、消去時間の削減に寄与する。
の一括消去ブロックについて消去を行うときに、先頭ブ
ロックアドレスと連続するブロックの個数に相当するW
EBクロック信号とを順に入力し、これらの情報のみか
ら消去を行うことができる。第4の実施例との違いはブ
ロック個数を2進数のビットデータで入力するか、シリ
アルに入力するかの違いである。前者の場合は入力は2
種類のデータをラッチするだけであるためメモリチップ
を制御するCPUの負担は軽くなり、さらに高速になる
が回路構成が複雑になる。後者は連続するブロックの個
数に対応する数のパルスを外部から入力する必要はある
が回路構成は単純になる。いずれにしてもアドレスを複
数回入力する手間が省け、消去時間の削減に寄与する。
【0067】続いて、連続した複数個の一括消去ブロッ
クについて消去を行うときに、第1のブロックアドレス
と第2のブロックアドレスとを入力し、第1のブロック
アドレス以上であり第2のブロックアドレスより小さい
ブロックアドレスに対応する全ての一括消去ブロックに
対して消去を行う第6の実施例を示す。
クについて消去を行うときに、第1のブロックアドレス
と第2のブロックアドレスとを入力し、第1のブロック
アドレス以上であり第2のブロックアドレスより小さい
ブロックアドレスに対応する全ての一括消去ブロックに
対して消去を行う第6の実施例を示す。
【0068】[図22]に、本発明の第6の実施例の回
路構成を示す。すなわち、プリデコーダ回路を具備する
ロウメインデコーダ200と、消去情報を保持するラッ
チ回路201と、ラッチ回路に保持された消去情報の有
無により動作が制御されるロウサブデコーダ202と、
複数の不揮発性メモリセルからなる一括消去ブロック2
03と、消去しようとする一括消去ブロックに対応する
ラッチ回路201に消去情報を保持する際の動作を制御
する制御回路700とからなる。
路構成を示す。すなわち、プリデコーダ回路を具備する
ロウメインデコーダ200と、消去情報を保持するラッ
チ回路201と、ラッチ回路に保持された消去情報の有
無により動作が制御されるロウサブデコーダ202と、
複数の不揮発性メモリセルからなる一括消去ブロック2
03と、消去しようとする一括消去ブロックに対応する
ラッチ回路201に消去情報を保持する際の動作を制御
する制御回路700とからなる。
【0069】制御回路700は、I/O端子を介して入
力される第1のアドレスをラッチしかつ、カウンタとし
ても動作するバイナリカウンタ形式のアドレスラッチ回
路701と、I/O端子を介して入力される第2のアド
レスをラッチするアドレス回路702と、これらのラッ
チタイミングパルスを出力するラッチタイミング発生回
路703と、アドレスラッチ回路701にラッチされた
数とアドレスラッチ回路702に示す数とを比較して一
致の時に“L”を不一致の時に“H”を出力する比較回
路705と、I/O端子を介して入力されるコマンドを
解読するコマンドデコーダ706と、ラッチ回路201
に消去情報を保持するタイミングパルス及びアドレスラ
ッチ回路701のラッチデータのカウントアップを行う
タイミングパルスを出力するタイミング発生回路707
とからなる。
力される第1のアドレスをラッチしかつ、カウンタとし
ても動作するバイナリカウンタ形式のアドレスラッチ回
路701と、I/O端子を介して入力される第2のアド
レスをラッチするアドレス回路702と、これらのラッ
チタイミングパルスを出力するラッチタイミング発生回
路703と、アドレスラッチ回路701にラッチされた
数とアドレスラッチ回路702に示す数とを比較して一
致の時に“L”を不一致の時に“H”を出力する比較回
路705と、I/O端子を介して入力されるコマンドを
解読するコマンドデコーダ706と、ラッチ回路201
に消去情報を保持するタイミングパルス及びアドレスラ
ッチ回路701のラッチデータのカウントアップを行う
タイミングパルスを出力するタイミング発生回路707
とからなる。
【0070】続いて、第6の実施例の動作を[図23]
のタイミングチャートを参照して説明する。外部から入
力されるWEB信号の第一回目の立ち上がりでI/O端
子上のコマンドをコマンドデコーダがラッチ及びデコー
ドする。デコード結果がブロック消去コマンドであれば
比較回路705が動作しφ71が“H”に立ち上がる。
第二回目及び第三回目のWEB信号の立ち上がりでブロ
ックアドレスをアドレスラッチ回路701がラッチす
る。このブロックアドレス信号はロウメインデコーダの
プリデコーダへ入力され、内部アドレスAIに変換され
る。続いて、第四回目及び第五回目のWEB信号の立ち
上がりで第2のブロックアドレスがアドレスラッチ回路
702にラッチされる。ここでは例として両者の差が4
の場合を示す。続いて、タイミング発生回路707がφ
72およびφ73を交互に出力する。φ72の最初のパ
ルスでロウメインデコーダ200中のプリデコーダが動
作し選択動作を行う。この結果、内部アドレスAI(A
j)に対応する一括消去ブロックのラッチ回路201に
消去情報が保持される。続いて、φ73の最初のパルス
でアドレスラッチ回路701がインクリメントされ内部
アドレスは次の一括消去ブロックを指す。続いて、φ7
2の二回目のパルスでロウメインデコーダ200中のプ
リデコーダが動作し再び選択動作を行う。この結果、内
部アドレスAI(Aj+1)に対応する一括消去ブロッ
クのラッチ回路201に消去情報が保持される。つづい
て、φ73の二回目のパルスでアドレスラッチ回路70
1がインクリメントされ、内部アドレスは次の一括消去
ブロックを指す。φ72及びφ73の三回目、四回目の
パルスに対しても同様の動作を行い、四回目のφ73に
対応して比較回路705はアドレスラッチ回路701、
702のデータの一致を検出してφ71を“L”に立ち
下げる。
のタイミングチャートを参照して説明する。外部から入
力されるWEB信号の第一回目の立ち上がりでI/O端
子上のコマンドをコマンドデコーダがラッチ及びデコー
ドする。デコード結果がブロック消去コマンドであれば
比較回路705が動作しφ71が“H”に立ち上がる。
第二回目及び第三回目のWEB信号の立ち上がりでブロ
ックアドレスをアドレスラッチ回路701がラッチす
る。このブロックアドレス信号はロウメインデコーダの
プリデコーダへ入力され、内部アドレスAIに変換され
る。続いて、第四回目及び第五回目のWEB信号の立ち
上がりで第2のブロックアドレスがアドレスラッチ回路
702にラッチされる。ここでは例として両者の差が4
の場合を示す。続いて、タイミング発生回路707がφ
72およびφ73を交互に出力する。φ72の最初のパ
ルスでロウメインデコーダ200中のプリデコーダが動
作し選択動作を行う。この結果、内部アドレスAI(A
j)に対応する一括消去ブロックのラッチ回路201に
消去情報が保持される。続いて、φ73の最初のパルス
でアドレスラッチ回路701がインクリメントされ内部
アドレスは次の一括消去ブロックを指す。続いて、φ7
2の二回目のパルスでロウメインデコーダ200中のプ
リデコーダが動作し再び選択動作を行う。この結果、内
部アドレスAI(Aj+1)に対応する一括消去ブロッ
クのラッチ回路201に消去情報が保持される。つづい
て、φ73の二回目のパルスでアドレスラッチ回路70
1がインクリメントされ、内部アドレスは次の一括消去
ブロックを指す。φ72及びφ73の三回目、四回目の
パルスに対しても同様の動作を行い、四回目のφ73に
対応して比較回路705はアドレスラッチ回路701、
702のデータの一致を検出してφ71を“L”に立ち
下げる。
【0071】以上のような動作により、連続した複数個
の一括消去ブロックについて消去を行うときに、第1の
ブロックアドレスと第2のブロックアドレスとを入力
し、第1のブロックアドレス以上であり第2のブロック
アドレスより小さいブロックアドレスに対応する全ての
一括消去ブロックに対して消去を行うことができる。
の一括消去ブロックについて消去を行うときに、第1の
ブロックアドレスと第2のブロックアドレスとを入力
し、第1のブロックアドレス以上であり第2のブロック
アドレスより小さいブロックアドレスに対応する全ての
一括消去ブロックに対して消去を行うことができる。
【0072】以上のように、第4〜第6の実施例におい
てラッチ回路201への消去情報の保持方法を説明し
た。ラッチ回路201に消去情報が保持された後は第1
〜第3の実施例に示すような方法で複数ブロックの一括
消去を行う。この結果、消去時間の削減につながる。
てラッチ回路201への消去情報の保持方法を説明し
た。ラッチ回路201に消去情報が保持された後は第1
〜第3の実施例に示すような方法で複数ブロックの一括
消去を行う。この結果、消去時間の削減につながる。
【0073】上記したように、第1〜第3の実施例にお
いては、消去ベリファイを行う際には全ての一括消去ブ
ロックを走査するようにアクセスする必要がある。すな
わち、複数ブロックの一括消去が終わった後に、ブロッ
クアドレスの先頭番地から順に対応するラッチ回路に保
持されている消去情報を検知し、当該信号が検知された
ブロックのみについてベリファイ読み出しを行う。この
消去情報は各々のラッチ回路から出力される一致信号を
検出することにより容易に行える。しかし、例えば一括
消去ブロック数が256個である場合には検出を256
回行う必要がある。これに対し、以下説明する実施例は
この検出を行う必要がない。
いては、消去ベリファイを行う際には全ての一括消去ブ
ロックを走査するようにアクセスする必要がある。すな
わち、複数ブロックの一括消去が終わった後に、ブロッ
クアドレスの先頭番地から順に対応するラッチ回路に保
持されている消去情報を検知し、当該信号が検知された
ブロックのみについてベリファイ読み出しを行う。この
消去情報は各々のラッチ回路から出力される一致信号を
検出することにより容易に行える。しかし、例えば一括
消去ブロック数が256個である場合には検出を256
回行う必要がある。これに対し、以下説明する実施例は
この検出を行う必要がない。
【0074】[図24]に第7の実施例の回路構成を示
す。すなわち、外部から入力したアドレスをラッチし内
部ブロックアドレスAIを出力する外部アドレスラッチ
回路801と、内部ブロックアドレスをクロック信号φ
81〜φ88によりラッチする8個のレジスタ811〜
818と、レジスタ811〜818の出力段に接続され
クロック信号φ91〜φ98により導通する伝送ゲート
821〜828と、ロウメインデコーダ200と、内部
ブロックアドレスAIをクロック信号φ80によりロウ
メインデコーダ200に伝送する伝送ゲート830と、
複数の一括消去ブロック203及びその各々に対応する
ロウサブデコーダ202と、各々の一括消去ブロックに
対応するラッチ回路201とからなる。レジスタが8個
の例を示してはいるがこれに限る必要はなく、複数個で
あればよく、チップサイズに応じて個数を決定する。伝
送ゲートは入力、出力ともに多ビット構成であり、詳細
を[図25]に示してある。
す。すなわち、外部から入力したアドレスをラッチし内
部ブロックアドレスAIを出力する外部アドレスラッチ
回路801と、内部ブロックアドレスをクロック信号φ
81〜φ88によりラッチする8個のレジスタ811〜
818と、レジスタ811〜818の出力段に接続され
クロック信号φ91〜φ98により導通する伝送ゲート
821〜828と、ロウメインデコーダ200と、内部
ブロックアドレスAIをクロック信号φ80によりロウ
メインデコーダ200に伝送する伝送ゲート830と、
複数の一括消去ブロック203及びその各々に対応する
ロウサブデコーダ202と、各々の一括消去ブロックに
対応するラッチ回路201とからなる。レジスタが8個
の例を示してはいるがこれに限る必要はなく、複数個で
あればよく、チップサイズに応じて個数を決定する。伝
送ゲートは入力、出力ともに多ビット構成であり、詳細
を[図25]に示してある。
【0075】続いて、第7の実施例の動作を説明する。
動作は第1の実施例で説明したように複数ブロック同時
消去、消去ブロックに対するベリファイ動作の二つのス
テップからなる。ラッチ回路201に消去情報を保持す
る間はφ80は“H”であり、外部アドレスラッチ回路
801とロウメインデコーダ200は接続されている。
また、これと同時にレジスタ811〜818に内部ブロ
ックアドレスがラッチされる。ここでは、1番目及び3
番目のブロックに対して一括消去を行う場合について、
説明する。内部アドレスAIが1番目のブロックに相当
する000Hである時に、ロウメインデコーダ200は
1番目のブロックに対する出力ノードを選択し、対応す
るラッチ回路201には消去情報が保持される。この間
に、φ81が“H”になり、レジスタ811にブロック
アドレス000Hが記憶される。続いて、内部アドレス
AIが3番目のブロックに相当する002Hになり、ロ
ウメインデコーダ200は3番目のブロックに対する出
力ノードを選択し、対応するラッチ回路201には消去
情報が保持される。この間にφ82が“H”になり、レ
ジスタ812にブロックアドレス002Hが記憶され
る。
動作は第1の実施例で説明したように複数ブロック同時
消去、消去ブロックに対するベリファイ動作の二つのス
テップからなる。ラッチ回路201に消去情報を保持す
る間はφ80は“H”であり、外部アドレスラッチ回路
801とロウメインデコーダ200は接続されている。
また、これと同時にレジスタ811〜818に内部ブロ
ックアドレスがラッチされる。ここでは、1番目及び3
番目のブロックに対して一括消去を行う場合について、
説明する。内部アドレスAIが1番目のブロックに相当
する000Hである時に、ロウメインデコーダ200は
1番目のブロックに対する出力ノードを選択し、対応す
るラッチ回路201には消去情報が保持される。この間
に、φ81が“H”になり、レジスタ811にブロック
アドレス000Hが記憶される。続いて、内部アドレス
AIが3番目のブロックに相当する002Hになり、ロ
ウメインデコーダ200は3番目のブロックに対する出
力ノードを選択し、対応するラッチ回路201には消去
情報が保持される。この間にφ82が“H”になり、レ
ジスタ812にブロックアドレス002Hが記憶され
る。
【0076】続いて一括消去が行われ、対応するラッチ
回路201に消去情報が保持されているブロックのみに
消去が行われる。すなわち、1番目と3番目のブロック
の消去が行われる。
回路201に消去情報が保持されているブロックのみに
消去が行われる。すなわち、1番目と3番目のブロック
の消去が行われる。
【0077】続いて消去ベリファイ、すなわち消去が確
実に行われたか否かの検証が行われる。ここで、本実施
例の場合は内部ブロックアドレスAIを000Hから最
終番地である1FFHまで変化させ、全ての対応するラ
ッチ回路201に消去情報が保持されているか否かを検
出する必要がなく、レジスタ811〜レジスタ818に
記憶された内部ブロックアドレスのみを読み出し、この
値に基づいてベリファイ動作を行えば良い。すなわち、
φ80を“L”にしてアドレスラッチ回路801とロウ
メインデコーダ200を切り放した後、φ91を“H”
にしてレジスタ811内の内部ブロックアドレスをロウ
メインデコーダ200に出力する。すると、対応するブ
ロック(ここでは、1番目のブロック)が選択され、ブ
ロック内の各々のメモリセルについてベリファイ動作が
行われる。ベリファイ動作については上述したのでここ
では省略する。続いて、φ91が“L”になった後、φ
92が“H”になり、レジスタ812内の内部ブロック
アドレスをロウメインデコーダ200に出力する。する
と、対応するブロック(ここでは、3番目のブロック)
が選択され、各々のメモリセルについてベリファイ動作
が行われる。
実に行われたか否かの検証が行われる。ここで、本実施
例の場合は内部ブロックアドレスAIを000Hから最
終番地である1FFHまで変化させ、全ての対応するラ
ッチ回路201に消去情報が保持されているか否かを検
出する必要がなく、レジスタ811〜レジスタ818に
記憶された内部ブロックアドレスのみを読み出し、この
値に基づいてベリファイ動作を行えば良い。すなわち、
φ80を“L”にしてアドレスラッチ回路801とロウ
メインデコーダ200を切り放した後、φ91を“H”
にしてレジスタ811内の内部ブロックアドレスをロウ
メインデコーダ200に出力する。すると、対応するブ
ロック(ここでは、1番目のブロック)が選択され、ブ
ロック内の各々のメモリセルについてベリファイ動作が
行われる。ベリファイ動作については上述したのでここ
では省略する。続いて、φ91が“L”になった後、φ
92が“H”になり、レジスタ812内の内部ブロック
アドレスをロウメインデコーダ200に出力する。する
と、対応するブロック(ここでは、3番目のブロック)
が選択され、各々のメモリセルについてベリファイ動作
が行われる。
【0078】以上、レジスタの個数が8個である場合に
ついて説明した。しかし、これに限る必要はなく複数個
であれば良い。一括消去するブロックの個数に応じて、
チップサイズとのバランスを取りながら決定する。ま
た、レジスタの個数が8個であるが消去ブロックは2ブ
ロックである例を説明し、消去ブロックの個数に応じた
信号φ91〜φ98等を図示しない制御回路によって出
力する例を示した。消去ブロック個数はカウンタなどに
よって記憶されている。
ついて説明した。しかし、これに限る必要はなく複数個
であれば良い。一括消去するブロックの個数に応じて、
チップサイズとのバランスを取りながら決定する。ま
た、レジスタの個数が8個であるが消去ブロックは2ブ
ロックである例を説明し、消去ブロックの個数に応じた
信号φ91〜φ98等を図示しない制御回路によって出
力する例を示した。消去ブロック個数はカウンタなどに
よって記憶されている。
【0079】以上説明したように、本実施例では消去ブ
ロックの内部ブロックアドレスをレジスタに保持してお
くため、先頭のブロックアドレスから順に走査して消去
ブロックのアドレスを検出する必要がない。従って、ベ
リファイ動作を含めた消去時間の短縮につながる。
ロックの内部ブロックアドレスをレジスタに保持してお
くため、先頭のブロックアドレスから順に走査して消去
ブロックのアドレスを検出する必要がない。従って、ベ
リファイ動作を含めた消去時間の短縮につながる。
【0080】続いて、第8の実施例を説明する。この実
施例も第7の実施例と同様にベリファイ動作時に先頭ブ
ロックアドレスから消去ブロックのアドレスを検出する
必要がない例である。
施例も第7の実施例と同様にベリファイ動作時に先頭ブ
ロックアドレスから消去ブロックのアドレスを検出する
必要がない例である。
【0081】[図26]に第8の実施例の回路構成図を
説明する。すなわち、内部ブロックアドレスを記憶する
レジスタ831〜838からなる。第7の実施例に相当
し、変更の必要がない部分については同一の番号を附
し、説明を省略する。
説明する。すなわち、内部ブロックアドレスを記憶する
レジスタ831〜838からなる。第7の実施例に相当
し、変更の必要がない部分については同一の番号を附
し、説明を省略する。
【0082】レジスタ831〜838は互いに接続され
ており、対応する各々のビット毎にシフトレジスタ85
1が直列に接続されている。この結果、内部アドレスが
順々にレジスタ831、832、833へと転送されて
いく。読み出しはレジスタ838方向にデータをシフト
させて行う。これらの構成により、実質的にFIFOバ
ッファと同様の動作をする。シフトレジスタ851の詳
細は[図27]に記した。
ており、対応する各々のビット毎にシフトレジスタ85
1が直列に接続されている。この結果、内部アドレスが
順々にレジスタ831、832、833へと転送されて
いく。読み出しはレジスタ838方向にデータをシフト
させて行う。これらの構成により、実質的にFIFOバ
ッファと同様の動作をする。シフトレジスタ851の詳
細は[図27]に記した。
【0083】続いて、第8の実施例の動作を説明する。
動作は第1の実施例で説明したように複数ブロック同時
消去、消去ブロックに対するベリファイ動作の二つのス
テップからなる。ラッチ回路201に消去情報を保持す
る間はφ80は“H”であり、外部アドレスラッチ回路
801とロウメインデコーダ200は接続されている。
また、これと同時にレジスタ831〜838に内部ブロ
ックアドレスがラッチされる。ここでは、1番目及び3
番目のブロックに対して一括消去を行う場合について説
明する。内部アドレスAIが1番目のブロックに相当す
る000Hである時に、ロウメインデコーダ200は1
番目のブロックに対する出力ノードを選択し、対応する
ラッチ回路201には消去情報が保持される。この間
に、φ100パルスが立ち上がり、レジスタ831にブ
ロックアドレス000Hが記憶される。続いて、内部ア
ドレスAIが3番目のブロックに相当する002Hにな
り、ロウメインデコーダ200は3番目のブロックに対
する出力ノードを選択し、対応するラッチ回路201に
は消去情報が保持される。この間にφ100パルスが再
び立ち上がり、レジスタ831のデータ(000H)が
レジスタ832に、レジスタ831にはブロックアドレ
ス002Hが記憶される。
動作は第1の実施例で説明したように複数ブロック同時
消去、消去ブロックに対するベリファイ動作の二つのス
テップからなる。ラッチ回路201に消去情報を保持す
る間はφ80は“H”であり、外部アドレスラッチ回路
801とロウメインデコーダ200は接続されている。
また、これと同時にレジスタ831〜838に内部ブロ
ックアドレスがラッチされる。ここでは、1番目及び3
番目のブロックに対して一括消去を行う場合について説
明する。内部アドレスAIが1番目のブロックに相当す
る000Hである時に、ロウメインデコーダ200は1
番目のブロックに対する出力ノードを選択し、対応する
ラッチ回路201には消去情報が保持される。この間
に、φ100パルスが立ち上がり、レジスタ831にブ
ロックアドレス000Hが記憶される。続いて、内部ア
ドレスAIが3番目のブロックに相当する002Hにな
り、ロウメインデコーダ200は3番目のブロックに対
する出力ノードを選択し、対応するラッチ回路201に
は消去情報が保持される。この間にφ100パルスが再
び立ち上がり、レジスタ831のデータ(000H)が
レジスタ832に、レジスタ831にはブロックアドレ
ス002Hが記憶される。
【0084】続いて一括消去が行われ、対応するラッチ
回路201に消去情報が保持されているブロックのみに
消去が行われる。すなわち、1番目と3番目のブロック
の消去が行われる。
回路201に消去情報が保持されているブロックのみに
消去が行われる。すなわち、1番目と3番目のブロック
の消去が行われる。
【0085】続いて消去ベリファイ、すなわち消去が確
実に行われたか否かの検証が行われる。φ80を“L”
にしてアドレスラッチ回路801とロウメインデコーダ
200を切り放した後、φ101を“H”にしてレジス
タ838内の内部ブロックアドレスをロウメインデコー
ダ200に出力する。しかし、nilデータであるため
200はどのブロックをも選択しない。続いて、φ10
0パルスをSEN信号が“H”になるまで(すなわち、
一致信号が検出されるまで)繰り返し出力し、ラッチデ
ータを順次にシフトさせてゆき、“H”になったブロッ
クについてのみベリファイ動作を行う。ベリファイ動作
については上述したのでここでも省略する。以下同様
に、φ100パルスを出力し、対応するブロックについ
てベリファイ動作が行われる。
実に行われたか否かの検証が行われる。φ80を“L”
にしてアドレスラッチ回路801とロウメインデコーダ
200を切り放した後、φ101を“H”にしてレジス
タ838内の内部ブロックアドレスをロウメインデコー
ダ200に出力する。しかし、nilデータであるため
200はどのブロックをも選択しない。続いて、φ10
0パルスをSEN信号が“H”になるまで(すなわち、
一致信号が検出されるまで)繰り返し出力し、ラッチデ
ータを順次にシフトさせてゆき、“H”になったブロッ
クについてのみベリファイ動作を行う。ベリファイ動作
については上述したのでここでも省略する。以下同様
に、φ100パルスを出力し、対応するブロックについ
てベリファイ動作が行われる。
【0086】以上、レジスタの個数が8個である場合に
ついて説明した。しかし、これに限る必要はなく複数個
であれば良い。一括消去するブロックの個数に応じて、
チップサイズとのバランスを取りながら決定する。
ついて説明した。しかし、これに限る必要はなく複数個
であれば良い。一括消去するブロックの個数に応じて、
チップサイズとのバランスを取りながら決定する。
【0087】以上説明したように、本実施例では消去ブ
ロックの内部ブロックアドレスをレジスタに保持してお
くため、先頭のブロックアドレスから順に走査して消去
ブロックのアドレスを検出する必要がない。従って、ベ
リファイ動作を含めた消去時間の短縮につながる。
ロックの内部ブロックアドレスをレジスタに保持してお
くため、先頭のブロックアドレスから順に走査して消去
ブロックのアドレスを検出する必要がない。従って、ベ
リファイ動作を含めた消去時間の短縮につながる。
【0088】以上、第1〜第8の実施例をNAND型の
フラッシュEEPROMについて説明してきたが、コン
トロールゲートの電位によって選択的にブロック消去を
行う型のフラッシュEEPROMであれば、NAND、
NOR型に限らず、また、消去動作においてゲートに0
Vをかける型、負電圧をかける型に限らず適用可能であ
ることは言うまでもない。
フラッシュEEPROMについて説明してきたが、コン
トロールゲートの電位によって選択的にブロック消去を
行う型のフラッシュEEPROMであれば、NAND、
NOR型に限らず、また、消去動作においてゲートに0
Vをかける型、負電圧をかける型に限らず適用可能であ
ることは言うまでもない。
【0089】
【発明の効果】本発明により、消去時間の短い不揮発性
半導体装置を提供できる。
半導体装置を提供できる。
【図1】本発明の第1の実施例を表した回路図。
【図2】従来例を表した回路図。
【図3】従来例のメモリセルのしきい値分布。
【図4】従来例を表した回路図。
【図5】従来例のメモリセルの断面図。
【図6】従来例を表した回路図。
【図7】従来例のメモリセルの断面図。
【図8】本発明の第1の実施例を表した回路図。
【図9】本発明の第1の実施例を表した回路図。
【図10】本発明の第1の実施例の信号、電源電圧表。
【図11】本発明の第1の実施例を表した動作状態表。
【図12】本発明の第1の実施例を表したブロック消去
フローチャート。
フローチャート。
【図13】本発明の第1の実施例を表したタイミングチ
ャート。
ャート。
【図14】本発明の第2の実施例を表した回路図。
【図15】本発明の第2の実施例を表したタイミングチ
ャート。
ャート。
【図16】本発明の第3の実施例を表した回路図。
【図17】本発明の第3の実施例を表したブロック消去
フローチャート。
フローチャート。
【図18】本発明の第4の実施例を表した回路図。
【図19】本発明の第4の実施例を表したタイミングチ
ャート。
ャート。
【図20】本発明の第5の実施例を表した回路図。
【図21】本発明の第5の実施例を表したタイミングチ
ャート。
ャート。
【図22】本発明の第6の実施例を表した回路図。
【図23】本発明の第6の実施例を表したタイミングチ
ャート。
ャート。
【図24】本発明の第7の実施例を表した回路図。
【図25】本発明の第7の実施例を表した回路図。
【図26】本発明の第8の実施例を表した回路図。
【図27】本発明の第8の実施例を表した回路図。
【図28】従来例のブロック消去可能な不揮発性半導体
記憶装置のブロック構成。
記憶装置のブロック構成。
Q121 、Q122 Well電位が読みだし時Vcc、
書き込み時、消去時VppのPチャネルトランジスタ Q211 、Q212 Well電位がVccのPチャネル
トランジスタ Q311 、Q312 Nチャネルトランジスタ 321 クロックトインバータ 251、252 NANDゲート 241、242、243 スイッチ 253 インバータ
書き込み時、消去時VppのPチャネルトランジスタ Q211 、Q212 Well電位がVccのPチャネル
トランジスタ Q311 、Q312 Nチャネルトランジスタ 321 クロックトインバータ 251、252 NANDゲート 241、242、243 スイッチ 253 インバータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年6月24日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図1】本発明の第1の実施例を表した回路図。
【図2】従来例を表した回路図。
【図3】従来例のメモリセルのしきい値分布。
【図4】従来例を表した回路図。
【図5】従来例のメモリセルの断面図。
【図6】従来例を表した回路図。
【図7】従来例のメモリセルの断面図。
【図8】本発明の第1の実施例を表した回路図。
【図9】本発明の第1の実施例を表した回路図。
【図10】本発明の第1の実施例の信号、電源電圧図
表。
表。
【図11】本発明の第1の実施例を表した動作状態図
表。
表。
【図12】本発明の第1の実施例を表したブロック消去
フローチャート。
フローチャート。
【図13】本発明の第1の実施例を表したタイミングチ
ャート。
ャート。
【図14】本発明の第2の実施例を表した回路図。
【図15】本発明の第2の実施例を表したタイミングチ
ャート。
ャート。
【図16】本発明の第3の実施例を表した回路図。
【図17】本発明の第3の実施例を表したブロック消去
フローチャート。
フローチャート。
【図18】本発明の第4の実施例を表した回路図。
【図19】本発明の第4の実施例を表したタイミングチ
ャート。
ャート。
【図20】本発明の第5の実施例を表した回路図。
【図21】本発明の第5の実施例を表したタイミングチ
ャート。
ャート。
【図22】本発明の第6の実施例を表した回路図。
【図23】本発明の第6の実施例を表したタイミングチ
ャート。
ャート。
【図24】本発明の第7の実施例を表した回路図。
【図25】本発明の第7の実施例を表した回路図。
【図26】本発明の第8の実施例を表した回路図。
【図27】本発明の第8の実施例を表した回路図。
【図28】従来例のブロック消去可能な不揮発性半導体
記憶装置のブロック構成。
記憶装置のブロック構成。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中井 弘人 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センタ−内 (72)発明者 加藤 秀雄 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センタ−内 (72)発明者 徳重 芳 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センタ−内
Claims (4)
- 【請求項1】 制御電極に消去電圧を印加することによ
り消去が同時に行われる複数の不揮発性メモリセルから
なる複数の一括消去ブロックと、 各々の前記一括消去ブロックに対応して設けられ、この
一括消去ブロックの消去情報を保持する複数の消去情報
保持手段と、 外部から順次入力される複数のアドレス信号に応答して
このアドレス信号に対応する前記消去情報保持手段に前
記消去情報を順次保持させる消去情報入力手段と、 各々の前記一括消去ブロックに対応して設けられ、消去
時に対応する前記消去情報保持手段に前記消去情報が保
持されていれば対応する一括消去ブロックの全ての前記
不揮発性メモリセルの制御電極に消去電圧を印加する複
数の消去手段とを具備することを特徴とする不揮発性半
導体記憶装置。 - 【請求項2】 同時に消去が行われる複数の不揮発性メ
モリセルからなる複数の一括消去ブロックと、 前記複数の一括消去ブロックのうちの一つを選択するブ
ロック選択手段と、 各々の前記一括消去ブロックに対応して設けられ、この
一括消去ブロックの消去情報を保持する複数の消去情報
保持手段と、 前記ブロック選択手段により選択された前記一括消去ブ
ロックに対応する前記消去情報保持手段に前記消去情報
を保持させる消去情報入力手段と、 各々の前記一括消去ブロックに対応して設けられ、消去
時に対応する前記消去情報保持手段に前記消去情報が保
持されていれば対応する一括消去ブロックの全ての前記
不揮発性メモリセルを消去する複数のブロック消去手段
と、 前記消去情報保持手段に前記消去情報がすでに保持され
ており前記ブロック選択手段が対応する一括消去ブロッ
クを選択したときに消去情報保持信号を出力する消去情
報保持信号出力手段とを具備することを特徴とする不揮
発性半導体記憶装置。 - 【請求項3】 同時に消去が行われる複数の不揮発性メ
モリセルからなる複数の一括消去ブロックと、 前記複数の一括消去ブロックのうちの一つを選択し、各
々の一括消去ブロックに対応するノードにブロック選択
信号を出力するブロック選択手段と、 各々の前記一括消去ブロックに対応して設けられ、この
一括消去ブロックの消去情報を保持し、読み出し時には
前記ブロック選択信号を対応する前記一括消去ブロック
に伝達する複数の消去情報保持手段と、 前記ブロック選択手段に選択された前記一括消去ブロッ
クに対応する前記消去情報保持手段に前記消去情報を保
持させる消去情報入力手段と、 各々の前記一括消去ブロックに対応して設けられ、読み
出し時には対応する一括消去ブロック内の前記不揮発性
メモリセルを選択し、消去時には対応する前記消去情報
保持手段に前記消去情報が保持されていれば対応する一
括消去ブロックの全ての前記不揮発性メモリセルを消去
する複数のメモリセル選択手段とを具備することを特徴
とする不揮発性半導体記憶装置。 - 【請求項4】 同時に消去が行われる複数の不揮発性メ
モリセルからなる複数の一括消去ブロックと、 各々の前記一括消去ブロックに対応して設けられ、この
一括消去ブロックの消去情報を保持する複数の消去情報
保持手段と、 外部から入力される制御信号に応じてアドレス信号及び
ブロック個数信号を内部に取り込み、このアドレス信号
に応じた一括消去ブロックとこのブロック個数信号に応
じた数の隣接する複数の一括消去ブロックとに対応する
各々の前記消去情報保持手段に前記消去情報を保持させ
る消去情報入力手段と、 各々の前記一括消去ブロックに対応して設けられ、消去
時に対応する前記消去情報保持手段に前記消去情報が保
持されていれば対応する一括消去ブロックの全ての前記
不揮発性メモリセルを消去する複数のブロック消去手段
とを具備することを特徴とする不揮発性半導体記憶装
置。
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---|---|---|---|
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EP93103568A EP0559213B1 (en) | 1992-03-05 | 1993-03-05 | Nonvolatile semiconductor memory device |
DE69326370T DE69326370T2 (de) | 1992-03-05 | 1993-03-05 | Nichtflüchtige Halbleiterspeicheranordnung |
US08/027,489 US5371702A (en) | 1992-03-05 | 1993-03-05 | Block erasable nonvolatile memory device |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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JP4833892 | 1992-03-05 | ||
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Publication Number | Publication Date |
---|---|
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ID=12800622
Family Applications (1)
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---|---|
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KR (1) | KR960003400B1 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-10-20 JP JP28119392A patent/JP2667617B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-05 KR KR1019930003284A patent/KR960003400B1/ko not_active IP Right Cessation
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JP2006294207A (ja) | 2005-04-11 | 2006-10-26 | Hynix Semiconductor Inc | Nand型フラッシュメモリ素子のリカバリ方法 |
JP2008090995A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | フラッシュメモリ装置及びその消去方法 |
Also Published As
Publication number | Publication date |
---|---|
KR930020430A (ko) | 1993-10-19 |
JP2667617B2 (ja) | 1997-10-27 |
KR960003400B1 (ko) | 1996-03-09 |
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