JPH05324453A

JPH05324453A - 外部記憶装置の初期設定制御方式

Info

Publication number: JPH05324453A
Application number: JP4124423A
Authority: JP
Inventors: Tetsuo Kawamata; 徹男川俣
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-05-18
Filing date: 1992-05-18
Publication date: 1993-12-07

Abstract

(57)【要約】【目的】システム立上げ時の外部記憶装置の初期設定
制御方式に関し、外部記憶装置の初期設定に要する時間
を短縮する。【構成】中央処理装置１と、チャネル制御装置２と、
主記憶装置３と、チャネル制御装置２に入出力バス４を
介して接続された外部記憶装置５とを備えたシステムに
於いて、外部記憶装置５の記憶領域６のブロック対応の
フラグを有するフラグ回路７と、初期データを送出でき
る制御部８とを設け、システム立上げ時にフラグ回路７
のブロック対応のフラグをセットする。その後、記憶領
域６にデータを書込むブロック対応のフラグをリセット
する。記憶領域６からデータを読出すブロック対応のフ
ラグがセット状態であると、制御部８から“０”の初期
データを強制的に送出し、フラグがリセット状態である
と、記憶領域６から読出したデータを送出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システム立上げ時に於
ける外部記憶装置の初期設定制御方式に関する。各種の
情報処理システムに於いて、大量のデータを保持する為
の外部記憶装置として、ダイナミック・ランダムアクセ
スメモリ（ＤＲＡＭ）やスターティック・ランダムアク
セスメモリ（ＳＲＡＭ）等の半導体記憶装置が用いられ
ている。このような外部記憶装置は、システム立上げ時
に、記憶内容が不確定であるから、全記憶内容をクリア
する初期化が必要となる。この初期化の処理を簡単化す
ることが要望されている。

【０００２】

【従来の技術】図４は０系と１系との二重化構成のシス
テム説明図であり、ＣＣ０，ＣＣ１は中央処理装置、Ｃ
ＨＣ０，ＣＨＣ１はチャネル制御装置、ＭＭ０，ＭＭ１
は主記憶装置、ＦＭ０，ＦＭ１は外部記憶装置を示す。
各記号の０は０系，１は１系を示し、中央処理装置ＣＣ
０，ＣＣ１とチャネル制御装置ＣＨＣ０，ＣＨＣ１とは
交差接続されて、他系の主記憶装置及び入出力バスに接
続された外部記憶装置をアクセスできる構成となってい
る。この外部記憶装置ＦＭ０，ＦＭ１は、ブロック単位
のリード，ライトの制御が行われ、例えば、主記憶装置
ＭＭ０，ＭＭ１との間で、ブロック単位のＤＭＡ（ダイ
レクトメモリアクセス）によるデータ転送が行われ、同
一の記憶内容となるように制御されている。

【０００３】外部記憶装置ＦＭ０，ＦＭ１を、半導体記
憶装置のダイナミック・ランダムアクセスメモリ（ＤＲ
ＡＭ）により構成した場合、従来は、図５に示す構成を
有するものであった。同図に於いて、１１はマイクロプ
ロセッサ（ＭＰＵ）、１２はプログラム等を格納したリ
ードオンリメモリ（ＲＯＭ）、１３は各種のデータを格
納するランダムアクセスメモリ（ＲＡＭ）、１４はデコ
ーダ、１５は内部バス、１６は入出力バス、各バスのＡ
Ｄはアドレスバス、ＤＡはデータバス、ＣＴＬは制御バ
ス、１７は書込制御回路（ＷＣ）、１８はアドレス照合
回路（ＡＭ）、１９は自装置のアドレスを設定したアド
レス設定回路（ＩＯＡ）、２０はデコーダ、２１はプロ
グラムモード制御回路（ＰＭＣ）、２２は制御レジスタ
（ＣＲ）、２４はＤＭＡ制御回路、２５はバッファ（Ｂ
ＵＦ）、２６はＥＣＣ制御回路，２７は記憶領域（Ｍ
Ａ）、２８はリフレッシュ制御回路（ＲＥＦ制御回
路）、２９〜３８はゲート回路で、３１〜３７はスリー
ステートゲート回路である。

【０００４】チャネル制御装置ＣＨＣから入出力バス１
６のアドレスバスＡＤにより外部記憶装置が指定される
と、アドレス照合回路１８に於いてアドレス設定回路１
９からのアドレスとアドレスバスＡＤのアドレスとが一
致するから、プログラムモード制御回路２１が起動さ
れ、制御バスＣＴＬの制御タイミングに従って、制御レ
ジスタ２２を起動し、デコーダ２０によって制御レジス
タ２２内のレジスタを指定する。指定されたレジスタ
に、データバスＤＡを介して転送されたコマンドや他の
データ等がゲート回路３６を介して書込まれる。

【０００５】制御レジスタ２２は、例えば、図６に示す
ように、デバイスステータスレジスタＤＳＲ，ワードカ
ウントレジスタＷＣＲ，メモリアドレスレジスタＭＡ
Ｒ，ファイルアドレスレジスタＦＡＲ，コマンドレジス
タＣＭＲ等を有し、例えば、各レジスタは１６ビット構
成を有し、コマンドレジスタＣＭＲには、例えば、先頭
にスタートビットＳを有し、６ビット構成のコマンドＣ
ＭＣがセットされ、６ビットのオール“０”によりリー
ドを示し、又“０００００１”によりライトを示し、又
“００００１０”によりリセットを示すことができる。

【０００６】システム立上げ時には、記憶領域２７の内
容は確定していないから、これを初期設定する必要があ
る。例えば、図４に示す二重化構成を局用交換機に適用
し、その課金データを外部記憶装置ＭＭ０，ＭＭ１の記
憶領域に書込む構成に於いて、システム立上げにより、
少なくとも課金データを書込む記憶領域を初期設定する
必要がある。この場合、ダイナミック・ランダムアクセ
スメモリ（ＤＲＡＭ）やスターテック・ランダムアクセ
スメモリ（ＳＲＡＭ）からなる外部記憶装置ＭＭ０，Ｍ
Ｍ１は、リセット端子を備えていない構成が一般的であ
るから、記憶領域全体に“０”或いは“１”の初期デー
タを書込むことになる。

【０００７】このような初期設定を行う為に、入出力バ
ス１６を介して制御レジスタ２２のコマンドレジスタＣ
ＭＲに、初期設定のコマンドが書込まれる。マイクロプ
ロセッサ１１は、制御レジスタ２２を、デコーダ１４の
デコード出力で指定し、ゲート回路２９とデータバスＤ
Ａとを介して読込むことによって監視しており、コマン
ドレジスタＣＭＲに初期設定のコマンドが書込まれる
と、ＤＭＡ制御回路２４を起動する。即ち、デコーダ１
４のデコード出力のＤＭＡ信号によりＤＭＡ制御回路２
４を起動する。

【０００８】記憶領域２７は、例えば、１６ビット構成
のデータを６４ｋワード分格納すると共に、７ビット構
成のチェックビットを６４ｋワード対応に格納する記憶
容量をするもので、ＥＣＣ制御回路２６に於いて書込デ
ータからチェックビットを生成し、又読出データとチェ
ックビットとにより例えば１ビット誤り訂正２ビット誤
り検出等の処理を行うものである。又記憶領域２７をダ
イナミック・ランダムアクセスメモリの記憶領域とした
場合に、ＲＥＦ制御回路２８によりリフレッシュ制御が
行われもので、ゲート回路３２を介してリフレッシュア
ドレスが記憶領域２７に加えられ、又ゲート回路３０を
介してリフレッシュ制御信号が加えられて、記憶領域２
７のリフレッシュが行われる。又リード，ライトのアク
セス時、制御レジスタ２２のファイルアドレスレジスタ
ＦＡＲから（ＦＡＲ）として示すように読出されて、ゲ
ート回路３１を介して記憶領域２７にアクセスアドレス
が加えられる。

【０００９】又バッファ２５は、入出力バス１６にゲー
ト回路３３，３４を介して接続され、ＤＭＡ制御回路２
４又はマイクロプロセッサ１１からゲート回路３８を介
してデータの書込み又は読出しが制御される。前述のよ
うに、初期設定のコマンドに従ってマイクロプロセッサ
１１がＤＭＡ制御回路２４を起動すると、ＤＭＡ制御回
路２４の制御により、ゲート回路３５を介して主記憶装
置又は他の外部記憶装置から初期設定用のデータがバッ
ファ２５に転送されて書込まれる。この初期設定用のデ
ータはＥＣＣ制御回路２６を介して記憶領域２７に書込
まれる。

【００１０】図７は従来例の初期化動作説明図であり、
システム立上げ時に、外部記憶装置に対してチャネル制
御装置又は中央処理装置から初期設定のコマンドが発行
されて、外部記憶装置が起動されると、外部記憶装置か
らデータ要求を行う。これは前述のように、マイクロプ
ロセッサ１１が制御レジスタ２２のコマンドレジスタＣ
ＭＲにセットされた初期設定のコマンドを認識して、Ｄ
ＭＡ制御回路２４を起動することにより、データ要求が
行われる。それにより、主記憶装置又は他の外部記憶装
置からの初期設定用の“０”データを送出する。

【００１１】前述のように、ブロック単位の“０”デー
タをバッファ２５から順次記憶領域２７に書込み、その
書込みが終わると、次のデータ要求を行い、次のブロッ
クに対する“０”データを送出する。これをブロック数
分繰り返すことにより、記憶領域２７の初期設定が行わ
れ、全ブロックについての初期設定用の“０”データの
書込みが終了すると、その通知をチャネル制御装置に送
出し、チャネル制御装置はコマンド終了報告を行う。

【００１２】

【発明が解決しようとする問題点】システム立上げ時
に、前述のように、半導体記憶装置からなる外部記憶装
置を設けた場合に、初期設定用の“１”又は“０”のデ
ータを書込む必要があり、その為のデータの要求，送
出，書込みの動作を繰り返すものであるから、初期設定
に要する時間が記憶容量の増大に伴って長くなる欠点が
あった。本発明は、簡単な構成を付加して初期設定に要
する時間を著しく短縮することを目的とする。

【００１３】

【課題を解決するための手段】本発明の外部記憶装置の
初期設定制御方式は、図１を参照して説明すると、中央
処理装置１と、チャネル制御装置２と、主記憶装置３
と、入出力バス４に接続された外部記憶装置５とを有
し、この外部記憶装置５に対してブロック単位でアクセ
スするシステムに於いて、外部記憶装置５の記憶領域６
をシステム立上げにより初期化したか否かをブロック対
応のフラグのセット又はリセットにより示すフラグ回路
７と、初期データを出力する制御部８とを設け、システ
ム立上げによりフラグ回路７のブロック対応のフラグを
セット又はリセットし、記憶領域６のデータ書込みが行
われたブロック対応のフラグをリセット又はセットし、
記憶領域６に対する読出アクセスに対して、読出ブロッ
ク対応のフラグ回路７のフラグがセット又はリセットさ
れている場合、制御部８から強制的に“０”又は“１”
の初期データを送出するものである。

【００１４】

【作用】外部記憶装置５に対してブロック単位でアクセ
スするもので、データが書込まれたブロックは、既に記
憶データが確定しており、又データが書込まれていない
ブロックは、記憶データが不確定の状態となっている。
従って、外部記憶装置５の記憶領域６にデータを書込ん
だブロックであるか否かをフラグ回路７のブロック対応
のフラグで表示する。このフラグ回路７をシステム立上
げ時に初期化するものである。即ち、全フラグのセット
又はリセットを行うだけで、記憶領域６については初期
設定用のデータの書込みを行わない。そして、読出アク
セスのブロックについて、システム立上げ後に１回もデ
ータの書込みが行われていないことを、フラグのセット
又はリセットにより識別すると、制御部８により、記憶
領域６からの読出データを強制的に切替えて、“０”又
は“１”の初期データを送出する。即ち、初期設定用の
データを書込んだ状態と等価なデータを送出する。

【００１５】

【実施例】図２は本発明の実施例の説明図であり、図５
の従来例と同一符号は同一部分を示し、４０はリフレッ
シュ制御部（ＲＥＦＣ）、４１は記憶領域２７のブロッ
ク対応のフラグからなるフラグ回路（ＦＬ）、４２はフ
リップフロップ、４３はクロック発生回路（ＣＫＧ）、
４４〜４７はゲート回路、４８〜５６はスリーステート
ゲート回路である。リフレッシュ制御部４０は、図５に
於けるＲＥＦ制御回路２８，ゲート回路３０〜３２等を
含む構成を有する。又記憶領域２７にファイルアドレス
レジスタＦＡＲから（ＦＡＲ）で示すアドレスの入力経
路の図示を省略している。

【００１６】フラグ回路４１は、記憶領域２７の１ブロ
ックを１ｋ×１６（ビット）とすると６４ブロックとな
るから、６４×１（ビット）の容量のメモリで構成する
ことができる。又Ｒ／Ｗは読出，書込制御端子で、
“０”は書込みＷ，“１”は読出しＲを示す。又Ｄ_iは
入力端子、Ｄ_oは出力端子、Ａ₅〜Ａ₀はアドレス端子
である。又図１に於ける制御部８は、ゲート回路５０を
含む他のゲート回路から構成され、ゲート回路５０から
“０”の初期データが送出される。このゲート回路５０
はゲート制御信号が“０”の時、ハイインピーダンスの
出力となるが、ゲート回路５１，５２はゲート制御信号
が“０”の時、“１”を出力し、ゲート制御信号が
“１”の時、ゲート回路５１は出力端子Ｄ_Oに“１”_,
“０”に従い、ゲート回路５２は“０”の出力となる。
又ゲート回路５３は反転出力のスリーテスートゲート回
路である。

【００１７】システム立上げ時に、初期設定のコマンド
が制御レジスタ２２のコマンドレジスタＣＭＲにセット
されると、マイクロプロセッサ１１は、内部バス１５の
アドレスバスＡＤにリセット指示の信号を送出する。こ
れによりデコーダ１４からリセット制御信号ＲＳＴが、
クロック発生回路４３からのクロック信号と共にゲート
回路４５に加えられ、フリップフロップ４２のクロック
端子Ｃにクロック信号が加えられ、データバスＤＡから
フリップフロップ４２のデータ端子Ｄに“１”が入力さ
れ、出力端子Ｑが“１”となる。

【００１８】又マイクロプロセッサ１１は、内部バス１
５の制御バスＣＴＬに“０”、アドレスバスＡＤにフラ
グ回路４１に加えるアドレス信号を送出する。その時、
フリップフロップ４２の出力端子Ｑは“１”であるか
ら、ゲート回路５６を介してフラグ回路４１のアドレス
端子Ａ₅〜Ａ₀にアドレスバスＡＤからのアドレス信号
が加えられ、又ゲート回路５４を介して制御バスＣＴＬ
からの“０”の書込制御信号が読出，書込制御端子Ｒ／
Ｗに加えられる。又ゲート回路４４の出力信号は“０”
となるから、ゲート回路５２の出力信号は“１”とな
り、フラグ回路４１の入力端子Ｄ_iに加えられる。

【００１９】アドレスバスＡＤを１６ビット構成とした
時、Ａ₁₅〜Ａ₀の中の上位６ビットのＡ₅〜Ａ₀を記憶
領域２７のブロックアドレスとすると、フラグ回路４１
にはブロックアドレス対応にフラグをセット，リセット
することができるものであり、前述のように、初期設定
のコマンドにより、マイクロプロセッサ１１からのアド
レス信号に従ってフラグ回路４１に“１”が書込まれ
る。即ち、記憶領域２７に初期設定用のデータを書込む
ことなく、フラグ回路４１のみ初期設定する。

【００２０】このフラグ回路４１に対する“１”の書込
みが終了すると、フリップフロップ４２をリセットし
て、出力端子Ｑを“０”とする。それにより、ゲート回
路５４，５６はハイインピーダンスの出力状態となり、
ゲート回路５３，５５の出力はそれぞれ入力信号に従っ
たものとなる。そして、記憶領域２７に対する書込コマ
ンドが制御レジスタ２２のコマンドレジスタＣＭＲにセ
ットされ、ファイルアドレスレジスタＦＡＲに書込アド
レスがセットされ、メモリアドレスレジスタＭＡＲにメ
モリアドレスがセットされると、マイクロプロセッサ１
１は、ＤＭＡ制御回路２４を起動する。

【００２１】ＤＭＡ制御回路２４はゲート回路３５を介
してメモリアドレスレジスタＭＡＲからのメモリアドレ
ス（ＭＡＲ）を入出力バス１６のアドレスバスＡＤに送
出し、主記憶装置からデータを読出し、そのデータを入
出力バス１６のデータバスＤＡからゲート回路３４を介
してバッファ２５に加えて、バッファ２５に一旦書込
む。その時のゲート回路３３，３４に加えるＤＭＡ制御
回路２４からのゲート制御信号は“０”であるから、ゲ
ート回路４７の出力信号は“１”となり、それによりゲ
ート回路４４の出力信号は“０”となる。

【００２２】従って、ゲート回路５２から“０”の信号
がフラグ回路４１の入力端子Ｄ_iに加えられ、又ゲート
回路５３からフラグ回路４１の読出，書込制御端子Ｒ／
Ｗに“０”の書込制御信号が加えられ、又ファイルアド
レスレジスタＦＡＲからのアドレス（ＦＡＲ）が、図示
を省略した経路で記憶領域２７に加えられると共に、ゲ
ート回路５５を介してフラグ回路４１のアドレス端子Ａ
₅〜Ａ₀に加えられる。従って、フラグ回路４１には
“０”が書込まれ、又バッファ２５からゲート回路４８
を介してＥＣＣ制御回路２６にデータが加えられ、生成
されたチェックビットと共に記憶領域２７に加えられて
書込まれる。即ち、記憶領域２７にデータが書込まれる
と、そのブロック対応のフラグ回路４１のフラグが
“０”に書替えられる。

【００２３】又読出コマンドが制御レジスタ２２のコマ
ンドレジスタＣＭＲにセットされ、メモリアドレスレジ
スタＭＡＲに主記憶装置のアドレスがセットされ、ファ
イルアドレスレジスタＦＡＲに記憶領域２７のアドレス
がセットされ、ワードカウントレジスタＷＣＲに転送ワ
ード数がセットされると、マイクロプロセッサ１１の制
御によりＤＭＡ制御回路２４が起動され、ゲート回路３
３，３４のゲート制御信号が“１”となる。それによ
り、ゲート回路４７の出力信号は“０”となり、ゲート
回路５３を介してフラグ回路４１の読出，書込制御端子
Ｒ／Ｗに“１”の読出制御信号が加えられる。又ファイ
ルアドレスレジスタＦＡＲからのアドレス（ＦＡＲ）が
記憶領域２７に図示を省略した経路で加えられると共
に、ゲート回路５５を介してフラグ回路４１のアドレス
端子Ａ₅〜Ａ₀に加えられる。

【００２４】記憶領域２７のアクセスブロックに対して
システム立上げ時から１回もデータが書込まれていない
場合は、そのブロック対応のフラグが“１”のままとな
っており、そのブロックに対する読出しの場合、フラグ
回路４１の出力端子Ｄ_oから“１”が読出される。その
場合は、ゲート回路５１の出力信号が“１”となり、ゲ
ート回路４６の出力信号が“１”となるから、ゲート回
路４９は閉じられ、又ゲート回路５０から“０”がバッ
ファ２５に加えられ、このバッファ２５からゲート回路
３３を介して入出力バス１６のデータバスＤＡに“０”
の初期データが送出される。即ち、記憶領域２７からア
ドレス（ＦＡＲ）によって読出された未初期化のデータ
は、ＥＣＣ制御回路２６を介してゲート回路４９に加え
られるが、ゲート回路４９はハイインピーダンス出力状
態となり、ゲート回路５０からの“０”がバッファ２５
に加えられ、強制的に初期データの“０”が送出される
ことになる。

【００２５】又システム立上げ後に、記憶領域２７にデ
ータが書込まれ、そのブロック対応のフラグが“０”と
なっているブロックに対する読出の場合は、フラグ回路
４１の出力端子Ｄ_oから“０”が読出され、ゲート回路
５１の出力信号は“０”となり、ゲート回路５０は閉じ
られるが、ゲート回路４９は開かれて、記憶領域２７か
ら読出されたデータがＥＣＣ制御回路２６により誤り訂
正され、そのゲート回路４９を介してバッファ２５に加
えられ、このバッファ２５からゲート回路３３を介し
て、入出力バス１６のデータバスＤＡに送出される。

【００２６】図３は本発明の実施例の動作説明図であ
り、システム立上げ時の初期設定のコマンド発行によ
り、外部記憶装置が起動される点は従来例と同様であ
る。しかし、外部記憶装置は、フラグ回路４１にフラグ
をセット（“１”書込）し、記憶領域２７のブロック対
応のフラグのセットを終了すると、書込終了を報告する
から、チャネル制御装置はコマンド終了を報告する。

【００２７】そして、例えば、ブロックＡに対する読出
要求に対して、そのブロック対応のフラグのセット
（“１”）状態検出により、、オール“０”の初期デー
タを送出する。又ブロックＡに対する書込要求に従っ
て、データを外部記憶装置の記憶領域２７に書込むと共
に、そのブロック対応のフラグをリセット（“０”）す
る。次に、ブロックＡに対する読出要求時に、そのブロ
ック対応のフラグのリセット（“０”）状態検出によ
り、記憶領域２７から読出したデータを送出する。従っ
て、記憶領域２７に“０”の初期設定用のデータ又は
“１”の初期設定用のデータを全アドレスに書込む初期
化を行う必要はなく、単に小容量のフラグ回路４１に対
するフラグのセットで済むことになる。

【００２８】本発明は、前述の実施例にのみ限定される
ものではなく、種々付加変更することができるものであ
り、例えば、システム立上げ時に、フラグ回路４１に
“０”を書込み、記憶領域２７にデータを書込んだ時
に、そのブロック対応のフラグを“１”とすることもで
きる。同様に、初期データとして、未書込ブロックに対
する読出アクセスの場合に“１”を強制的に送出するこ
ともできる。

【００２９】

【発明の効果】以上説明したように、本発明は、半導体
記憶装置からなる外部記憶装置の記憶領域６のブロック
対応のフラグを有するフラグ回路７と、初期データを出
力する制御部８とを有し、システム立上げ時には、フラ
グ回路７のブロック対応のフラグをセット（“１”）又
はリセット（“０”）し、記憶領域６に対するデータの
書込みが行われることにより、そのブロック対応のフラ
グをセット（“１”）からリセット（“０”）し，又は
セット（“１”）からリセット（“０”）し、記憶領域
６からデータを読出す時に、そのブロックに対するデー
タの書込みが行われていないことにより、そのブロック
対応のフラグがセット（“１”）の状態のままの場合
（又はリセット（“０”）のままの場合）は、制御部８
は強制的に初期データの“０”又は“１”を送出するも
のであり、システム立上げ時には、小容量のフラグ回路
７のフラグのセット（又はリセット）の処理で済み、大
容量の外部記憶装置５の記憶領域６に初期データを書込
む必要がないから、初期化処理に要する時間を短縮する
ことができる利点がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例の説明図である。

【図３】本発明の実施例の動作説明図である。

【図４】システム構成説明図である。

【図５】従来例の説明図である。

【図６】制御レジスタの説明図である。

【図７】従来例の初期化動作説明図である。

【符号の説明】

１中央処理装置２チャネル制御装置３主記憶装置４入出力バス５外部記憶装置６記憶領域７フラグ回路８制御部

Claims

【特許請求の範囲】

【請求項１】中央処理装置（１）と、チャネル制御装
置（２）と、主記憶装置（３）と、前記チャネル制御装
置（２）に入出力バス（４）を介して接続された外部記
憶装置（５）とを有し、該外部記憶装置（５）に対して
ブロック単位でアクセスするシステムに於いて、前記外部記憶装置（５）の記憶領域（６）をシステム立
上げにより初期化したか否かをブロック対応のフラグの
セット（又はリセット）により示すフラグ回路（７）
と、初期データを出力する制御部（８）とを設け、システム立上げにより前記フラグ回路（７）の前記ブロ
ック対応のフラグをセット（又はリセット）し、前記記
憶領域（６）のデータ書込みが行われたブロック対応の
前記フラグをリセット（又はセット）し、前記記憶領域
（６）に対するリードアクセスに対して、ブロック対応
の前記フラグ回路（７）のフラグがセット（又はリセッ
ト）されている場合に、前記制御部（８）から強制的に
初期データを送出することを特徴とする外部記憶装置の
初期設定制御方式。