JPH05315396A - 半導体装置の封止方法と封止構造 - Google Patents

半導体装置の封止方法と封止構造

Info

Publication number
JPH05315396A
JPH05315396A JP4115078A JP11507892A JPH05315396A JP H05315396 A JPH05315396 A JP H05315396A JP 4115078 A JP4115078 A JP 4115078A JP 11507892 A JP11507892 A JP 11507892A JP H05315396 A JPH05315396 A JP H05315396A
Authority
JP
Japan
Prior art keywords
semiconductor device
sealing
circuit board
face down
mounted face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4115078A
Other languages
English (en)
Inventor
Yoshihiro Bessho
芳宏 別所
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP4115078A priority Critical patent/JPH05315396A/ja
Publication of JPH05315396A publication Critical patent/JPH05315396A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909Post-treatment of the layer connector or bonding area
    • H01L2224/83951Forming additional members, e.g. for reinforcing, fillet sealant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】 フェースダウンで実装した半導体装置を封止
する際や封止樹脂の膨潤などによる接合部への熱応力の
影響を小さくし、半導体装置と回路基板とを信頼性良く
接続する。 【構成】 半導体装置1をフェースダウンで回路基板2
に実装する半導体装置1の封止構造において、フェース
ダウンで実装した半導体装置1と回路基板2との間隙に
シリコーンオイル5を充填し、半導体装置1の周囲を絶
縁樹脂7で封止してシリコーンオイル5を密封するとと
もに、半導体装置1の回路基板2に保持する構成とし
た。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置を回路基板
に実装する際の封止に関するものであり、特に、フェー
スダウンで実装してなる半導体装置の封止方法と封止構
造に関するものである。
【0002】
【従来の技術】従来、半導体装置の回路基板上への実装
には半田付けがよく利用されていたが、近年、半導体装
置のパッケージの小型化と接続端子数の増加により、接
続端子間隔が狭くなり、従来の半田付けの技術で対処す
ることが次第に困難になってきた。
【0003】そこで、最近では裸の半導体装置を回路基
板上に直付けして実装面積の小型化と効率的使用を図ろ
うとする方法が考えだされてきた。なかでも、半導体装
置を回路基板に接続するに際し、あらかじめ半導体装置
のアルミ電極パッド上に密着金属や拡散防止金属の蒸着
膜とこの上にメッキにより形成した半田層とからなる電
極構造を有する半導体装置を下向き(フェースダウン)
にし、高温に加熱して半田を回路基板の端子電極に融着
する。この実装方法は、接続後の機械的強度が強く、接
続が一括にできることなどから有効な方法であるとされ
ている。(例えば、工業調査会、1980年1月15日
発行、日本マイクロエレクトロニクス協会編、『IC化
実装技術』) 以下、図面を参照しながら上述した従来の半導体装置の
封止構造と封止方法の一例について説明する。
【0004】図3は、従来のフェースダウンで実装され
た半導体装置の封止構造の概略図である。この図3にお
いて、8は半導体装置であり、9は回路基板である。1
0は回路基板9の表面上に形成された端子電極、11は
半導体装置8の底面に設けられた半田バンプ電極であ
る。12は半導体装置8を封止した封止樹脂である。
【0005】以上のように構成された従来のフェースダ
ウンで実装された半導体装置の封止方法について、以下
その概略を説明する。まず、半田バンプ電極を有する半
導体装置8を、回路基板9の端子電極10の所定の位置
に位置合わせを行ってフェースダウンで積載した後、2
00〜300℃の高温に加熱して半田を溶融し、半導体
装置8の実装を行う。
【0006】その後、半導体装置8と回路基板10との
間隙などに液状の封止樹脂12を充填し、熱硬化するこ
とで半導体装置8の封止構造を得るものである。
【0007】
【発明が解決しようとする課題】しかしながら、上記の
ような半導体装置の封止構造においては、 1.半導体装置8と回路基板9との間隙に充填した液状
の封止樹脂12を熱硬化する際に、封止樹脂12の硬化
収縮などによる熱応力が接合部に加わる。
【0008】2.半導体装置8と回路基板9との間隙に
充填した封止樹脂12の吸湿による膨潤のために接合部
に応力が加わる。 3.半導体装置8と回路基板9との間隙に充填した封止
樹脂12の弾性率が大きいため、高温時や低温時に接合
部に応力が加わる。 その結果、半導体装置8と回路基板9との接続の信頼性
が乏しいといった課題を有していた。
【0009】本発明は上記の課題に鑑みてなされたもの
であり、その目的とするところは、半導体装置と回路基
板とを信頼性良く接続することのできる半導体装置の封
止方法と封止構造とを提供することにある。
【0010】
【課題を解決するための手段】本発明の半導体装置の封
止方法は上記の課題を解決するため、半導体装置をフェ
ースダウンで回路基板に実装する半導体装置の封止方法
において、フェースダウンで実装した半導体装置と回路
基板との間隙に液体を充填する工程と、上記半導体装置
の周囲を絶縁樹脂で封止して上記液体を密封する工程と
を有した構成である。
【0011】また、本発明の半導体装置の封止構造は、
上記の課題を解決するため、半導体装置をフェースダウ
ンで回路基板に実装する半導体装置において、フェース
ダウンで実装した半導体装置と回路基板との間隙に液体
を充填し、上記半導体装置の周囲を絶縁樹脂で封止して
上記液体を密封するとともに、半導体装置を回路基板に
保持した構成である。
【0012】
【作用】本発明は、フェースダウンで実装した半導体装
置と回路基板との間隙に液体を充填し、半導体装置の周
囲を絶縁樹脂で封止する封止構造を有することにより、
フェースダウンで実装した半導体装置を封止する際や封
止樹脂の膨潤などによる接合部への熱応力の影響を小さ
くすることができ、信頼性の高い半導体装置の封止構造
および封止方法が実現できる。
【0013】
【実施例】以下、本発明の一実施例の半導体装置の封止
方法と封止構造について、図面を参照しながら説明す
る。
【0014】図1は、本発明の一実施例における半導体
装置の封止方法の概略説明図、図2は、上記実施例の封
止方法における半導体装置の封止構造の概略図である。
図1および図2において、1は半導体装置であり、2は
半導体装置1を取り付ける回路基板である。3は回路基
板2の表面上に形成された端子電極であり、4は半導体
装置1の底面に設けられた半田バンプ電極である。5は
半導体装置1と回路基板2の間隙に充填するシリコーン
オイル、6はシリコーンオイル5を滴下するディスペン
サである。7は絶縁樹脂である。
【0015】以上のように構成された半導体装置の封止
方法について、以下、図面を用いて説明する。まず、半
田バンプ電極4を有する半導体装置1を、回路基板2の
端子電極3の所定の位置に位置合わせを行ってフェース
ダウンで積載した後、200〜300℃の高温に加熱し
て半田を溶融して図1(1)に示す半導体装置1の実装
体を得る。
【0016】その後、図1(2)に示すように半導体装
置1の近傍にディスペンサ6によってシリコーンオイル
5を適量滴下する。半導体装置1と回路基板2との間隙
は数十μmであるために、シリコーンオイル5は毛細管
現象によって図1(3)に示すように半導体装置1と回
路基板2との間隙に充填される。
【0017】さらに、半導体装置1の周囲を絶縁樹脂7
によってシリコーンオイル5を密封することで、図1
(4)に示す半導体装置1の封止構造を得るものであ
る。最後に、この絶縁樹脂7を熱硬化することで、図2
に示すような半導体装置1と回路基板2との間隙のシリ
コーンオイル5を密封し、かつ、半導体装置1を回路基
板2に保持した構造の半導体装置1の封止構造を得るも
のである。
【0018】本発明の半導体装置の封止方法は、上記し
た方法により、従来のフェースダウンで実装した半導体
装置の封止方法で問題であった封止樹脂の熱硬化時の硬
化収縮などによる接合部への熱応力がほとんどなくな
り、極めて安定で信頼性良く半導体装置を封止すること
ができる。
【0019】さらに、本発明の半導体装置の封止構造
は、上記した構造により、従来のフェースダウンで実装
した半導体装置の封止構造で問題であった封止樹脂の吸
湿による膨潤のための接合部への応力や、高温時や低温
時の接合部への熱応力がほとんどなくなり、極めて安定
で信頼性の良い半導体装置を封止構造を得ることができ
る。
【0020】なお、本実施例では半導体装置1を半田バ
ンプにて回路基板2にフェースダウンで実装するとした
が、導電性接着剤を用いた実装方法など他の方法で半導
体装置1をフェースダウンで実装しても良い。
【0021】また、半導体装置1と回路基板2との間隙
をシリコーンオイル5で充填するとしたが、その材質は
シリコーンオイル5に限られるものでなく、液体であれ
ばよい。
【0022】
【発明の効果】以上に説明したように、本発明の半導体
装置の封止方法によれば、従来のフェースダウンで実装
した半導体装置の封止方法で問題であった封止樹脂の熱
硬化時の硬化収縮などによる接合部への熱応力がほとん
どなくなり、極めて安定で信頼性良く半導体装置を封止
することができる。
【0023】さらに、本発明の半導体装置の封止構造
は、上記した構造により、従来のフェースダウンで実装
した半導体装置の封止構造で問題であった封止樹脂の吸
湿による膨潤のための接合部への応力や、高温時や低温
時の接合部への熱応力がほとんどなくなり、極めて安定
で信頼性の良い半導体装置の封止構造を得ることができ
る。
【図面の簡単な説明】
【図1】本発明の一実施例における半導体装置の封止方
法の概略説明図である。
【図2】本発明の一実施例の半導体装置の封止構造の概
略図である。
【図3】従来のフェースダウンで実装された半導体装置
の封止構造の概略図である。
【符号の説明】
1 半導体装置 2 回路基板 3 端子電極 4 半田バンプ電極 5 シリコーンオイル 6 ディスペンサ 7 絶縁樹脂

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置をフェースダウンで回路基板
    に実装する半導体装置の封止方法において、フェースダ
    ウンで実装した半導体装置と回路基板との間隙に液体を
    充填する工程と、上記半導体装置の周囲を絶縁樹脂で封
    止して上記液体を密封する工程とを有することを特徴と
    する半導体装置の封止方法。
  2. 【請求項2】 半導体装置を半田バンプにて回路基板に
    フェースダウンで実装したことを特徴とする請求項1記
    載の半導体装置の封止方法。
  3. 【請求項3】 半導体装置を導電性接着剤にて回路基板
    にフェースダウンで実装したことを特徴とする請求項1
    記載の半導体装置の封止方法。
  4. 【請求項4】 半導体装置と回路基板との間隙に充填す
    る液体をシリコーンオイルとしたことを特徴とする請求
    項1,2又は3記載の半導体装置の封止方法。
  5. 【請求項5】 半導体装置をフェースダウンで回路基板
    に実装する半導体装置の封止構造において、フェースダ
    ウンで実装した半導体装置と回路基板との間隙に液体を
    充填せしめ、上記半導体装置の周囲を絶縁樹脂で封止し
    て上記液体を密封するとともに、半導体装置を回路基板
    に保持したことを特徴とする半導体装置の封止構造。
  6. 【請求項6】 半導体装置を半田バンプにて回路基板に
    フェースダウンで実装したことを特徴とする請求項5記
    載の半導体装置の封止構造。
  7. 【請求項7】 半導体装置を導電性接着剤にて回路基板
    にフェースダウンで実装したことを特徴とする請求項5
    記載の半導体装置の封止構造。
  8. 【請求項8】 半導体装置と回路基板との間隙をシリコ
    ーンオイルで充填したことを特徴とする請求項5,6又
    は7記載の半導体装置の封止構造。
JP4115078A 1992-05-08 1992-05-08 半導体装置の封止方法と封止構造 Pending JPH05315396A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4115078A JPH05315396A (ja) 1992-05-08 1992-05-08 半導体装置の封止方法と封止構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4115078A JPH05315396A (ja) 1992-05-08 1992-05-08 半導体装置の封止方法と封止構造

Publications (1)

Publication Number Publication Date
JPH05315396A true JPH05315396A (ja) 1993-11-26

Family

ID=14653639

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4115078A Pending JPH05315396A (ja) 1992-05-08 1992-05-08 半導体装置の封止方法と封止構造

Country Status (1)

Country Link
JP (1) JPH05315396A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864174A (en) * 1995-10-24 1999-01-26 Oki Electric Industry Co., Ltd. Semiconductor device having a die pad structure for preventing cracks in a molding resin

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864174A (en) * 1995-10-24 1999-01-26 Oki Electric Industry Co., Ltd. Semiconductor device having a die pad structure for preventing cracks in a molding resin
US6177725B1 (en) 1995-10-24 2001-01-23 Oki Electric Industry Co., Ltd. Semiconductor device having an improved structure for preventing cracks, improved small-sized semiconductor and method of manufacturing the same
US6459145B1 (en) 1995-10-24 2002-10-01 Oki Electric Industry Co., Ltd. Semiconductor device having an improved structure for preventing cracks, and improved small-sized semiconductor
US6569755B2 (en) 1995-10-24 2003-05-27 Oki Electric Industry Co., Ltd. Semiconductor device having an improved structure for preventing cracks, improved small sized semiconductor and method of manufacturing the same

Similar Documents

Publication Publication Date Title
JP3376203B2 (ja) 半導体装置とその製造方法及びこの半導体装置を用いた実装構造体とその製造方法
JPH09246321A (ja) 半導体ユニット及びその形成方法
JPH11145336A (ja) バンプ付電子部品の実装構造および実装方法
JP2930186B2 (ja) 半導体装置の実装方法および半導体装置の実装体
JP2001110845A (ja) フリップチップの実装構造
JPH0997815A (ja) フリップチップ接合方法およびそれにより得られる半導体パッケージ
JPH05315397A (ja) 半導体装置の封止方法と封止構造
JPH0817853A (ja) 半導体装置及びその製造方法
JPH05315396A (ja) 半導体装置の封止方法と封止構造
JP2721790B2 (ja) 半導体装置の封止方法
JP2637684B2 (ja) 半導体装置の封止方法
JP2965496B2 (ja) 半導体ユニット及び半導体素子の実装方法
JPH06232208A (ja) 半導体装置の封止方法と封止構造
JP3260249B2 (ja) 半導体装置の実装方法とその実装体
JPH08241900A (ja) フリップチップ実装体の樹脂封止方法
JP2018056303A (ja) バンプ端子及びこれを内蔵した圧電デバイス並びにそれらの製造方法
JPH0936119A (ja) 半導体装置及びその製造方法並びにその半導体装置を用いた半導体ユニット
JP2817425B2 (ja) 半導体装置の実装方法
JP2721789B2 (ja) 半導体装置の封止方法
JP3565023B2 (ja) 電子部品の実装体および電子部品
JPS63107127A (ja) 半導体装置
JPH06232207A (ja) 半導体装置の封止方法と封止構造
JPS62183133A (ja) 半導体装置
JP2548891B2 (ja) 半導体装置の実装方法とその実装体
JPH08195417A (ja) フィルム基板及び半導体装置