JPH0530365Y2 - - Google Patents
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- JPH0530365Y2 JPH0530365Y2 JP1077486U JP1077486U JPH0530365Y2 JP H0530365 Y2 JPH0530365 Y2 JP H0530365Y2 JP 1077486 U JP1077486 U JP 1077486U JP 1077486 U JP1077486 U JP 1077486U JP H0530365 Y2 JPH0530365 Y2 JP H0530365Y2
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- JP
- Japan
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- diffusion layer
- power supply
- supply terminal
- diode
- substrate
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- Expired - Lifetime
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- 238000009792 diffusion process Methods 0.000 claims description 70
- 239000000758 substrate Substances 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
本考案は、OPアンプ（演算増幅器）の電源端
子と電源との間に接続されていて、電源端子と電
源との間に逆電圧がかかつたときにOPアンプ内
のICが破壊されることを防止するバイポーラIC
に関するものである。
子と電源との間に接続されていて、電源端子と電
源との間に逆電圧がかかつたときにOPアンプ内
のICが破壊されることを防止するバイポーラIC
に関するものである。
［従来の技術］
従来、このようなバイポーラICが用いられる
回路として、例えば第４図に示す構成のものがあ
つた。
回路として、例えば第４図に示す構成のものがあ
つた。
図で、ＵはトランジスタTr1〜Troで構成した
OPアンプである。
OPアンプである。
Ｄはトランジスタのコレクタとベースを接続し
て構成したダイオードで、OPアンプＵの正側の
電源端子と正側電源V+の間に接続されている。
て構成したダイオードで、OPアンプＵの正側の
電源端子と正側電源V+の間に接続されている。
V-はOPアンプＵの負側の電源端子に接続され
た負側電源である。
た負側電源である。
［考案が解決しようとする問題点］
このような回路で、OPアンプの入力電圧、出
力電圧、正側の駆動電圧、負側の駆動電圧を夫々
VIN，VOUT，VSUP+，VSUP-とし、トランジスタ
Tr1〜Troの逆方向及び順方向のベース・エミツ
タ間耐電圧を夫々BVBE及びVBEとする。
力電圧、正側の駆動電圧、負側の駆動電圧を夫々
VIN，VOUT，VSUP+，VSUP-とし、トランジスタ
Tr1〜Troの逆方向及び順方向のベース・エミツ
タ間耐電圧を夫々BVBE及びVBEとする。
バイポーラ・プロセスにより製造したトランジ
スタTr1〜Troには、第５図に示すように接続さ
れた寄生トランジスタｔが生じてくる。OPアン
プに逆電圧がかかつた場合、すなわちVSUP-＞
VOUT＋BVBE＋VBEになつた場合は、寄生トランジ
スタが動作し、ICの破壊に至るという問題点が
ある。
スタTr1〜Troには、第５図に示すように接続さ
れた寄生トランジスタｔが生じてくる。OPアン
プに逆電圧がかかつた場合、すなわちVSUP-＞
VOUT＋BVBE＋VBEになつた場合は、寄生トランジ
スタが動作し、ICの破壊に至るという問題点が
ある。
逆電圧がかかつた時にトランジスタTr1〜Tro
が破壊されるのを防止するためにダイオードＤが
設けられているのであるが、順方向に電圧が印加
されているときは、ダイオードＤに寄生している
サブストレートPNPトランジスタｒが無駄な電
流を消費する。この電流はダイオードＤの流入電
流I+に対して（0.1〜0.5）×I+に相当し、無視でき
ない。
が破壊されるのを防止するためにダイオードＤが
設けられているのであるが、順方向に電圧が印加
されているときは、ダイオードＤに寄生している
サブストレートPNPトランジスタｒが無駄な電
流を消費する。この電流はダイオードＤの流入電
流I+に対して（0.1〜0.5）×I+に相当し、無視でき
ない。
本考案は上述した問題点を除去するためになさ
れたものであり、OPアンプの電源端子と電源と
の間に接続されていて、ダイオードとして作用
し、電源端子と電源との間に逆電圧がかかつたと
きにOPアンプ内のICが破壊されることを防止し、
しかも順方向電圧がかかつたときにおける寄生ダ
イオードの影響を除去することができるバイポー
ラICを実現することを目的とする。
れたものであり、OPアンプの電源端子と電源と
の間に接続されていて、ダイオードとして作用
し、電源端子と電源との間に逆電圧がかかつたと
きにOPアンプ内のICが破壊されることを防止し、
しかも順方向電圧がかかつたときにおける寄生ダ
イオードの影響を除去することができるバイポー
ラICを実現することを目的とする。
［問題点を解決するための手段］
本考案は、
OPアンプの正側の電源端子と正側電源との間
に接続されていて、前記正側電源から正側の電源
端子へ至る方向を順方向とするダイオードとして
作用し、正側の電源端子と正側電源との間に逆電
圧がかかつたときに、逆電圧により前記OPアン
プ内のICが破壊されることを防止するバイポー
ラICにおいて、 ｐ型の基板と、 この基板上に形成されたｎ型のエピタキシヤル
層と、 このエピタキシヤル層上に形成された第１の
p+拡散層と、 前記エピタキシヤル層上に形成されていて、基
板面方向において前記第１のp+拡散層を囲んで
いる第２のp+拡散層と、 前記エピタキシヤル層上に形成されていて、前
記第２のp+拡散層の外側に位置しているn+拡散
層と、 一部が前記第２のp+拡散層と重ね合わされて
いて、前記第１のp+拡散層、第２のp+拡散層及
びn+拡散層の周辺を囲んでいて、後述する埋め
込み用n+拡散層まで到達する深さになつている
Ｐ型拡散層と、 前記エピタキシヤル層と基板の境界部分に形成
されていて、エピタキシヤル層に形成されたラテ
ラル・トランジスタと、前記Ｐ型拡散層とを基板
から分離する埋め込み用n+拡散層と、 を具備し、前記第１のp+拡散層、第２のp+拡散
層、n+拡散層でそれぞれエミツタ、コレクタ、
ベースを形成してラテラル・トランジスタを構成
し、このラテラル・トランジスタのベースとコレ
クタを接続してダイオードを構成し、ラテラル・
トランジスタのエミツタは前記正側電源に接続さ
れ、ベースとコレクタは前記正側の電源端子に接
続されたことを特徴とするバイポーラICである。
に接続されていて、前記正側電源から正側の電源
端子へ至る方向を順方向とするダイオードとして
作用し、正側の電源端子と正側電源との間に逆電
圧がかかつたときに、逆電圧により前記OPアン
プ内のICが破壊されることを防止するバイポー
ラICにおいて、 ｐ型の基板と、 この基板上に形成されたｎ型のエピタキシヤル
層と、 このエピタキシヤル層上に形成された第１の
p+拡散層と、 前記エピタキシヤル層上に形成されていて、基
板面方向において前記第１のp+拡散層を囲んで
いる第２のp+拡散層と、 前記エピタキシヤル層上に形成されていて、前
記第２のp+拡散層の外側に位置しているn+拡散
層と、 一部が前記第２のp+拡散層と重ね合わされて
いて、前記第１のp+拡散層、第２のp+拡散層及
びn+拡散層の周辺を囲んでいて、後述する埋め
込み用n+拡散層まで到達する深さになつている
Ｐ型拡散層と、 前記エピタキシヤル層と基板の境界部分に形成
されていて、エピタキシヤル層に形成されたラテ
ラル・トランジスタと、前記Ｐ型拡散層とを基板
から分離する埋め込み用n+拡散層と、 を具備し、前記第１のp+拡散層、第２のp+拡散
層、n+拡散層でそれぞれエミツタ、コレクタ、
ベースを形成してラテラル・トランジスタを構成
し、このラテラル・トランジスタのベースとコレ
クタを接続してダイオードを構成し、ラテラル・
トランジスタのエミツタは前記正側電源に接続さ
れ、ベースとコレクタは前記正側の電源端子に接
続されたことを特徴とするバイポーラICである。
［実施例］
以下、図面を用いて本考案を説明する。
第１図は本考案にかかるバイポーラICが用い
られる回路の構成例を示した図である。第１図で
第４図と同一のものは同一符号を付ける。
られる回路の構成例を示した図である。第１図で
第４図と同一のものは同一符号を付ける。
図で、D1及びD2はダイオードであり、D1はOP
アンプＵの正側の電源端子と正側電源V+の間に
接続され、D2はOPアンプＵの負側の電源端子と
負側電源V-の間に接続されている。
アンプＵの正側の電源端子と正側電源V+の間に
接続され、D2はOPアンプＵの負側の電源端子と
負側電源V-の間に接続されている。
第２図は本考案にかかるバイポーラICの一実
施例の構成図である。この図はダイオードD1の
構成例を示した図である。第２図で、１はｐ型の
基板である。
施例の構成図である。この図はダイオードD1の
構成例を示した図である。第２図で、１はｐ型の
基板である。
２は基板１上に形成されたｎ型のエピタキシヤ
ル層である。
ル層である。
３はエピタキシヤル層２上に形成されたp+拡
散層である。
散層である。
４はエピタキシヤル層２上に形成されたp+拡
散層であり、基板面方向においてp+拡散層３を
囲んでいる。
散層であり、基板面方向においてp+拡散層３を
囲んでいる。
５はエピタキシヤル層２上に形成されたn+拡
散層でp+拡散層４の外側に位置している。
散層でp+拡散層４の外側に位置している。
p+拡散層３がエミツタ、p+拡散層４がコレク
タ、n+拡散層５がベースを形成していて、これ
らの拡散層にそれぞれ電極を形成することにより
PNP型のラテラル・トランジスタが形成される。
タ、n+拡散層５がベースを形成していて、これ
らの拡散層にそれぞれ電極を形成することにより
PNP型のラテラル・トランジスタが形成される。
斜線で示す部分の６はｐ型のＰ型拡散層であ
り、一部が拡散層４と重ね合わされていて、エミ
ツタ、コレクタ、ベース用の拡散層３，４，５の
周辺を囲み、しかも後述する埋め込み用n+拡散
層７まで到達する深さになつている。
り、一部が拡散層４と重ね合わされていて、エミ
ツタ、コレクタ、ベース用の拡散層３，４，５の
周辺を囲み、しかも後述する埋め込み用n+拡散
層７まで到達する深さになつている。
７は埋め込み用n+拡散層で、前記ラテラル・
トランジスタとＰ型拡散層６を基板１から分離す
る。
トランジスタとＰ型拡散層６を基板１から分離す
る。
８は接合分離層で、ラテラル・トランジスタを
他の回路から分離する。
他の回路から分離する。
このようなトランジスタを、ベースとコレクタ
を接続してダイオードとして用いる。
を接続してダイオードとして用いる。
ダイオードD2の構成例を第３図に示す。
第３図で９はエピタキシヤル層２上に形成され
たn+拡散層である。
たn+拡散層である。
１０は埋め込み用n+拡散層で、n+拡散層９を
基板１から分離する。
基板１から分離する。
n+拡散層９と基板１によりダイオードを構成
する。
する。
ダイオードD1のエミツタ・ベース間の耐逆電
圧、コレクタ・ベース間の耐逆電圧、ベース・エ
ミツタ間の耐電圧は例えば夫々60V，60V，0.5V
になり、充分の耐圧を持つている。
圧、コレクタ・ベース間の耐逆電圧、ベース・エ
ミツタ間の耐電圧は例えば夫々60V，60V，0.5V
になり、充分の耐圧を持つている。
このような回路で、逆電圧が印加されたとき
に、ダイオードD1が、逆方向に電流が流れてIC
が破壊されるのを防止する。また、順方向に電圧
が印加されたときに、エミツタ（p+拡散層３）
からコレクタ（p+拡散層４）へ二重の実線矢印
で示すコレクタ電流が流れると同時にエミツタ
（p+拡散層３）から外周コレクタ（Ｐ型拡散層
６）へも破線矢印で示すコレクタ電流が流れる。
しかし、p+拡散層４とＰ型拡散層６は電気的に
接続されているため、コレクタ電流は全てp+拡
散層４へ流れる。これによつて、p+拡散層３、
n+拡散層５及びＰ型基板１で構成される寄生ト
ランジスタの影響が除去される。
に、ダイオードD1が、逆方向に電流が流れてIC
が破壊されるのを防止する。また、順方向に電圧
が印加されたときに、エミツタ（p+拡散層３）
からコレクタ（p+拡散層４）へ二重の実線矢印
で示すコレクタ電流が流れると同時にエミツタ
（p+拡散層３）から外周コレクタ（Ｐ型拡散層
６）へも破線矢印で示すコレクタ電流が流れる。
しかし、p+拡散層４とＰ型拡散層６は電気的に
接続されているため、コレクタ電流は全てp+拡
散層４へ流れる。これによつて、p+拡散層３、
n+拡散層５及びＰ型基板１で構成される寄生ト
ランジスタの影響が除去される。
また、逆電圧が印加されたときに、ダイオード
D2が、Tr2のエミツタ、Tr2のコレクタ、Tr3の
ベース、Tr3のエミツタの経路で逆電流が流れ、
回路が破壊されるのを防止できる。
D2が、Tr2のエミツタ、Tr2のコレクタ、Tr3の
ベース、Tr3のエミツタの経路で逆電流が流れ、
回路が破壊されるのを防止できる。
なお、正側の電源端子と正側電源V+の間には
ダイオードD1のかわりにダイオードD2が接続さ
れていてもよい。また、ダイオードD2はなくて
もよい。
ダイオードD1のかわりにダイオードD2が接続さ
れていてもよい。また、ダイオードD2はなくて
もよい。
また、導電型（ｐ型，ｎ型）は実施例と逆であ
つてもよい。この場合も、ダイオードD1のエミ
ツタ・ベース間の耐逆電圧、コレクタ・ベース間
の耐逆電圧、ベース・エミツタ間に耐電圧は例え
ば夫々7.5V，60V，0.5Vになり、充分の耐圧を持
つている。
つてもよい。この場合も、ダイオードD1のエミ
ツタ・ベース間の耐逆電圧、コレクタ・ベース間
の耐逆電圧、ベース・エミツタ間に耐電圧は例え
ば夫々7.5V，60V，0.5Vになり、充分の耐圧を持
つている。
また、OPアンプＵの全体を保護するようにダ
イオードD1，D2を接続する場合に限らずIC回路
の要所を保護するようにダイオードD1，D2を接
続してもよい。
イオードD1，D2を接続する場合に限らずIC回路
の要所を保護するようにダイオードD1，D2を接
続してもよい。
［効果］
本考案によれば、OPアンプの正側の電源端子
と正側電源との間に接続されたダイオードD1は、
逆電圧がかかつたときにOPアンプ内の回路に逆
方向電流が流れるのを防止する。これによつて、
OPアンプ内にあるICの破壊を防止できる。
と正側電源との間に接続されたダイオードD1は、
逆電圧がかかつたときにOPアンプ内の回路に逆
方向電流が流れるのを防止する。これによつて、
OPアンプ内にあるICの破壊を防止できる。
また、ダイオードD1に順方向に電圧がかかつ
たときには、エミツタ（p+拡散層３）からp+拡
散層４以外に流れたコレクタ電流もＰ型拡散層６
を経由してp+拡散層４（ラテラル・トランジス
タのコレクタ）に流れる。これによつて、p+拡
散層３、n+拡散層５及びＰ型基板１で構成され
る寄生トランジスタの影響を除去できる。
たときには、エミツタ（p+拡散層３）からp+拡
散層４以外に流れたコレクタ電流もＰ型拡散層６
を経由してp+拡散層４（ラテラル・トランジス
タのコレクタ）に流れる。これによつて、p+拡
散層３、n+拡散層５及びＰ型基板１で構成され
る寄生トランジスタの影響を除去できる。
以上説明したように本考案によれば、OPアン
プの電源端子と電源との間に接続されたダイオー
ドD1により、OPアンプの電源端子と電源との間
に逆電圧がかかつたときにOPアンプ内のICが破
壊されることを防止し、しかも順方向電圧がかか
つたときにおける寄生ダイオードの影響を除去す
ることができる。
プの電源端子と電源との間に接続されたダイオー
ドD1により、OPアンプの電源端子と電源との間
に逆電圧がかかつたときにOPアンプ内のICが破
壊されることを防止し、しかも順方向電圧がかか
つたときにおける寄生ダイオードの影響を除去す
ることができる。
第１図は本考案にかかるバイポーラICが用い
られる回路の構成例を示した図、第２図は本考案
にかかるバイポーラICの一実施例の構成図、第
３図は第１図のダイオードD2の構成例を示した
図、第４図は従来におけるバイポーラICが用い
られる回路の構成例を示した図、第５図は第４図
のトランジスタTr1〜Troと寄生トランジスタｔ
の接続関係を示した図である。 D1……ダイオード、Ｕ……OPアンプ、１……
基板、２……エピタキシヤル層、３……第１の
p+拡散層、４……第２のp+拡散層、５……n+拡
散層、６……Ｐ型拡散層、７……埋め込み用n+
拡散層。
られる回路の構成例を示した図、第２図は本考案
にかかるバイポーラICの一実施例の構成図、第
３図は第１図のダイオードD2の構成例を示した
図、第４図は従来におけるバイポーラICが用い
られる回路の構成例を示した図、第５図は第４図
のトランジスタTr1〜Troと寄生トランジスタｔ
の接続関係を示した図である。 D1……ダイオード、Ｕ……OPアンプ、１……
基板、２……エピタキシヤル層、３……第１の
p+拡散層、４……第２のp+拡散層、５……n+拡
散層、６……Ｐ型拡散層、７……埋め込み用n+
拡散層。
Claims (1)
- 【実用新案登録請求の範囲】 OPアンブの正側の電源端子と正側電源との間
に接続されていて、前記正側電源から正側の電源
端子へ至る方向を順方向とするダイオードとして
作用し、正側の電源端子と正側電源との間に逆電
圧がかかつたときに、逆電圧により前記OPアン
プ内のICが破壊されることを防止するバイポー
ラICにおいて、 ｐ型の基板と、 この基板上に形成されたｎ型のエピタキシヤル
層と、 このエピタキシヤル層上に形成された第１の
p+拡散層と、 前記エピタキシヤル層上に形成されていて、基
板面方向において前記第１のp+拡散層を囲んで
いる第２のp+拡散層と、 前記エピタキシヤル層上に形成されていて、前
記第２のp+拡散層の外側に位置しているn+拡散
層と、 一部が前記第２のp+拡散層と重ね合わされて
いて、前記第１のp+拡散層、第２のp+拡散層及
びn+拡散層の周辺を囲んでいて、後述する埋め
込み用n+拡散層まで到達する深さになつている
Ｐ型拡散層と、 前記エピタキシヤル層と基板の境界部分に形成
されていて、エピタキシヤル層に形成されたラテ
ラル・トランジスタと、前記Ｐ型拡散層とを基板
から分離する埋め込み用n+拡散層と、 を具備し、前記第１のp+拡散層、第２のp+拡散
層、n+拡散層でそれぞれエミツタ、コレクタ、
ベースを形成してラテラル・トランジスタを構成
し、このラテラル・トランジスタのベースとコレ
クタを接続してダイオードを構成し、ラテラル・
トランジスタのエミツタは前記正側電源に接続さ
れ、ベースとコレクタは前記正側の電源端子に接
続されたことを特徴とするバイポーラIC。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077486U JPH0530365Y2 (ja) | 1986-01-28 | 1986-01-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077486U JPH0530365Y2 (ja) | 1986-01-28 | 1986-01-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62124860U JPS62124860U (ja) | 1987-08-08 |
| JPH0530365Y2 true JPH0530365Y2 (ja) | 1993-08-03 |
Family
ID=30797383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077486U Expired - Lifetime JPH0530365Y2 (ja) | 1986-01-28 | 1986-01-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0530365Y2 (ja) |
-
1986
- 1986-01-28 JP JP1077486U patent/JPH0530365Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62124860U (ja) | 1987-08-08 |
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