JPH0270128A - Transmitter for variable length encoding signal - Google Patents

Abstract

PURPOSE:To miniaturize the title transmitter by reading the code word of a buffer memory at a timing corresponding to a code length and converting it into a serial signal. CONSTITUTION:A variable length encoding means 1 generates a code word (b) from a parallel signal (a), outputs it to a buffer memory 2, generates a code word (c) showing the effective data quantity of the code word (b) and outputs it to the memory 2 to be outputted from the memory 2 to a parallel series conversion means 3 in accordance with the read signal (b). The means 3 converts only effective data of the code word (b) into the series signal in accordance with the code length and outputs them at transmission speed. Furthermore, a read signal (f) at bit intervals corresponding to the code length is generated and code words (d) and (e) are suppressed to be read from the memory 2 in accordance with the signal (f). Thus, circuit constitution for removing unnecessary bits by variable length encoding is simplified without delaying the transmission speed, a rotary part is eliminated and the equipment itself can be miniaturized.

Description

【発明の詳細な説明】 〔概要〕 可変長符号化信号伝送装置に関し、 伝送速度を遅くせず、簡単でしかも小型の回路構成で可
変長符号化後の符号語を送出することを目的とし、 入力された並列信号を可変長符号化し、直列信号に変換
して伝送路に送出する可変長符号化信号伝送装置に於い
て、並列信号を入力し、該並列信号を可変長符号化する
ことにより符号語を作成し、さらに該符号語の有効なデ
ータ量を示す符号長を作成する可変長符号化手段と、該
可変長符号化手段にて可変長符号化により作成された符
号語と、該符号語の符号長を順次記憶するバッファメモ
リと、読み出し信号（ｆ）に従ってバッファメモリ（２
）から読み出された該符号語（ｄ）を該符号語（ｄ）に
対応した符号長（ｅ）に応じて直列信号に変換する並列
直列変換手段（３）を有する可変長符号化信号伝送装置
。[Detailed Description of the Invention] [Summary] Regarding a variable length coded signal transmission device, the purpose is to transmit code words after variable length coding with a simple and compact circuit configuration without slowing down the transmission speed. In a variable-length encoded signal transmission device that variable-length encodes an input parallel signal, converts it into a serial signal, and sends it to a transmission path, by inputting a parallel signal and variable-length encoding the parallel signal, variable-length encoding means for creating a codeword and further creating a code length indicating the effective data amount of the codeword; a codeword created by variable-length encoding by the variable-length encoding means; A buffer memory sequentially stores the code length of the code word, and a buffer memory (2
) variable-length coded signal transmission comprising a parallel-to-serial conversion means (3) for converting the code word (d) read from the code word (d) into a serial signal according to the code length (e) corresponding to the code word (d). Device.

〔産業上の利用分野〕[Industrial application field]

本発明は、可変長符号化信号伝送装置に関し、例えば、
テレビ会議等の画像信号のように連続する２フレ一ム間
の差分値の少ない信号を、フレーム間符号化することに
より圧縮し、さらに可変長符号化して伝送する可変長符
号化信号伝送装置に関する。The present invention relates to a variable length coded signal transmission device, for example,
This invention relates to a variable length encoded signal transmission device that compresses a signal with a small difference value between two consecutive frames, such as an image signal of a video conference, etc., by interframe encoding, and further encodes the signal with variable length encoding and transmits it. .

テレビ会議等の画像信号のように連続する２フレ一ム間
の差分値が少ない信号を伝送する場合、比較的多く用い
られる信号圧縮方法としては、フレーム間符号化し、さ
らに可変長符号化をする方法があげられる。この可変長
符号化は、入力した信号の中で発生頻度の高いものにつ
いては短いビット長の符号語に変換し、発生頻度の低い
ものについては長いビット長の符号語に変換することに
より信号の平均ビット長を短くして圧縮を行っている。When transmitting a signal with a small difference value between two consecutive frames, such as an image signal from a video conference, etc., the signal compression method that is relatively often used is to perform interframe coding and then variable length coding. I can give you a method. This variable length encoding converts frequently occurring signals into short bit length code words, and converts infrequently occurring signals into long bit length code words. Compression is performed by shortening the average bit length.

よって、この可変長符号化を行なうのに適した信号とし
ては、ある狭い範囲に信号の値が集中している信号が望
ましい。Therefore, a signal suitable for variable length encoding is preferably a signal whose signal values are concentrated in a certain narrow range.

また、この可変長符号化は、発生頻度によって異なる符
号長の符号語に変換する処理であるが、例えばｎビット
の並列信号を可変長符号化をしたとき、ｎビットの並列
信号としてそのまま出力したのでは、可変長符号化によ
り符号長を短くしたことの意義が失われる。よって、可
変符号長により不要となったビットを取り除いて送信す
るのに適した可変長符号化信号伝送装置が望まれている
。In addition, this variable-length encoding is a process of converting code words with different code lengths depending on the frequency of occurrence. For example, when an n-bit parallel signal is variable-length encoded, it is output as is as an n-bit parallel signal. In this case, the significance of shortening the code length through variable length encoding is lost. Therefore, there is a need for a variable length coded signal transmission apparatus suitable for removing bits that are no longer needed due to the variable code length before transmission.

〔従来の技術〕[Conventional technology]

従来の可変長符号化信号伝送装置を第６図に示し、従来
の信号の処理過程を第７図及び第８図に示す。A conventional variable length coded signal transmission apparatus is shown in FIG. 6, and a conventional signal processing process is shown in FIGS. 7 and 8.

第６図に於いて、ある狭い範囲に値が集中している信号
、例えばテレビ会議等の画像信号の連続する２フレ一ム
間の差分値ａが可変長符号化器５に入力される。In FIG. 6, the difference value a between two consecutive frames of a signal whose values are concentrated in a certain narrow range, for example, an image signal such as a video conference, is input to the variable length encoder 5.

可変長符号化器５では入力された差分値ａを、第７図（
１）に示す様に、最大８ビツト、の符号語（■〜■に示
すような斜線部）に可変長符号化し、符号語すを出力し
ている。更に、第７図（２）に示すような、８ビツトで
構成される符号語すの符号長を示す３ビツトの信号Ｃを
作成している。ここで作成された該８ビツトの符号語す
と３ビツトの符号長Ｃは、第７図（３）に示すような符
号化のクロックと同じタイミングで、符号語すは８ビツ
トから成る並列信号として、符号長Ｃは３ビツトから成
る並列信号として回転部６に出力している。The variable length encoder 5 converts the input difference value a into the form shown in FIG.
As shown in 1), a code word of maximum 8 bits (shaded areas as shown in ■ to ■) is variable-length coded and the code word is output. Furthermore, a 3-bit signal C indicating the code length of a code word consisting of 8 bits as shown in FIG. 7(2) is created. The 8-bit code word created here has a code length C of 3 bits, and the code word is a parallel signal consisting of 8 bits at the same timing as the encoding clock as shown in FIG. 7 (3). The code length C is output to the rotating section 6 as a parallel signal consisting of 3 bits.

回転部６では第７図（１）（２）に示すように、可変長
符号化器５から並列信号である符号語すと符号長Ｃを順
次符号化のクロックと同タイミングで入力している。回
転部６では、第７図（４）のように符号長Ｃに従って、
順次符号語すの有効なビットのみの積み上げを行う。こ
こで、積み上げられた有効なデータが８ビツトに達した
ときに第７図（５）に示すように、並列信号である符号
語すと符号長Ｃが入力されるタイミングと同じタイミン
グのパルス信号ｋを発生させ、このパルス信号にととも
に有効なビットのみで構成された第７図（６）に示すよ
うな８ビツトの並列信号ｊをバッファメモリ７に出力し
ている。この積み上げ動作は、順次符号語す及び符号長
Ｃが入力されるタイミングである符号化のクロック間の
時間内に処理しなければならない。As shown in FIGS. 7(1) and 7(2), in the rotating unit 6, parallel signals of code word and code length C are inputted from the variable length encoder 5 at the same timing as the sequential encoding clock. . In the rotating section 6, according to the code length C as shown in FIG. 7 (4),
Only valid bits of the code word are stacked sequentially. Here, when the accumulated valid data reaches 8 bits, as shown in FIG. 7 (5), a pulse signal is generated at the same timing as the code word, which is a parallel signal, at which the code length C is input. In addition to this pulse signal, an 8-bit parallel signal j as shown in FIG. 7(6) is output to the buffer memory 7, as shown in FIG. This stacking operation must be processed within the time between encoding clocks, which is the timing at which the code words and code length C are sequentially input.

バッファメモリ７では、回転部６より第７図（６）に示
すような符号語す中の有効なビットのみで構成された８
ビツトの並列信号ｊを入力し、蓄え、並列信号ｍとして
伝送速度（ｂｐｓ）の８分の１のタイミングで順次並列
直列変換器８に出力している。In the buffer memory 7, the rotary unit 6 generates an 8 block consisting of only valid bits in the code word as shown in FIG. 7(6).
A bit parallel signal j is inputted, stored, and sequentially outputted to the parallel-serial converter 8 as a parallel signal m at a timing of one-eighth of the transmission speed (bps).

並列直列変換器８では第８図（１）に示すようにバッフ
ァメモリ７から順次伝送速度（ｂＰｓ）の８分の１速度
で入力された８ビツトの並列信号を第８図（２）に示す
ような直列信号ｎに変換し、伝送路インターフェース部
９に出力している。The parallel-to-serial converter 8 receives an 8-bit parallel signal input sequentially from the buffer memory 7 at one-eighth of the transmission rate (bPs) as shown in FIG. 8(1), as shown in FIG. 8(2). The serial signal n is converted into a serial signal n, and is output to the transmission line interface section 9.

伝送路インターフェース部９では入力された直列信号ｎ
を１画面分毎にまとめ、伝送路フレームに分割して伝送
路に送出している。The transmission line interface unit 9 receives the input serial signal n.
The images are collected for each screen, divided into transmission path frames, and sent to the transmission path.

ｃ本発明が解決しようとする課題〕 上記のように従来の可変長符号化信号伝送装置では、符
号化演算処理速度と同じ速い速度で入力された並列信号
である差分値を可変長符号化し、さらに回転部で積み上
げを行なっている。この動作を行なうことで、短くなっ
た信号ビットをつめ、有効なデータのみで８ビツトの信
号を作成し、バッファメモリ記憶させ、伝送速度（ｂｐ
ｓ）の８分の１という遅い速度でバッファメモリから読
み出し直列信号に変換している。cProblems to be Solved by the Present Invention] As described above, in the conventional variable length encoded signal transmission device, the difference value, which is a parallel signal inputted at the same high speed as the encoding operation processing speed, is variable length encoded, Furthermore, the rotating part performs stacking. By performing this operation, the shortened signal bits are condensed, an 8-bit signal is created using only valid data, stored in the buffer memory, and the transmission speed (bp
The signal is read from the buffer memory and converted into a serial signal at a slow speed of one-eighth of that of s).

この時、可変長符号化後の符号語中の有効なデータだけ
を積み上げ１．８ビツトの信号を作成する場合に、シフ
トレジスタを用いて１ビツトづつシフトしていく構成だ
と回路規模は小型化するが処理速度の高速化ができず伝
送速度が遅くなるといという問題点がある。一方、各シ
フト量に応じた多数のセレクタを設け、複数のビットの
シフトを１度に行なわせる構成にすると、処理速度は高
速化できるが、回路規模が大型化してしまうという問題
点もある。At this time, when creating a 1.8-bit signal by accumulating only the valid data in the code word after variable-length encoding, the circuit size can be reduced by using a shift register to shift each bit one by one. However, the problem is that the processing speed cannot be increased and the transmission speed will be slow. On the other hand, if a large number of selectors are provided according to each shift amount and a plurality of bits are shifted at once, the processing speed can be increased, but there is also the problem that the circuit scale becomes large.

従って、本発明では、伝送速度を遅くせず、筒車でしか
も小型の回路構成で可変長符号化後の符号語を送出する
ことを目的としている。Therefore, an object of the present invention is to transmit a code word after variable length encoding using an hour wheel and a compact circuit configuration without slowing down the transmission speed.

〔課題を解決するための手段〕[Means to solve the problem]

第１図に本発明の原理図を示す。 FIG. 1 shows a diagram of the principle of the present invention.

図に於いて、可変長符号化手段１では入力された並列信
号ａを可変長符号化することにより符号語すを作成し、
バッファメモリ２に出力するとともに、この符号語すの
有効なデータ量を示す符号長Ｃを作成し、符号語すと同
様にバッファメモリ２に出力している。バッファメモリ
２では入力された符号語すと、符号長Ｃを順次記憶し、
当該両信号を読み出し信号すに応じて並列直列変換手段
３に出力している。並列直列変換手段３では入力された
符号語すを符号長に応じて有効なデータのみ直列信号に
変換し、伝送速度で出力する。さらに、符号長に応じた
ビット間隔の読みだし信号ｆを作成し、この読みだし信
号ｆに応じてバッファメモリ２から符号語ｄと、符号長
ｅを読み出すよう制御する。In the figure, variable length encoding means 1 creates a code word by variable length encoding an input parallel signal a,
At the same time, a code length C indicating the effective data amount of this code word is created and output to the buffer memory 2 in the same way as the code word. In the buffer memory 2, when the input code word is input, the code length C is sequentially stored,
Both signals are outputted to the parallel-to-serial conversion means 3 in response to the readout signal. The parallel-to-serial conversion means 3 converts only valid data of the input code word into a serial signal according to the code length, and outputs the serial signal at the transmission speed. Further, a read signal f having a bit interval corresponding to the code length is created, and control is performed to read the code word d and the code length e from the buffer memory 2 in accordance with the read signal f.

〔作用〕[Effect]

バッファメモリに記憶されている符号語を、符号長に応
じたタイミングで読み出し、直列信号に変換している。The code word stored in the buffer memory is read out at a timing corresponding to the code length and converted into a serial signal.

従って、バッファメモリに記憶されている符号語に含ま
れている不要なビットを、特別な手段を設けずに、該符
号語の有効なデータ量を示す符号長に応じたタイミング
制御により取り除くことができる。Therefore, unnecessary bits included in the codeword stored in the buffer memory can be removed by timing control according to the code length indicating the effective data amount of the codeword without providing any special means. can.

〔実施例〕〔Example〕

以下図面に示す実施例に基づいて詳細に説明する。 A detailed description will be given below based on the embodiments shown in the drawings.

第１図の可変長符号化手段１は第２図の可変長符号化器
１１に対応し、第１図のバッファメモリ２は第２図のバ
ッファメモリ２１に対応し、第１図の並列直列変換手段
３は第２図の符号長デコード部３１とパラレル・シリア
ル変換器３２（以下Ｐ／Ｓ変換器と称する）から構成さ
れる部分に対応している。The variable length encoding means 1 in FIG. 1 corresponds to the variable length encoder 11 in FIG. 2, the buffer memory 2 in FIG. 1 corresponds to the buffer memory 21 in FIG. The converting means 3 corresponds to a portion consisting of a code length decoding section 31 and a parallel/serial converter 32 (hereinafter referred to as a P/S converter) shown in FIG.

第２図の実施例に於いて、まず値がある狭い範囲に集中
的に集まっている並列信号（８ビツトの信号の場合を説
明する）、例えば、テレビ会議等の画像信号の連続する
２フレ一ム間の差分値ａが可変長符号化器１１に入力さ
れる。可変長符号化器１１では、入力された並列信号で
ある差分値ａを第４図（ａ）の斜線部■〜■に示すよう
に、差分値ａの発生頻度によって異なる符号長の符号語
に変換（可変長符号化）し、差分値ａの実質的な情報量
を削減することにより符号語すを作成している。In the embodiment shown in FIG. 2, we first consider a parallel signal whose values are concentrated in a certain narrow range (we will explain the case of an 8-bit signal), for example, two consecutive frames of an image signal such as a video conference. The difference value a between the frames is input to the variable length encoder 11. The variable length encoder 11 converts the input parallel signal, ie, the difference value a, into code words of different code lengths depending on the frequency of occurrence of the difference value a, as shown in the shaded areas ■ to ■ in FIG. 4(a). A code word is created by converting (variable length encoding) and reducing the substantial information amount of the difference value a.

この符号語すを第４図（ｃ）に示すようなタイミング即
ち符号化のクロックのタイミング同じタイミングでバッ
ファメモリ２１に出力している。また可変長符号化器１
１ではさらに第４図（ｂ）に示すような前記出力した符
号語すの実質的な情報量を示す３ビツトの符号長Ｃを作
成し、符号語す同様に第４図（ｃ）に示すような符号化
のクロックと同タイミングでバッファメモリ２１に出力
している。This code word is output to the buffer memory 21 at the timing shown in FIG. 4(c), that is, at the same timing as the encoding clock. Also, variable length encoder 1
In step 1, a 3-bit code length C indicating the substantial amount of information of the output codeword as shown in FIG. 4(b) is further created, and the codeword is similarly shown in FIG. 4(c). The signal is output to the buffer memory 21 at the same timing as the encoding clock.

バッファメモリ２１では可変長符号化器１１から入力し
た８ビツトの符号語す及び、この８ビットの符号語すの
実質的な情報量を示す３ピントの符号長Ｃを順次記憶し
、読み出し信号ｒに応じて記憶されている８ビツトの符
号語ｄと、この８ビツトの符号語ｄに対応した３ビツト
の符号長ｅを並列直列変換手段３に出力している。The buffer memory 21 sequentially stores the 8-bit code word inputted from the variable-length encoder 11 and the 3-pin code length C indicating the substantial information content of the 8-bit code word, and reads out the read signal r. The stored 8-bit code word d and the 3-bit code length e corresponding to the 8-bit code word d are output to the parallel-to-serial conversion means 3.

並列直列変換手段３内では、第５図（ａ）に示すにうな
不要なビットを含む８ビツトの並列信号である符号語ｄ
がＰ／Ｓ変換器３２に入力され、また８ビツトの並列信
号中の有効なデータ量を示す３ビツトの並列信号である
符号長ｅが符号長デコード部３１に入力される。In the parallel-serial conversion means 3, the code word d, which is an 8-bit parallel signal including unnecessary bits as shown in FIG.
is input to the P/S converter 32, and a code length e, which is a 3-bit parallel signal indicating the amount of effective data in the 8-bit parallel signal, is input to the code length decoder 31.

第３図に符号長デコード部３１の詳細図を示す。FIG. 3 shows a detailed diagram of the code length decoding section 31.

まず、入力された３ビツトの符号長ｅはダウンカウンタ
３１１に入力される。ダウンカンタ３１１では、第５図
（ａ）に示すような符号語ｄの実質的な情報量（有効な
ビット数）を示す３ビツトの符号長ｅが入力される。こ
の３ビツトの符号長ｅに示される１〜８のいずれか１つ
の値を示す２進信号が順次、伝送速度と同じタイミング
で、ダウンカウントしている。ここで、このダウンカウ
ントした時の各々３ビツトの値の上位２ビツトをＮ０７
回路を介し、下位１ビツトをそのままＮＡＮＤ回路３１
２へ出力する。ＮＡＮＤ回路３１２では入力される信号
が、全てｌとなったとき、即ちダウンカウントしたとき
の２進数の値が００１となった時に、第５図（ｂ）に示
すようなパルス信号を発生させ、該パルス信号をダウン
カウンタ３１１のリセット信号ｊ及びバッファメモリ２
１の読み出し信号ｆとし、更にＰ／Ｓ変換器３２のデー
タ切り替え信号りとして出力している。First, the input 3-bit code length e is input to the down counter 311. The down counter 311 receives a 3-bit code length e indicating the substantial amount of information (effective number of bits) of the code word d as shown in FIG. 5(a). A binary signal indicating one of the values 1 to 8 indicated by the 3-bit code length e is sequentially counted down at the same timing as the transmission rate. Here, the top 2 bits of each 3-bit value when counting down are set to N07.
The lower 1 bit is directly sent to the NAND circuit 31 through the circuit.
Output to 2. In the NAND circuit 312, when all the input signals become 1, that is, when the binary value when down-counting becomes 001, a pulse signal as shown in FIG. 5(b) is generated, The pulse signal is sent to the reset signal j of the down counter 311 and the buffer memory 2.
1 as a read signal f, and is further output as a data switching signal of the P/S converter 32.

この時に、バッファメモリ２１の読み出し信号ｆの出力
されるタイミングでバッファメモリ２１から符号語ｄ及
び符号長ｅを出力している。At this time, the code word d and code length e are output from the buffer memory 21 at the timing when the read signal f of the buffer memory 21 is output.

Ｐ／Ｓ変換器３２では入力された符号語ｄを伝送速度と
同じ速度で順次直列信号に変換している。The P/S converter 32 sequentially converts the input code word d into a serial signal at the same speed as the transmission speed.

ここで、第５図（ｂ）に示すようなデータ切り替え信号
りが入力されたタイミングで第５図（ｃ）に示すように
順次入力される新しいデータを並列直列変換するように
切り替えている。また、順次データ切り替え信号りのタ
イミングで入力され、切り替えられた信号は、第５図（
ｄ）に示す様な不要なビットが取り除かれた直列信号ｇ
となり、伝送路インターフェース部４Ｉに出力される。Here, at the timing when a data switching signal as shown in FIG. 5(b) is input, the new data sequentially inputted is switched to parallel-to-serial conversion as shown in FIG. 5(c). In addition, the signals that are input and switched sequentially at the timing of the data switching signal are shown in Figure 5 (
Serial signal g from which unnecessary bits have been removed as shown in d)
and is output to the transmission line interface section 4I.

伝送路インターフェース部４１では入力された直列信号
ｇを画像信号の１画面分毎に区切り伝送路フレームを構
成させて伝送路に送出している。The transmission line interface unit 41 divides the input serial signal g into a transmission line frame for each screen of the image signal, and sends the frame to the transmission line.

以上説明したように、本実施例では、ある範囲に値の集
中している並列信号を可変長符号化したときに、可変長
符号化後の並列信号の情報量を示す符号長を作成する。As described above, in this embodiment, when a parallel signal whose values are concentrated in a certain range is variable-length coded, a code length indicating the information amount of the parallel signal after variable-length coding is created.

この符号長を可変長符号化後の並列信号とともにバッフ
ァメモリに記憶させる。この記憶された信号を、順次符
号長に応じた読み出し信号によって読み出し、さらに、
この符号長に応じて実質的な情報量のみを直列信号に変
換するように、入力される可変長符号化後の並列信号を
順次切り替えるようにしている。よって、不要なビット
を取り除くとともに並列信号を直列信号に変換すること
が可能となる。This code length is stored in a buffer memory together with the parallel signal after variable length encoding. This stored signal is sequentially read out using a readout signal according to the code length, and further,
The input parallel signals after variable length encoding are sequentially switched so that only a substantial amount of information is converted into a serial signal according to the code length. Therefore, it becomes possible to remove unnecessary bits and convert parallel signals into serial signals.

〔発明の効果〕〔Effect of the invention〕

以上のように本発明によれば、可変長符号化にて作成さ
れた符号語の実質的な情報量を示す符号長に応じて並列
信号の実質的な情報量の部分のみ直列変換することがで
きるようになる。As described above, according to the present invention, only the portion of the substantial information content of the parallel signal can be serially converted according to the code length indicating the substantial information content of the code word created by variable length coding. become able to.

従って、伝送速度を遅くすることなく可変長符号化によ
って生じた不要ビットを取り除く回路構成が簡易にでき
る。よって、従来の処理速度の高速化をする時に一番大
きな部分である回転部が不要となるため、装置自体の小
型化ができる。Therefore, it is possible to easily configure a circuit that removes unnecessary bits generated by variable length encoding without slowing down the transmission speed. Therefore, when increasing the conventional processing speed, the rotating part, which is the largest part, is no longer necessary, so the apparatus itself can be made smaller.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理図、 第２図は本発明の実施例、 第３図は符号長デコード部の詳細図、 第４図は本発明の符号化演算処理速度での処理過程を示
す図、 該５図は本発明の伝送速度での処理過程を示す図、 第６図は従来の可変長符号化信号伝送装置、第７図は従
来の符号化演算処理速度での処理過程を示す図、 第８図と従来の伝送速度での処理過程を示す図、図に於
いて、 １・・・可変長符号化手段　２・・・バッファメモリ３
・・・並列直列変換手段 ５・・・可変長符号化器　　６・・・回転部７・・・バ
ッファメモリ　　８・・・並列直列変換器９・・・伝送
路インターフェース部 １１・・・可変長符号化器　　２１・・・バッファメモ
リ３１・・・符号長デコード部 ３２・・・パラレル・シリアル変換器 ４１・・・伝送路インターフェース部Fig. 1 shows the principle of the present invention, Fig. 2 shows an embodiment of the invention, Fig. 3 shows a detailed view of the code length decoding section, and Fig. 4 shows the processing process at the encoding operation processing speed of the present invention. Fig. 5 shows the processing process at the transmission speed of the present invention, Fig. 6 shows the conventional variable length encoded signal transmission device, and Fig. 7 shows the processing process at the conventional encoding operation processing speed. In Figure 8 and Figures illustrating the processing process at conventional transmission speeds, 1...Variable length encoding means 2...Buffer memory 3
... Parallel-serial conversion means 5 ... Variable length encoder 6 ... Rotating section 7 ... Buffer memory 8 ... Parallel-serial converter 9 ... Transmission line interface section 11 ... Variable length Encoder 21... Buffer memory 31... Code length decoding section 32... Parallel/serial converter 41... Transmission line interface section

Claims (1)

【特許請求の範囲】 入力された並列信号（ａ）を可変長符号化し、直列信号
に変換して伝送路に送出する可変長符号化信号伝送装置
に於いて、 並列信号（ａ）を入力し、該並列信号（ａ）を可変長符
号化することにより符号語（ｂ）を作成し、さらに該符
号語（ｂ）の有効なデータ量を示す符号長（ｃ）を作成
する可変長符号化手段（１）と、 該可変長符号化手段（１）にて可変長符号化により作成
された符号語（ｂ）と、該符号語（ｂ）の符号長（ｃ）
を順次記憶するバッファメモリ（２）と、 読み出し信号（ｆ）に従ってバッファメモリ（２）から
読み出された該符号語（ｄ）を該符号語（ｄ）に対応し
た符号長（ｅ）に応じて直列信号に変換する並列直列変
換手段（３）を有することを特徴とする可変長符号化信
号伝送装置。[Claims] A variable-length encoded signal transmission device that variable-length encodes an input parallel signal (a), converts it into a serial signal, and sends it to a transmission path, , variable length encoding to create a code word (b) by variable length encoding the parallel signal (a), and further create a code length (c) indicating the effective data amount of the code word (b). means (1); a code word (b) created by variable length encoding in the variable length encoding means (1); and a code length (c) of the code word (b).
a buffer memory (2) for sequentially storing the code word (d) read from the buffer memory (2) according to the read signal (f) according to the code length (e) corresponding to the code word (d); A variable length coded signal transmission device characterized in that it has a parallel-to-serial conversion means (3) for converting a signal into a serial signal.