JPH05297345A - アクティブマトリクスパネル - Google Patents

Abstract

(57)【要約】 【目的】 シフトレジスタの誤動作の発生を防止しなが
ら、駆動回路側の単位セルの狭ピッチ化が可能なアクテ
ィブマトリクスパネルを実現すること。 【構成】 アクティブマトリクスパネルのソース線駆動
回路４０において、基板の外周縁と画素マトリクスの形
成領域との間に形成されたシフトレジスタ４１のうち、
Ａ系列のシフトレジスタ４１ａにクロック信号ＣＫＡを
供給するＡ系列のクロック信号線４３は第１のシフトレ
ジスタ形成領域４２ａに隣接し、Ｂ系列のシフトレジス
タ４１ｂにクロック信号ＣＫＢを供給するＢ系列のクロ
ック信号線４４は第２のシフトレジスタ形成領域４２ｂ
に隣接している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示パネルなどのア
クティブマトリクスパネルに関し、特に、その駆動回路
側の構造技術に関する。

【０００２】

【従来の技術】液晶の配向状態などを利用して情報を表
示するフラット型表示パネルのうち、アクティブマトリ
クス方式の液晶表示パネルにおいては、その全体構成を
図９にブロック図で示すように、画素マトリクス２２，
ソース線駆動回路１２およびゲート線駆動回路２１が同
一の透明基板１１の上に形成されて、表示装置の小型
化，高精細化および低コスト化が図られている。ここ
で、ソース線駆動回路１２はシフトレジスタ１３，サン
プルホールド回路１７，１８，１９およびビデオ信号線
１４，１５，１６を有する一方、ゲート線駆動回路２１
はシフトレジスタ２０および必要に応じてバッファ回路
２３を有する。また、画素マトリクス２２は、ソース線
駆動回路１２に接続された複数のソース線２６，２７，
２８・・・と、ゲート線駆動回路２１に接続された複数
のゲート線２４，２５・・・と、これらのゲート線およ
びソース線の交点に形成された複数の画素３２，３３・
・・を有し、各画素３２，３３・・・には薄膜トランジ
スタ２９と液晶セル３０とを有する。ここで、ソース線
駆動回路１２の側には、そのシフトレジスタ１３にクロ
ック信号を入力すべきクロック信号線３４が配置されて
いる一方、ゲート線駆動回路２１の側には、そのシフト
レジスタ２０にクロック信号を入力すべきクロック信号
線３７が配置されている。なお、３５，３６はソース線
駆動回路１２およびゲート線駆動回路２１にスタート信
号を入力するスタート信号線である。

【０００３】

【発明が解決しようとする課題】ここで、液晶表示パネ
ルにおいては、その表示品位を高める目的に、画素ピッ
チを狭小化して、画素の微細化が図られつつあるが、従
来のアクティブマトリクスパネルの駆動回路の構造で
は、駆動回路側の構造の制約があって、画素ピッチを狭
小化に限界があるという問題点がある。すなわち、画素
３２，３３・・・のピッチは駆動回路の単位セルと必然
的に同ピッチになるが、ソース線駆動回路１２のシフト
レジスタ１３は、たとえば、１ビット当たり１０個の薄
膜トランジスタから構成されているので、その形成領域
の狭小化に限界がある。

【０００４】また、液晶表示パネルの表示品位を高める
目的に、駆動回路の動作速度を高めることも要求されて
いるが、シフトレジスタ１２を構成する薄膜トランジス
タの動作特性上、薄膜トランジスタの動作周波数を高め
て、一定のマージンを確保しながら、ソース線駆動回路
１２の動作速度を高めることには限界があるため、シフ
トレジスタ１２を多系列駆動する方式が案出されてい
る。ここで、シフトレジスタ１２を多系列化するにあた
って、前述の問題点、すなわち、ソース線駆動回路１２
における単位セルの狭ピッチ化に限界があるという問題
点をも解消可能なように、本願発明者は、図１０（ａ）
および図１１に示すように、シフトレジスタ８１の形成
領域を分割することを提案する。すなわち、第１のシフ
トレジスタ形成領域８２ａに単位シフトレジスタＡ１，
Ａ２・・・からなるＡ系列のシフトレジスタ８１ａを形
成する一方、第２のシフトレジスタ形成領域８２ｂに単
位シフトレジスタＢ１，Ｂ２・・・からなるＢ系列のシ
フトレジスタ８１ｂを形成する。ここで、単位シフトレ
ジスタＡ１，Ｂ１，Ａ２，Ｂ２・・・の機能記号は、図
１０（ｂ）に示すように、単位シフトレジスタＡ１にお
いて、シフト信号入力Ａｉｎ，シフト信号出力Ａｏｕｔ
およびビット信号出力が行われることを示す。

【０００５】ここで、単位シフトレジスタＡ１，Ｂ１，
Ａ２，Ｂ２・・・は、図１１に示すように、１つのイン
バータ２と２つのクロックドインバータ３，４で構成さ
れ、それらをｎビット分形成してＡ系列のシフトレジス
タ８１ａおよびＢ系列のシフトレジスタ８１ｂが構成さ
れる。このような構成のシフトレジスタ８１において、
Ａ系列のシフトレジスタ８１ａに対しては、Ａ系列のク
ロック信号線８３からクロック信号ＣＫＡを供給する一
方、Ｂ系列のシフトレジスタ８１ａに対しては、Ｂ系列
のクロック信号線８４からクロック信号ＣＫＢを供給す
る。また、Ａ系列のクロック信号線８３からのクロック
信号ＣＫＡの位相と、Ｂ系列のクロック信号線８４から
のクロック信号ＣＫＢの位相とを９０°ずらすことによ
って、シフトレジスタ８１の側から、サンプルホールド
回路８５のアナログスイッチに向けて高周波数化したビ
ット信号を送出可能とする。なお、Ａ系列のクロック信
号線８３は、互いに逆相のクロック信号ＣＬＡ，ＣＬＡ
＊（以下、＊は逆相を示す。

【０００６】）を供給する２つのクロック信号線８３
１，８３２から構成され、Ｂ系列のクロック信号線８４
も、互いに逆相のクロック信号ＣＬＢ，ＣＬＢ＊を供給
する２つのクロック信号線８４１，８４２から構成され
ている。そのうち、クロック信号線８３１，８４１から
は奇数番目の単位シフトレジスタＡ１，Ａ３・・・，Ｂ
１，Ｂ３・・・にクロック信号ＣＬＡ，ＣＬＢが入力さ
れる一方、クロック信号線８３２，８４２からは偶数番
目の単位シフトレジスタＡ２，Ａ４・・・，Ｂ２，Ｂ４
・・・にクロック信号ＣＬＡ＊，ＣＬＢ＊が入力され
る。また、シフトレジスタ８１ａ，８１ｂとアナログス
イッチ８６との間には、ビット信号の同期を調整するた
めのバッファ回路８７が２つのインバーター５，６によ
って構成されている。このようにして２系列化されたソ
ース線駆動回路８０によれば、シフトレジスタ８１の薄
膜トランジスタ自身の駆動を高周波化することなく、ソ
ース線駆動回路８０の動作速度を高めることができ、し
かも、単位シフトレジスタＡ１，Ｂ１，Ａ２，Ｂ２・・
・のピッチはそのままであるが、２段に形成されている
ので、実質的には、ソース線駆動回路８０の単位セル当
たりのピッチが１／２に狭小化された構造であるため、
画素ピッチを狭小化できる。さらに、図１２に示すよう
に、シフトレジスタ９１をＡ〜Ｄ系列のシフトレジスタ
９１ａ，９１ｂ，９１ｃ，９１ｄとする一方で、これら
に対して、Ａ〜Ｄ系列のクロック信号ＣＫＡ，ＣＫＢ，
ＣＫＣ，ＣＫＤを供給する４系列のＡ〜Ｄ系列のクロッ
ク信号線９２，９３，９４，９５を配置することよっ
て、ソース線駆動回路９０の動作速度をさらに高めるこ
とも可能である。

【０００７】しかしながら、図１０ないし図１２に示す
ソース線駆動回路８０，９０においては、シフトレジス
タ８１，９１の形成領域の一方側、すなわち、基板の外
周縁側にクロック信号線８３，８４，９２〜９５を一括
して配置しているため、各クロック信号線８３，８４，
９２〜９５からシフトレジスタ８１，９１までのクロッ
ク信号入力線の配線長さが系列毎に大きく異なるため、
クロック信号入力線の配線抵抗の差または寄生容量の差
に起因して、シフトレジスタ８１，９１に誤動作が生じ
やすいという新たな問題点がある。すなわち、図１０お
よび図１１に示す２系列のソース線駆動回路８０におい
ては、Ａ系列のクロック信号入力線８９ａとＢ系列のク
ロック信号入力線８９ｂとの間で配線長さが大きく異な
り、図１２に示す４系列のソース線駆動回路９０におい
ては、Ａ系列のクロック信号入力線９９ａ，Ｂ系列のク
ロック信号入力線９９ｂ，Ｃ系列のクロック信号入力線
９９ｃおよびＤ系列のクロック信号入力線９９ｄの間で
配線長さが大きい。また、図１０および図１１に示す２
系列のソース線駆動回路８０においては、Ａ系列のシフ
トレジスタ８１の単位シフトレジスタＡ１，Ａ２，Ａ３
・・・の間をＢ系列のクロック信号入力線９９ｂが通る
構造になってしまうため、Ａ系列のシフトレジスタ８１
の単位シフトレジスタＡ１，Ａ２，Ａ３・・・のピッチ
を拡張せざるを得ず、ソース線駆動回路８０の単位セル
のピッチの狭小化に限界がある。このような問題点は、
図１２に示す４系列のソース線駆動回路９０において
は、より顕著な問題となる。

【０００８】以上の問題点に鑑みて、本発明の課題は、
シフトレジスタとクロック信号線との配置構造を最適化
して、シフトレジスタの誤動作の発生を防止しながら、
駆動回路側の単位セルの狭ピッチ化が可能なアクティブ
マトリクスパネルを実現することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明において講じた手段は、画素マトリクスと同
一基板上に形成されて、各画素の表示動作を駆動するソ
ース線駆動回路およびゲート線駆動回路のうちの少なく
とも一方側の駆動回路において、そのシフトレジスタ
を、基板の外周縁から画素マトリクスの形成領域までの
間に並列配置された基板の外周縁側の第１のシフトレジ
スタ形成領域と画素マトリクスの形成領域側の第２のシ
フトレジスタ形成領域とに第１および第２のシフトレジ
スタとして分割して形成し、これらのシフトレジスタに
クロック信号を供給するクロック信号線のうち、第１の
シフトレジスタ形成領域に形成された第１のシフトレジ
スタにクロック信号を供給する第１のクロック信号線
を、第１のシフトレジスタ形成領域に対して隣接する位
置に並列配置し、第２のシフトレジスタ形成領域に形成
された第２のシフトレジスタにクロック信号を供給すべ
き第２のクロック信号線を、第２のシフトレジスタ形成
領域に対して隣接する位置に並列配置することである。
すなわち、シフトレジスタを各形成領域に分割して形成
すると共に、各シフトレジスタにクロック信号を供給す
る各クロック信号線も、互いに分離して、対応するシフ
トレジスタが形成された領域に隣接するように配置する
ことを特徴とする。

【００１０】ここで、第１のクロック信号線と第２のク
ロック信号線とを、それぞれ、対応する各シフトレジス
タ形成領域に対して略等距離を隔てて配置することが好
ましい。また、クロック信号線の形成領域とシフトレジ
スタのシフト信号入出力線の形成領域とが、互いに、他
方側の配線形成を制約し合うことを防止する目的に、第
１のクロック信号線を第１のシフトレジスタ形成領域に
対して基板の外周縁側に形成し、第２のクロック信号線
を第２のシフトレジスタ形成領域に対して画素マトリク
スの形成領域側に形成することが好ましい。

【００１１】さらに、第１および第２のシフトレジスタ
からのビット信号出力線には、このビット信号出力線を
介して画素マトリクスの側に向けて送出されるビット信
号を遅延させて、第１および第２のクロック信号線のう
ち、ビット信号出力線が交差する側のクロック信号線か
らのノイズの影響を緩和すべきバッファ回路を形成して
おくことが好ましい。

【００１２】また、第１クロック信号線と第２のクロッ
ク信号線からは位相がずれた系列毎のクロック信号を供
給する一方、これらの系列毎のクロック信号に対応し
て、第１および第２のシフトレジタも系列化しておくこ
とが好ましい。また、第１および第２のクロック信号線
のうちの少なくとも一方側のクロック信号線を、それぞ
れ位相がずれた系列毎のクロック信号が供給される複数
のクロック信号線から構成すると共に、これらの系列毎
のクロック信号に対応して、第１または第２のシフトレ
ジタの側も系列化しておくことが好ましい。

【００１３】

【作用】上記手段を講じた本発明に係るアクティブマト
リクスパネルにおいては、画素マトリクスと同一基板上
に形成されたソース線駆動回路またはゲート線駆動回路
のシフトレジスタは、基板の外周縁から画素マトリクス
の形成領域までの間に並列配置された基板の外周縁側の
第１のシフトレジスタ形成領域と画素マトリクスの形成
領域側の第２のシフトレジスタ形成領域とに第１および
第２のシフトレジスタとして分割して形成されているた
め、１ビット当たりの単位シフトレジスタが占める面積
は従来の構造と同等であっても、シフトレジスタ形成領
域が多段に並列する状態に配置されているため、駆動回
路の単位セルのピッチとしては狭ピッチ化される。従っ
て、画素マトリクスの画素ピッチを狭小化して、表示の
品位を向上することができる。ここで、シフトレジスタ
にクロック信号を供給する第１および第２のクロック信
号線のうち、第１のクロック信号線は第１のシフトレジ
スタ形成領域に対して隣接する位置に並列配置され、第
２のクロック信号線は第２のシフトレジスタ形成領域に
対して隣接する位置に並列配置されているため、各クロ
ック信号線からシフトレジスタまでの配線長さを等し
く、また、最短寸法に設計することができる。このた
め、配線抵抗の差または寄生容量の差に起因してのクロ
ック信号の同期ずれが発生しないので、シフトレジスタ
に誤動作が生じない。

【００１４】

【実施例】つぎに、添付図面を参照して、本発明の実施
例について説明する。

【００１５】〔実施例１〕図１は本発明の実施例１に係
るアクティブマトリクスパネル（液晶表示パネル）のソ
ース線駆動回路側のブロック図、図２はそのソース線駆
動回路を構成する薄膜トランジスタおよび配線層の配置
を示す説明図である。ここで、本例のアクティブマトリ
クスパネルの全体構成は図９に示したブロック図と同様
であって、本例においてはソース線駆動回路側のシフト
レジスタおよびクロック信号線の配置に主たる特徴を有
するため、以下の説明においては、全体構成の説明は省
略して、ソース線駆動回路の構成について詳述する。

【００１６】これらの図において、本例のアクティブマ
トリクスパネルのソース線駆動回路４０は、図１０およ
び図１１に示したソース線駆動回路と同様に、その駆動
方式が２系列化されている。ソース線駆動回路４０は、
画素マトリクスおよびゲート線駆動回路（いずれも、図
示せず。）と共に同一の透明基板上に形成されて、画素
マトリクスの各画素の表示動作を駆動する。また、ソー
ス線駆動回路４０は基板の外周縁から画素マトリクスの
形成領域までの間に形成されており、本例においては、
ソース線駆動回路４０のシフトレジスタ４１が、基板の
外周縁側（矢印Ｘの方向）の第１のシフトレジスタ形成
領域４２ａと、画素マトリクスの形成領域側（矢印Ｙの
方向）の第２のシフトレジスタ形成領域４２ｂとに、そ
れぞれ、単位シフトレジスタＡ１，Ａ２，Ａ３・・・か
らなるＡ系列のシフトレジスタ４１ａ（第１のシフトレ
ジスタ）と、単位シフトレジスタＢ１，Ｂ２，Ｂ３・・
・からなるＢ系列のシフトレジスタ４１ｂ（第１のシフ
トレジスタ）とに分割して形成されている。また、これ
らのＡ系列およびＢ系列のシフトレジスタ４１ａ，４１
ｂにクロック信号ＣＫＡ，ＣＫＢを供給するクロック信
号線のうち、Ａ系列のシフトレジスタ４１ａにクロック
信号ＣＫＡを供給するＡ系列のクロック信号線４３（第
１のクロック信号線）は、第１のシフトレジスタ形成領
域４１ａに対して隣接する位置に並列配置され、Ｂ系列
のシフトレジスタ４１ｂにクロック信号ＣＫＢを供給す
るＢ系列のクロック信号線４４（第２のクロック信号
線）は、第２のシフトレジスタ形成領域４２ｂに対して
隣接する位置に並列配置されている。ここで、Ａ系列の
クロック信号線４３は第１のシフトレジスタ形成領域４
２ａに対して基板の外周縁側（矢印Ｘの方向）に形成さ
れ、Ｂ系列のクロック信号線４４は第２のシフトレジス
タ形成領域４２ｂに対して画素マトリクスの形成領域側
（矢印Ｙの方向）に形成されている。さらに、Ａ系列の
クロック信号線４３とＢ系列のクロック信号線４４と
は、対応する第１または第２のシフトレジスタ形成領域
４２ａ，４２ｂに対して略等距離を隔てた位置にある。
そして、Ａ系列のクロック信号線４３とＡ系列のシフト
レジスタ４１ａとはクロック信号入力線４９ａによって
接続され、Ｂ系列のクロック信号線４４とＢ系列のシフ
トレジスタ４１ｂとはクロック信号入力線４９ｂによっ
て接続されている。ここで、Ａ系列のクロック信号線４
３は第１のシフトレジスタ形成領域４２ａに対して隣接
する位置に並列配置され、Ｂ系列のクロック信号線４４
は第２のシフトレジスタ形成領域４２ｂに対して隣接す
る位置に並列配置されているため、各クロック信号線４
３，４４からシフトレジスタ４１までのクロック信号入
力線４９ａ，４９ｂの配線長さが、Ａ系列とＢ系列との
間で同寸法、かつ、最短寸法に設計されている。

【００１７】また、第２のシフトレジスタ形成領域４２
ｂに対して画素マトリクスの形成領域側（矢印Ｙの方
向）においては、シフトレジスタ４１から出力されたビ
ット信号を、サンプルホールド部、すなわち、アナログ
スイッチ部４５の側（画素マトリクスの側）に向けて送
出するためのビット信号出力線４６が形成され、その途
中位置には、ビット信号出力線４６を介してアナログス
イッチ部４５の側に向けて送出されるビット信号を遅延
させて、ビット信号出力線４６が交差するＢ系列のクロ
ック信号線４４からのノイズの影響を緩和すべきバッフ
ァ回路４７が、図２に示すように２つのインバータ４７
ａ，４７ｂによって構成されている。ここで、ビット信
号線４６の途中位置において、Ｂ系列のクロック信号線
４４からのノイズの影響を緩和すべきバッファ回路４７
としては、図３（ａ），図３（ｂ）および図３（ｃ）に
示すように、多結晶シリコン層で形成された高抵抗のビ
ット信号出力線４６に寄生する抵抗Ｒと、ビット信号出
力線４６とアルミニウム配線層たるクロック信号線４４
との間に介在する層間絶縁膜４８によって構成される寄
生容量Ｃとを利用してバッファ回路を構成することもで
きる。また、クロックドゲートなども採用できる。

【００１８】なお、本例において、図２に示すように、
Ａ系列のクロック信号線４３は、互いに逆相のクロック
信号ＣＬＡ，ＣＬＡ＊が伝達される２つのクロック信号
線４３１，４３２から構成され、Ｂ系列のクロック信号
線４４も、互いに逆相のクロック信号ＣＬＢ，ＣＬＢ＊
が伝達される２つのクロック信号線４４１，４４２から
構成されている。これらのクロック信号線４３，４４の
うち、クロック信号線４３１，４４１からは奇数番目の
単位シフトレジスタＡ１，Ａ３・・・，Ｂ１，Ｂ３・・
・にクロック信号ＣＬＡ，ＣＬＢが入力され、逆相のク
ロック信号線４３２，４４２からは偶数番目の単位シフ
トレジスタＡ２，Ａ４・・・，Ｂ２，Ｂ４・・・にクロ
ック信号ＣＬＡ＊，ＣＬＢ＊が入力される。ここで、Ａ
系列およびＢ系列のシフトレジスタ４１ａ，４１ｂは、
いずれも、図４（ａ）に示すように、１つのインバータ
２と２つのクロックドインバータ３ａ，４ａ（クロック
ドインバータ３ｂ，４ｂ）によって、１ビット分の単位
シフトレジスタ１（Ａ１，Ａ２，Ａ３・・・，Ｂ１，Ｂ
２，Ｂ３・・・）が構成されており、そのうち、奇数番
目の単位シフトレジスタ１ａ（Ａ１，Ａ３・・・，Ｂ
１，Ｂ３・・・）は、クロック信号ＣＫＡ，ＣＫＢのう
ち、クロック信号ＣＬＡ，ＣＬＢによって駆動される一
方、偶数番目の単位シフトレジスタ１ｂ（Ａ２，Ａ４・
・・，Ｂ２，Ｂ４・・・）は、クロック信号ＣＫＡ，Ｃ
ＫＢのうち、クロック信号ＣＬＡ，ＣＬＢと逆相のクロ
ック信号ＣＬＡ＊，ＣＬＢ＊によって駆動される。すな
わち、インバータ２は、図２および図４（ｂ）に示すよ
うに、ｐチャネル型ＴＦＴ２０１とｎチャネル型ＴＦＴ
２０２とからなるＣＭＯＳ構造になっているが、クロッ
クドインバータ３ａ，４ａは、図２および図４（ｃ）に
示すように、２つのｐチャネル型ＴＦＴ３０１ａ，３０
２ａとｎチャネル型ＴＦＴ４０１ａ，４０２ａとから構
成されてクロック信号ＣＬＡ，ＣＬＢで駆動可能になっ
ており、クロックドインバータ３ｂ，４ｂは、図２およ
び図４（ｄ）に示すように、２つのｐチャネル型ＴＦＴ
３０１ｂ，３０２ｂとｎチャネル型ＴＦＴ４０１ｂ，４
０２ｂとから構成されて逆相のクロック信号ＣＬＡ＊，
ＣＬＢ＊で駆動可能になっている。

【００１９】また、Ａ系列のクロック信号線８３からの
クロック信号ＣＫＡ（クロック信号ＣＬＡ，ＣＬＡ＊）
の位相と、Ｂ系列のクロック信号線８４からのクロック
信号ＣＫＢの位相（クロック信号ＣＬＢ，ＣＬＢ＊）と
は、図５に示すタイミングチャートのように、９０°ず
らしてある。このため、開始信号ＤＸが入力された以降
において、Ａ系列のシフトレジスタ４１ａの奇数番目の
単位シフトレジスタ（Ａ１，Ａ３・・・）は、クロック
信号ＣＬＡのパルス立ち下がりに対応してビット信号２
５２を出力する一方、Ａ系列のシフトレジスタ４１ａの
偶数番目の単位シフトレジスタ（Ａ２，Ａ４・・・）
は、クロック信号ＣＬＡ＊のパルス立ち下がりに対応し
てビット信号２５４を出力する。また、Ｂ系列のシフト
レジスタ４１ｂの奇数番目の単位シフトレジスタ（Ｂ
１，Ｂ３・・・）は、クロック信号ＣＬＢのパルス立ち
下がりに対応してビット信号２５３を出力する一方、Ｂ
系列のシフトレジスタ４１ｂの偶数番目の単位シフトレ
ジスタ（Ｂ２，Ｂ４・・・）は、クロック信号ＣＬＢ＊
のパルス立ち下がりに対応して、ビット信号２５５を出
力する。そして、ビット信号２５２〜２５５に基づい
て、アナログスイッチ部４５の各アナログスイッチが動
作して、ｖｉｄｅｏ１，ｖｉｄｅｏ２，ｖｉｄｅｏ３を
介して供給された各ビデオ信号Ｖを各ソース線にホール
ドする。このため、シフトレジスタ４１の薄膜トランジ
スタの動作を高周波化することなく、ビット信号の実質
的な送出タイミングは高周波化されるので、ソース線駆
動回路４０の動作速度を高めることができる。

【００２０】以上のとおり、本例のソース線駆動回路４
０においては、ソース線駆動回路４０のシフトレジスタ
４１は、基板の外周縁側の第１のシフトレジスタ形成領
域４２ａと画素マトリクスの形成領域側の第２のシフト
レジスタ形成領域４２ｂとにＡ系列のシフトレジスタ４
１ａとＢ系列のシフトレジスタ４１ｂとして分割して形
成され、しかも、第１のシフトレジスタ形成領域４２ａ
と第２のシフトレジスタ形成領域４２ｂとが並列する状
態に形成されているため、１ビット当たりの単位シフト
レジスタＡ１，Ｂ１，Ａ２，Ｂ２・・・が占める面積は
従来のソース駆動回路と同等であるが、ソース線駆動回
路４０の単位セルのピッチとしては狭ピッチ化される。
従って、画素マトリクスの画素ピッチを狭小化して表示
の品位を向上することができる。ここで、シフトレジス
タ４１にクロック信号ＣＫＡ（ＣＬＡ，ＣＬＡ＊），Ｃ
ＫＢ（ＣＬＢ，ＣＬＢ＊）を供給するＡ系列およびＢ系
列のクロック信号線４３，４４のうち、Ａ系列のクロッ
ク信号線４３は第１のシフトレジスタ形成領域４２ａに
対して隣接する位置に並列配置され、Ｂ系列のクロック
信号線４４は第２のシフトレジスタ形成領域４２ｂに対
して隣接する位置に並列配置されているため、各クロッ
ク信号線４３，４４からシフトレジスタ４１までのクロ
ック信号入力線４９ａ，４９ｂの配線長さが、Ａ系列と
Ｂ系列との間で同寸法、かつ、最短寸法に設計されてい
る。このため、配線抵抗の差または寄生容量の差に起因
して、クロック信号ＣＫＡ，ＣＫＢの同期がずれるとい
う問題が発生しないので、シフトレジスタ４１が誤動作
せず、アクティブマトリクスパネルの信頼性が高い。ま
た、Ａ系列のクロック信号線４３は第１のシフトレジス
タ形成領域４２ａに対して基板の外周縁側に形成され、
Ｂ系列のクロック信号線４４は第２のシフトレジスタ形
成領域４２ｂに対して画素マトリクスの形成領域側（矢
印Ｙの方向）に形成されているため、第１および第２の
シフトレジスタ形成領域４２ａ，４２ｂを、クロック信
号入力線４９ａ，４９ｂが通過しないので、単位シフト
レジスタＡ１，Ｂ１，Ａ２，Ｂ２・・・を近接し合う状
態で形成できる。

【００２１】〔実施例２〕図６は本発明の実施例２に係
るアクティブマトリクスパネル（液晶表示パネル）のソ
ース線駆動回路側のブロック図であり、図６にはそのシ
フトレジスタおよびクロック信号線の配置関係を示して
ある。ここで、本例のアクティブマトリクスパネルの全
体構成は、図９に示すブロック図と同様であるため、全
体構成の説明は省略する。また、ソース線駆動回路を構
成するシフトレジスタ，バッファ回路およびアナログス
イッチ部のうち、バッファ回路およびアナログスイッチ
部の構成は、実施例１のアクティブマトリクスパネルと
同様であって、しかも、シフトレジスタ，バッファ回路
およびアナログスイッチ部を構成する回路要素も、実施
例１のアクティブマトリクスパネルと同様であるため、
本例のアクティブマトリクスパネルについては、図６の
ブロック図のみに基づいて説明する。

【００２２】図６において、本例のアクティブマトリク
スパネルのソース線駆動回路５０は４系列化されてお
り、ソース線駆動回路５０は、画素マトリクスおよびゲ
ート線駆動回路（いずれも、図示せず。）と共に同一の
透明基板上に形成されて、画素マトリクスの各画素の表
示動作を駆動する。また、ソース線駆動回路５０は、基
板の外周縁から画素マトリクスの形成領域までの間に形
成されており、そのシフトレジスタ５１は、基板の外周
縁側（矢印Ｘの方向）の第１のシフトレジスタ形成領域
５２ａと、画素マトリクスの形成領域側（矢印Ｙの方
向）の第２のシフトレジスタ形成領域５２ｂとに分割し
て形成されている。これらの第１および第２のシフトレ
ジスタ形成領域５２ａ，５２ｂのうち、第１のシフトレ
ジスタ形成領域５２ａには、単位シフトレジスタＡ１，
Ａ２・・・からなるＡ系列のシフトレジスタ５１ａおよ
び単位シフトレジスタＣ１，Ｃ２・・・からなるＣ系列
のシフトレジスタ５１ｃ（第１のシフトレジスタ）が交
互に形成されている一方、第２のシフトレジスタ形成領
域５２ｂには、単位シフトレジスタＢ１，Ｂ２・・・か
らなるＢ系列のシフトレジスタ５１ｂおよび単位シフト
レジスタＤ１，Ｄ２・・・からなるＤ系列のシフトレジ
スタ５１ｄ（第２のシフトレジスタ）が交互に形成され
ている。ここで、Ａ系列のシフトレジスタ５１ａおよび
Ｃ系列のシフトレジスタ５１ｃに対してクロック信号Ｃ
ＫＡ，ＣＫＣを供給するＡ系列のクロック信号線５３お
よびＣ系列のクロック信号線５４（第１のクロック信号
線）は、第１のシフトレジスタ形成領域５１ａに対して
隣接する位置に並列配置され、Ｂ系列のシフトレジスタ
５１ｂおよびＤ系列のシフトレジスタ５１ｄに対してク
ロック信号ＣＫＢ，ＣＫＤを供給するＢ系列のクロック
信号線５５およびＤ系列のクロック信号線５６（第２の
クロック信号線）は、第２のシフトレジスタ形成領域５
１ｂに対して隣接する位置に並列配置されている。ま
た、Ａ系列のクロック信号線５３およびＣ系列のクロッ
ク信号線５４は第１のシフトレジスタ形成領域５２ａに
対して基板の外周縁側（矢印Ｘの方向）に形成されてい
るのに対して、Ｂ系列のクロック信号線５５およびＤ系
列のクロック信号線５６は第２のシフトレジスタ形成領
域５２ｂに対して画素マトリクスの形成領域側（矢印Ｙ
の方向）に形成されている。ここで、Ａ系列のクロック
信号線５３（第１のクロック信号線）からＡ系列のシフ
トレジスタ５１ａまでのクロック信号入力線５９ａの配
線長さと、Ｂ系列のクロック信号線５５（第２のクロッ
ク信号線）からＢ系列のシフトレジスタ５１ｂまでのク
ロック信号入力線５９ｂの配線長さとは、互いに同寸法
に、かつ、最短寸法に設計されている。同様に、Ｃ系列
のクロック信号線５４（第１のクロック信号線）からＣ
系列のシフトレジスタ５１ｃまでのクロック信号入力線
５９ｃの配線長さと、Ｄ系列のクロック信号線５６（第
２のクロック信号線）からＤ系列のシフトレジスタ５１
ｄまでのクロック信号入力線５９ｄの配線長さも、互い
に同寸法、かつ、最短寸法に設計されている。また、Ａ
系列のクロック信号線５３とＣ系列のクロック信号線５
４とは近接し合って並列していると共に、Ｂ系列のクロ
ック信号線５５とＤ系列のクロック信号線５６とは近接
し合って並列しているため、いずれのクロック信号入力
線５９ａ，５９ｂ，５９ｃ，５９ｄの配線長さも略同寸
法になっている。

【００２３】なお、第２のシフトレジスタ形成領域５２
ｂに対して画素マトリクスの形成領域側（矢印Ｙの方
向）には、シフトレジスタ５１の各単位シフトレジスタ
からビット信号を、サンプルホールド部、すなわち、ア
ナログスイッチ部６５の側（画素マトリクスの側）に向
けて送出するためのビット信号線６６が形成され、その
途中位置には、ビット信号出力線６６を介してアナログ
スイッチ部６５の側にけて送出されるビット信号を遅延
させて、ビット信号出力線６６が交差する側のＢ系列の
クロック信号線５５およびＤ系列のクロック信号線５６
からのノイズの影響を緩和すべきバッファ回路６７が、
実施例１と同様に、２つのインバータによって構成され
ている。ここで、ビット信号を遅延させて、ビット信号
出力線６６が交差する側のＢ系列のクロック信号線５５
およびＤ系列のクロック信号線５６からのノイズの影響
を緩和すべきバッファ回路６７としては、多結晶シリコ
ン配線層で形成された高抵抗のビット信号出力線６６に
寄生する抵抗と、ビット信号出力線６６とアルミニウム
配線層たるＢ系列およびＤ系列のクロック信号線５５，
５６との間に介在する層間絶縁膜によって構成される寄
生容量とを利用した回路、またはクロックドゲートなど
を利用してもよい。

【００２４】なお、本例においても、いずれのクロック
信号線５３，５４，５５，５６も、互いに逆相のクロッ
ク信号を供給する２本のクロック信号線で構成されてお
り、Ａ〜Ｄ系列のシフトレジスタ５１ａ〜５１ｄのう
ち、奇数番目の単位シフトレジスタＡ１，Ｃ１，Ｂ１，
Ｄ１・・・と、偶数番目の単位シフトレジスタＡ２，Ｃ
２，Ｂ２，Ｄ２・・・とは、互いに逆相のクロック信号
によって駆動される。また、Ａ系列のクロック信号線５
３からのクロック信号ＣＫＡの位相，Ｂ系列のクロック
信号線５５からのクロック信号ＣＫＢの位相，Ｃ系列の
クロック信号線５４からのクロック信号ＣＫＣの位相お
よびＤ系列のクロック信号線５６からのクロック信号Ｃ
ＫＤの位相は、互いに４５°ずつずらして、４系列化し
ての駆動が可能になっている。このため、シフトレジス
タ５１を構成する薄膜トランジスタの動作を高周波化す
ることなく、ソース線駆動回路５０の動作速度を高める
ことができる。

【００２５】以上のとおり、本例のソース線駆動回路５
０においても、実施例１と同様に、シフトレジスタ４１
が基板の外周縁側の第１のシフトレジスタ形成領域５２
ａと画素マトリクスの形成領域側の第２のシフトレジス
タ形成領域５２ｂとに、Ａ系列およびＣ系列のシフトレ
ジスタ５１ａ，５１ｃと、Ｂ系列およびＤ系列のシフト
レジスタ５１ｂ，５１ｃとして分割して形成され、しか
も、第１のシフトレジスタ形成領域５２ａと第２のシフ
トレジスタ形成領域５２ｂとが並列する状態に形成され
ているため、１ビット当たりの単位シフトレジスタＡ
１，Ｂ１，Ｃ１，Ｄ１，Ａ２，Ｂ２・・・・が占める面
積は従来のソース駆動回路と同等であるが、ソース線駆
動回路５０の単位セルのピッチとしては狭ピッチ化され
る。従って、画素マトリクスの画素ピッチを狭小化し
て、表示の品位を向上することができる。ここで、Ａ系
列〜Ｄ系列のクロック信号線５３〜５６のうち、Ａ系列
およびＣ系列のクロック信号線５３，５４は、第１のシ
フトレジスタ形成領域５２ａに対して隣接する位置に並
列配置され、Ｂ系列およびＤ系列のクロック信号線５
５，５６は、第２のシフトレジスタ形成領域５２ｂに対
して隣接する位置に並列配置されているため、各クロッ
ク信号線５３〜５６からシフトレジスタ４１までのクロ
ック信号入力線５９ａ〜５９ｄの配線長さが、各系列間
で同寸法、かつ、最短寸法に設計可能である。このた
め、配線抵抗の差または寄生容量の差に起因してのクロ
ック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤの同期のずれ
が発生することがない。それ故、シフトレジスタ５１に
誤動作が生じず、アクティブマトリクスパネルの信頼性
が高い。

【００２６】なお、図７に示すように、Ｂ系列およびＤ
系列のシフトレジスタ５１ｂ，５１ｄからアナログスイ
ッチ６５の側へのビット信号出力線６６ａを、第２のシ
フトレジスタ形成領域４２ｂから、一旦、基板の外周縁
側（矢印Ｘの方向）に向けて延出させ、そこから、アナ
ログスイッチ６５の側に向けて延出させることによっ
て、Ｂ系列およびＤ系列のシフトレジスタ５１ｂ，５１
ｄからアナログスイッチ６５の側へのビット信号出力線
６６ａの配線長さと、Ａ系列およびＣ系列のシフトレジ
スタ５１ａ，５１ｃからアナログスイッチ６５の側への
ビット信号出力線６６ｂの配線長さとを略同寸法に合わ
せることによって、ビット信号の同期のずれを抑えるこ
ともできる。

【００２７】〔実施例３〕図８は本発明の実施例に係る
アクティブマトリクスパネル（液晶表示パネル）のソー
ス線駆動回路側のブロック図であり、図８にはそのシフ
トレジスタおよびクロック信号線の配置関係を示してあ
る。ここで、本例のアクティブマトリクスパネルの全体
構成も、図９に示すブロック図と同様であるため、全体
構成の説明は省略する。また、ソース線駆動回路を構成
するシフトレジスタ，バッファ回路およびアナログスイ
ッチ部のうち、バッファ回路およびアナログスイッチ部
の構成は、実施例１のアクティブマトリクスパネルと同
様であって、しかも、シフトレジスタ，バッファ回路お
よびアナログスイッチ部を構成する回路要素も、実施例
１のアクティブマトリクスパネルと同様であるため、本
例のアクティブマトリクスパネルについては、図８のブ
ロック図のみに基づいて説明する。

【００２８】図８において、本例のソース線駆動回路７
０は１系列の駆動方式であって、ソース線駆動回路７０
は、画素マトリクスおよびゲート線駆動回路（いずれ
も、図示せず。）と共に同一の透明基板上に形成され
て、画素マトリクスの各画素の表示動作を駆動する。ま
た、ソース線駆動回路７０は、基板の外周縁から画素マ
トリクスの形成領域までの間に形成されており、本例に
おいては、そのシフトレジスタ７１は、基板の外周縁側
の第１のシフトレジスタ形成領域７２ａと画素マトリク
スの形成領域側の第２のシフトレジスタ形成領域７２ｂ
とに分割されて形成されている。すなわち、第１および
第２のシフトレジスタ形成領域７２ａ，７２ｂのうち、
第１のシフトレジスタ形成領域７２ａには、クロック信
号ＣＫＡによって駆動される単位シフトレジスタＡ１，
Ａ４，Ａ５・・・からなる第１のシフトレジスタ７１ａ
が形成されている一方、第２のシフトレジスタ形成領域
７２ｂには、同じクロック信号ＣＫＡによって駆動され
る単位シフトレジスタＡ２，Ａ３，Ａ６・・・からなる
第２のシフトレジスタ７１ｂが形成されている。ここ
で、第１のシフトレジスタ５１ａには第１のクロック信
号線７３からクロック信号ＣＫＡが供給され、この第１
のクロック信号線７３は第１のシフトレジスタ形成領域
７１ａに対して隣接する位置に並列配置されている。一
方、第２のシフトレジスタ７１ｂには第２のクロック信
号線７４からクロック信号ＣＫＡが供給され、この第２
のクロック信号線７４は第２のシフトレジスタ形成領域
７１ｂに対して隣接する位置に並列配置されている。ま
た、第１のクロック信号線７３は第１のシフトレジスタ
形成領域７２ａに対して基板の外周縁側（矢印Ｘの方
向）に形成され、第２のクロック信号線７４は第２のシ
フトレジスタ形成領域７２ｂに対して画素マトリクスの
形成領域側（矢印Ｙの方向）に形成されている。さら
に、第１のクロック信号線７３から第１のシフトレジス
タ７１ａまでのクロック信号入力線７９ａの配線長さ
と、第２のクロック信号線７４から第２のシフトレジス
タ７１ｂまでのクロック信号入力線７９ｂの配線長さと
は、互いに同寸法、かつ最短寸法に設計されている。ま
た、第２のシフトレジスタ形成領域７２ｂに対して画素
マトリクスの形成領域側（矢印Ｙの方向）には、シフト
レジスタ７１からのビット信号をアナログスイッチ部７
５の側（画素マトリクスの側）に向けて送出するための
ビット信号線７６が形成され、その途中位置には、ビッ
ト信号出力線７６を介してアナログスイッチ部７５の側
にけて送出されるビット信号を遅延させて、ビット信号
出力線７６が交差する第２のクロック信号線７４からの
ノイズの影響を緩和すべきバッファ回路７７が、実施例
１と同様に、２つのインバータなどによって構成されて
いる。

【００２９】なお、本例においても、第１および第２の
シフトレジスタ７１ａ，７１ｂは、いずれも実施例１と
同様な回路要素から構成されている一方、いずれのクロ
ック信号線７３，７４も、互いに逆相のクロック信号を
供給する２本のクロック信号線で構成されて、第１のシ
フトレジスタ７１ａと第２のシフトレジスタ７１ａとを
逆相のクロック信号によって駆動可能になっている。こ
こで、第１および第２のクロック信号線７３，７４のい
ずれもを１本のクロック信号線で構成することもできる
が、第１および第２のクロック信号線７３，７４を互い
に逆相のクロック信号に対応する２本のクロック信号線
で構成することによって、クロック信号線間の寄生容量
などを等価にして、一方側のクロック信号が他方側のク
ロック信号に比して遅延してしまうことを防止してあ
る。

【００３０】以上のとおり、本例のソース線駆動回路７
０においても、シフトレジスタ７１は、基板の外周縁側
の第１のシフトレジスタ形成領域７２ａと、画素マトリ
クスの形成領域側の第２のシフトレジスタ形成領域７２
ｂとに分割してあり、しかも、第１のシフトレジスタ形
成領域７２ａと第２のシフトレジスタ形成領域７２ｂと
が並列する状態に形成されているため、１ビット当たり
の単位シフトレジスタＡ１，Ａ２，Ａ３・・・・が占め
る面積は従来のソース駆動回路と同等であるが、ソース
線駆動回路７０の単位セルのピッチとしては狭ピッチ化
される。従って、画素マトリクスの画素ピッチを狭小化
して、表示の品位を向上することができる。ここで、第
１のクロック信号線７３は第１のシフトレジスタ形成領
域７２ａに対して隣接する位置に並列配置され、第２の
クロック信号線７４は第２のシフトレジスタ形成領域７
２ｂに対して隣接する位置に並列配置されているため、
各クロック信号線７３，７４からシフトレジスタ４１ま
でのクロック信号入力線７９ａ，７９ｂの配線長さが、
各系列間で同寸法、かつ、最短寸法に設計されている。
このため、配線抵抗の差または寄生容量の差に起因して
のクロック信号ＣＫＡの同期ずれが発生しない。それ
故、シフトレジスタ７１に誤動作が生じないので、アク
ティブマトリクスパネルの信頼性が高い。

【００３１】

【発明の効果】以上のとおり、本発明に係るアクティブ
マトリクスパネルにおいては、第１および第２のシフト
レジスタ形成領域に分割形成された第１および第２のシ
フトレジスタにクロック信号を供給する信号線は、それ
ぞれ、クロック信号を供給するシフトレジスタが形成さ
れたシフトレジスタ形成領域に対して隣接して並列配置
されていることに特徴を有するため、以下の効果を奏す
る。

【００３２】 シフトレジスタは、基板の外周縁から
画素マトリクスの形成領域までの間に並列配置された第
１および第２のシフトレジスタ形成領域に分割して形成
されているため、駆動回路の単位セルのピッチは狭小化
される。従って、画素マトリクスの画素ピッチを狭小化
して表示の品位を向上することができる。

【００３３】 第１のクロック信号線は第１のシフト
レジスタ形成領域に隣接して並列配置され、第２のクロ
ック信号線は第２のシフトレジスタ形成領域に隣接して
並列配置されているため、各クロック信号線からシフト
レジスタまでの配線長さを等しく、また最短寸法に設計
できる。このため、配線抵抗の差や寄生容量の差異に起
因してのクロック信号の同期のずれが発生しにくいの
で、シフトレジスタが誤動作せず、アクティブマトリク
スパネルの信頼性が高い。

【００３４】 シフトレジスタからのビット信号出力
線にバッファ回路を形成した場合には、交差するクロッ
ク信号線からのノイズの影響が緩和されるので、表示の
ちらつきなどが発生しない。

【００３５】 第１および第２のシフトレジスタを複
数に系列化した場合には、それを構成する回路要素の動
作を高周波化せずとも、駆動回路自身の動作速度が高ま
る。

【図面の簡単な説明】

【図１】本発明の実施例１に係るアクティブマトリクス
パネルにおけるソース線駆動回路の各構成部分の配置を
示すブロック図である。

【図２】図１に示すソース線駆動回路を構成する薄膜ト
ランジスタおよび配線層の配置関係を示す説明図であ
る。

【図３】図１に示すソース線駆動回路に用いたバッファ
回路の変形例を示す説明図であって、（ａ）はビット信
号出力線とクロック信号線との交差部の平面図、（ｂ）
はその断面図、（ｃ）はそれに寄生する抵抗および容量
によって構成したバッファ回路の構成図である。

【図４】（ａ）は図１に示すソース線駆動回路のシフト
レジスタを構成を示すブロック図、（ｂ）はそのシフト
レジスタに用いたインバータの構成図、（ｃ）および
（ｄ）はそのシフトレジスタに用いたクロックドインバ
ータの構成図である。

【図５】図１に示すソース線駆動回路の各部に入出力さ
れる信号のタイミングチャート図である。

【図６】本発明の実施例２に係るアクティブマトリクス
パネルにおけるソース線駆動回路の各構成部分の配置を
示すブロック図である。

【図７】本発明の実施例２の変形例に係るアクティブマ
トリクスパネルにおけるソース線駆動回路の各構成部分
の配置を示すブロック図である。

【図８】本発明の実施例３に係るアクティブマトリクス
パネルにおけるソース線駆動回路の各構成部分の配置を
示すブロック図である。

【図９】アクティブマトリクスパネルの全体構成を示す
ブロック図である。

【図１０】（ａ）は参考例に係るアクティブマトリクス
パネルの２系列化されたソース線駆動回路のブロック
図、（ｂ）はそれを構成するシフトレジスタの機能を示
す説明図である。

【図１１】図１０に示すアクティブマトリクスパネルの
２系列化されたソース線駆動回路の各構成部分の機能を
示すブロック図である。

【図１２】参考例に係るアクティブマトリクスパネルの
４系列化されたソース線駆動回路側のブロック図であ
る。

【符号の説明】

１１・・・透明基板 １２，４０，５０，７０，８０，９０・・・ソース線駆
動回路 １３，２０，４１，５１，７１，８１，９１・・・シフ
トレジスタ １７，１８，１９・・・サンプルホールド回路 ２１・・・ゲート線駆動回路 ２２・・・画素マトリクス ２４，２５・・・ゲート線 ２６，２７，２８・・・ソース線 ２９・・・薄膜トランジスタ ３０・・・液晶セル ３４，３７，８３，８４，９２〜９５・・・クロック信
号線 ４１ａ，５１ａ・・・Ａ系列のシフトレジスタ（第１の
シフトレジスタ） ４１ｂ，５１ｂ・・・Ｂ系列のシフトレジスタ（第２の
シフトレジスタ） ４２ａ，５２ａ，７２ａ・・・第２のシフトレジスタ形
成領域 ４２ｂ，５２ｂ，７２ｂ・・・第２のシフトレジスタ形
成領域 ４３，５３・・・Ａ系列のクロック信号線（第１のクロ
ック信号線） ４４，５５・・・Ｂ系列のクロック信号線（第２のクロ
ック信号線） ４５，６５，７５，８５・・・アナログスイッチ部 ４６，６６，６６ａ，６６ｂ，７６，８６・・・ビット
信号出力線 ４７，６７，７７・・・バッファ回路 ４９ａ，４９ｂ，５９ａ〜５９ｄ，７９ａ，７９ｂ，８
９ａ，８９ｂ・・・クロック信号入力線 ５１ｃ・・・Ｃ系列のシフトレジスタ（第１のシフトレ
ジスタ） ５１ｄ・・・Ｄ系列のシフトレジスタ（第２のシフトレ
ジスタ） ５４・・・Ｃ系列のクロック信号線（第１のクロック信
号線） ５６・・・Ｄ系列のクロック信号線（第２のクロック信
号線） ８３，８４，９２〜９５・・・クロック信号線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 画素マトリクスと同一基板上に形成され
   て、各画素の表示動作を駆動するソース線駆動回路およ
   びゲート線駆動回路のうちの少なくとも一方側の駆動回
   路において、そのシフトレジスタは、前記基板の外周縁
   から前記画素マトリクスの形成領域までの間に並列配置
   された前記基板の外周縁側の第１のシフトレジスタ形成
   領域と前記画素マトリクスの形成領域側の第２のシフト
   レジスタ形成領域とに第１および第２のシフトレジスタ
   として分割して形成されており、これらのシフトレジス
   タにクロック信号を供給するクロック信号線のうち、第
   １のシフトレジスタ形成領域に形成された第１のシフト
   レジスタにクロック信号を供給する第１のクロック信号
   線は、前記第１のシフトレジスタ形成領域に対して隣接
   する位置に並列配置され、前記第２のシフトレジスタ形
   成領域に形成された第２のシフトレジスタにクロック信
   号を供給する第２のクロック信号線は、前記第２のシフ
   トレジスタ形成領域に対して隣接する位置に並列配置さ
   れていることを特徴とするアクティブマトリクスパネ
   ル。
2. 【請求項２】 請求項１において、前記第１のクロック
   信号線と前記第２のクロック信号線とは、対応する各シ
   フトレジスタ形成領域に対して略等距離を隔てた位置に
   配置されていることを特徴とするアクティブマトリクス
   パネル。
3. 【請求項３】 請求項１または請求項２において、前記
   第１のクロック信号線は前記第１のシフトレジスタ形成
   領域に対して前記基板の外周縁側に形成され、前記第２
   のクロック信号線は前記第２のシフトレジスタ形成領域
   に対して前記前記画素マトリクスの形成領域側に形成さ
   れていることを特徴とするアクティブマトリクスパネ
   ル。
4. 【請求項４】 請求項１ないし請求項３のいずれかの項
   において、前記第１および第２のシフトレジスタからの
   ビット信号出力線には、このビット信号出力線を介して
   前記画素マトリクスの側に向けて送出されるビット信号
   を遅延させて、前記第１および第２のクロック信号線の
   うちの前記ビット信号出力線が交差する側のクロック信
   号線からのノイズの影響を緩和すべきバッファ回路が形
   成されていることを特徴とするアクティブマトリクスパ
   ネル。
5. 【請求項５】 請求項１ないし請求項４のいずれかの項
   において、前記第１クロック信号線と前記第２のクロッ
   ク信号線からは位相がずれた系列毎のクロック信号が供
   給され、これらの系列毎のクロック信号に対応して、前
   記第１および第２のシフトレジタも系列化されているこ
   とを特徴とするアクティブマトリクスパネル。
6. 【請求項６】 請求項１ないし請求項５のいずれかの項
   において、前記第１および第２のクロック信号線のうち
   の少なくとも一方側のクロック信号線は、位相がずれた
   系列毎のクロック信号が供給される複数のクロック信号
   線から構成され、これらの系列毎のクロック信号に対応
   して、前記第１または第２のシフトレジタの側も系列化
   されていることを特徴とするアクティブマトリクスパネ
   ル。