JP3240681B2 - アクティブマトリクスパネルの駆動回路及びアクティブマトリクスパネル - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示パネルなどのア
クティブマトリクスパネルに関し、特に、その駆動回路
側の構造技術に関する。

【０００２】

【従来の技術】液晶の配向状態などを利用して情報を表
示するフラット型表示パネルのうち、アクティブマトリ
クス方式の液晶表示パネルにおいては、その全体構成を
図１３にブロック図で示すように、画素マトリクス２
２，ソース線駆動回路１２およびゲート線駆動回路２１
が同一の透明基板１１の上に形成されて、表示装置の小
型化，高精細化および低コスト化が図られている。ここ
で、ソース線駆動回路１２はシフトレジスタ１３，サン
プルホールド回路１７，１８，１９およびビデオ信号線
１４，１５，１６を有する一方、ゲート線駆動回路２１
はシフトレジスタ２０および必要に応じてバッファ回路
２３を有する。また、画素マトリクス２２は、ソース線
駆動回路１２に接続された複数のソース線２６，２７，
２８・・・と、ゲート線駆動回路２１に接続された複数
のゲート線２４，２５・・・と、これらのゲート線およ
びソース線の交点に形成された複数の画素３２，３３・
・・とを有し、各画素３２，３３・・・には薄膜トラン
ジスタ（ＴＦＴ）２９と液晶セル３０とを有する。さら
に、ソース線駆動回路１２の側には、そのシフトレジス
タ１３にクロック信号を入力すべきクロック信号線３４
が配置されている一方、ゲート線駆動回路２１の側に
は、そのシフトレジスタ２０にクロック信号を入力すべ
きクロック信号線３７が配置されている。なお、３５，
３８はソース線駆動回路１２およびゲート線駆動回路２
１にスタート信号を入力するスタート信号線である。

【０００３】ここで、シフトレジスタ１３，２０は、１
ビット当たり、図１４（ａ）に示すように、クロック信
号ＣＫＡのうちのクロック信号ＣＬＡで駆動される単位
シフトレジスタ１ａ、またはクロック信号ＣＬＡと逆相
のクロック信号ＣＬＡ＊で駆動される単位シフトレジス
タ１ｂで構成され、これらの単位シフトレジスタ１ａ，
１ｂがシフト方向に交互に配置されている。これらの単
位シフトレジスタ１ａ，１ｂのうち、単位シフトレジス
タ１ａは１つのインバータ２と２つのクロックドインバ
ータ３ａ，４ａで構成され、単位シフトレジスタ１ｂは
１つのインバータ２と２つのクロックドインバータ３
ｂ，３ａで構成されている。そのうち、インバータ２
は、図１４（ｂ）に示すように、ｐ型ＴＦＴ２０１とｎ
型ＴＦＴ２０２とからなるＣＭＯＳ構造になっている。
また、クロックドインバータ３ａ，４ａは、図１４
（ｃ）に示すように、ｐ型ＴＦＴ３０１ａ，３０２ａと
ｎ型ＴＦＴ４０１ａ，４０２ａとから構成されてクロッ
ク信号ＣＬＡで駆動可能になっているのに対して、クロ
ックドインバータ３ｂ，４ｂは、図１４（ｄ）に示すよ
うに、ｐ型ＴＦＴ３０１ｂ，３０２ｂとｎ型ＴＦＴ４０
１ｂ，４０２ｂとから構成されて逆相のクロック信号Ｃ
ＬＡ＊で駆動可能になっている。

【０００４】このため、従来のアクティブマトリクスパ
ネルにおいては、たとえば、図１５に示すように、ソー
ス線駆動回路８０のシフトレジスタ８１のうち、クロッ
クドインバータ３ａ，４ａのｐ型ＴＦＴ３０１ａ，３０
２ａとｎ型ＴＦＴ４０１ａ，４０２ａとは、基板の外周
縁側（矢印Ｘの方向）から画素マトリクスの形成領域側
（矢印Ｙの方向）に向かって配置された２列の薄膜トラ
ンジスタ形成領域８０３ａ，８０４ａにそれぞれ形成さ
れている。

【０００５】

【発明が解決しようとする課題】このような構成の液晶
表示パネルにおいては、その表示品位を高める目的に、
画素ピッチを狭小化して画素の微細化が図られつつある
が、その画素ピッチはソース線駆動回路８０の単位セル
のピッチＰ１１に規定された状態にある。ここで、シフ
トレジスタ８１のクロックドインバータ３ａ，４ａは４
つのＴＦＴで構成されているのに対して、アナログスイ
ッチ部８５は、ソース線駆動回路８０の単位セル毎にｎ
型ＴＦＴ８５ａ，８５ｂ・・・のみで構成され、また、
バッファ回路８７のインバータ回路８７ａ，８７ｂは、
それぞれ相補型ＴＦＴで構成されているため、ソース線
駆動回路８０の単位セルのピッチＰ１１はＴＦＴの形成
密度が高いシフトレジスタ８１における単位シフトレジ
スタの形成ピッチＰ１２に規定されている。

【０００６】しかしながら、従来のアクティブマトリク
スパネルにおいては、シフトレジスタ８１の構造上の制
約があって、ソース線駆動回路８０の単位セルのピッチ
Ｐ１１（画素ピッチ）を狭小化できないという問題点が
ある。すなわち、シフトレジスタ８１の製造プロセスの
うちのイオン打ち込み工程において、薄膜トランジスタ
形成領域８０３ａ，８０４ａのうち、導電型の異なるｐ
型ＴＦＴ３０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４
０２ａとを形成する領域には逆導電型の不純物をそれぞ
れ導入する必要があるため、ｐ型ＴＦＴ３０１ａ，３０
２ａとｎ型ＴＦＴ４０１ａ，４０２ａとの間に所定の間
隔、たとえば、１０数μｍ以上の間隔を設ける必要があ
る。従って、いずれの薄膜トランジスタ形成領域８０３
ａ，８０４ａも、その基板の辺方向（矢印Ｚの方向）に
おける長さ寸法が長くなってしまう。

【０００７】また、ソース線駆動回路の動作速度を向上
する目的に、図１６に示すソース線駆動回路９０のよう
に、そのシフトシフトレジスタ９１に対して基板の外周
縁側（矢印Ｘの方向）に２系列のクロック信号線９３，
９４を設ける一方、そこから供給されるクロック信号Ｃ
ＫＡ，ＣＫＢによってシフトシフトレジスタ９１を２系
列駆動可能なように、シフトレジスタ９１をＡ系列のシ
フトレジスタ９１ａおよびＢ系列のシフトレジスタ９１
ｂに２系列化する場合がある。しかしながら、この場合
であっても、基板の外周縁側（矢印Ｘの方向）の薄膜ト
ランジスタ形成領域９０３ａおよび画素マトリクスの形
成領域側（矢印Ｙの方向）の薄膜トランジスタ形成領域
９０３ｂはイオン打ち込み工程における制約上、導電型
の異なるｐ型ＴＦＴとｎ型ＴＦＴとの間に１０数μｍ以
上の間隔を設ける必要があるため、いずれの薄膜トラン
ジスタ形成領域９０３ａ，９０４ａも、基板の辺方向
（矢印Ｚの方向）における長さ寸法が長くなってしま
う。従って、シフトレジスタ９１における単位シフトレ
ジスタの形成ピッチＰ１２を狭小化することができな
い。なお、図１６において、クロック信号線９３，９４
は、それぞれ、クロック信号ＣＬＡ，ＣＬＢをシフトレ
ジスタ９１に対して供給するクロック信号線９３１，９
４１と、クロック信号ＣＬＡ，ＣＬＢに対して逆相のク
ロック信号ＣＬＡ＊，ＣＬＢ＊をシフトレジスタ９１に
供給するクロック信号線９３２，９４２とから構成さ
れ、かつ、クロック信号ＣＫＡ（ＣＬＡ，ＣＬＡ＊）と
クロック信号ＣＫＢ（ＣＬＢ，ＣＬＢ＊）とは互いに９
０°のずれをもっている。

【０００８】以上の問題点に鑑みて、本発明の課題は、
シフトレジスタを構成する薄膜トランジスタの配置構造
を最適化して、駆動回路側の単位セルを狭ピッチ化可能
なアクティブマトリクスパネルを実現することにある。

【０００９】

【課題を解決するための手段】上記問題を解決するため
に、本発明は、並行配置であって、互いに位相のずれた
第１及び第２のクロック信号を転送する第１及び第２の
クロック信号線と、ビデオ信号を転送するビデオ信号線
と、第１のクロック信号線に隣接し、第１のクロック信
号線から第１のクロック信号入力線を介して入来する第
１のクロック信号に同期して各単位シフトレジスタが互
いに位相のずれたｎ個の第１ビット出力信号を並列出力
する第１のクロック別シフトレジスタと、第１のクロッ
ク別シフトレジスタに対して並行すると共に第２のクロ
ック線信号に隣接し、第２のクロック信号線から第２の
クロック信号入力線を介して入来する第２のクロック信
号に同期して各単位シフトレジスタが互いに位相のずれ
たｍ個の第２ビット出力信号を並列出力する第２のクロ
ック別シフトレジスタと、第１のビット出力線を介する
第１ビット出力信号に基づき前記ビデオ信号を画素領域
の信号線に引き込むためのｎ個の第１のビット別スイッ
チ手段と、第２のビット出力線を介する第２ビット出力
信号に基づき前記ビデオ信号を前記画素領域の別の信号
線に引き込むためのｍ個の第２のビット別スイッチ手段
とを有し、第２のクロック信号線は第１のクロック信号
線よりも前記画素領域寄りに位置し、第１及び第２のビ
ット別スイッチ手段は第２のクロック信号線及び第１の
クロック別シフトレジスタよりも前記画素領域寄りに位
置して成るアクティブマトリクスパネルの駆動回路であ
って、第１及び第２のクロック別シフトレジスタの各単
位シフトレジスタはそれぞれ第１及び第２のクロックド
インバータ回路を有し、各クロックドインバータ回路は
同導電型の薄膜トランジスタ同士を組みとする第１導電
型トランジスタ形成領域と第２導電型トランジスタ形成
領域とに分離して作り込まれており、第２のクロック別
シフトレジスタにおける第１クロックドインバータ回路
の第１導電型トランジスタ形成領域と第２のクロック別
シフトレジスタにおける第２クロックドインバータ回路
の第１導電型トランジスタ形成領域とは列違いで画素ピ
ッチ幅の一方端寄りに偏在していると共に、第２のクロ
ック別シフトレジスタにおける第１クロックドインバー
タ回路の第２導電型トランジスタ形成領域と第２のクロ
ック別シフトレジスタにおける第２クロックドインバー
タ回路の第２導電型ト ランジスタ形成領域とは列違いで
画素ピッチ幅の他方端寄りに偏在し、第２のクロック別
シフトレジスタにおける第１クロックドインバータ回路
の第２導電型トランジスタ形成領域と第２のクロック別
シフトレジスタにおける第２クロックドインバータ回路
の第２導電型トランジスタ形成領域とは列違いで隣接し
ていると共に、第２のクロック別シフトレジスタにおけ
る第１クロックドインバータ回路の第１導電型トランジ
スタ形成領域と第２のクロック別シフトレジスタにおけ
る第２クロックドインバータ回路の第１導電型トランジ
スタ形成領域とは複数列違いの間空き領域を以って離隔
し、前記第１のクロック別シフトレジスタの第１のビッ
ト出力線が第２のクロック別シフトレジスタの第１導電
型トランジスタ形成領域及び前記間空き領域を介して第
１のビット別スイッチ手段に接続されていると共に、第
２のクロック別シフトレジスタの第２のビット出力線が
第２のクロック別シフトレジスタ自身の第２導電型トラ
ンジスタ形成領域を介して第２のビット別スイッチ手段
に接続して成ることを特徴とする。

【００１０】ここで、第１及び第２のクロック別シフト
レジスタが第１及び第２のクロック線の内側に挟まれて
いる配置を採用できる。

【００１１】第１及び第２のビット出力線の途中であっ
て第２のクロック線と第１及び第２のビット別スイッチ
手段との間にバッファ回路を設けると良い。

【００１２】バッファ回路と第１及び第２のクロック別
シフトレジスタとの間にビデオ信号線を並行配置すると
良い。

【００１３】また第１のクロック信号線は互い位相のず
れた第１のクロック信号を転送する複数本のクロック信
号線であり、第２のクロック信号線は互い位相のずれた
第２のクロック信号を転送する複数本のクロック信号線
としても良い。

【００１４】

【作用】このような構成によれば、互いに位相のずれた
第１及び第２のクロック信号によって第１及び第２のク
ロック別シフトレジスタが駆動されるため、駆動回路の
高速動作化を図ることができると共に、１ビット当りの
単位シフトレジスタの占有面積が従来と同等であって
も、第１及び第２のクロック別シフトレジスタが並行配
置されているので、駆動回路の単位セルの狭ピッチ化に
伴ない画素ピッチを狭くでき、高精細化を実現できる。
特に、１つのクロックドインバータを構成する第１導電
型トランジスタ形成領域と第２導電型トランジスタ形成
領域とが食違い配置となっているため、画素ピッチの狭
小化を図ることが可能となると共に、相互の導電型領域
間ではそのオーバーラップ部分において相互配線を屈曲
させずに縦配線として接続でき、その余に縦配線の通過
余裕を確保できる。しかしながら、斯かるレイアウトで
は、第２導電型トランジスタ形成領域同士を隣接列に近
接できる利点があるものの、この部分では第２のクロッ
ク別シフトレジスタ自身の縦配線が輻輳してしまうの
で、第１のクロック別シフトレジスタの第１のビット出
力線の通過余裕を損なう。ところが、第１導電型トラン
ジスタ形成領域同士は複数列違いの間空き領域を以って
離隔しているため、第１のクロック別シフトレジスタの
第１のビット出力線を第２のクロック別シフトレジスタ
の第１導電型トランジスタ形成領域及び間空き領域を介
して第１のビット別スイッチ手段に接続すると共に、第
２のクロック別シフトレジスタの第２のビット出力線を
第２のクロック別シフトレジスタ自身の第２導電型トラ
ンジスタ形成領域を介して第２のビット別スイッチ手段
に接続してあるので、内部配線と第１及び第２のビット
出力線の通過を保証した上で、画素ピッチの狭小化を実
現できる。従って、駆動回路の高速動作化と画素ピッチ
の狭小化によって表示品質の向上を図ることができる。

【００１５】そして本発明では、並行配置された第１及
び第２のクロック別シフトレジスタが並行配置された第
１及び第２のクロック線の内側に挟まれているため、第
１及び第２のクロック信号入力線の最短化及び同長化を
図り、高速シフト動作の誤動作を防止できるばかりか、
第２のビット出力線の配線長が増す分、却って第１のビ
ット出力線の比較的長い配線長に近づけることができ、
配線抵抗の同等化の設計自由度が増すと共に、第２のビ
ット出力線も第１のビット出力線と同様に第２のクロッ
ク信号線と必ず交差することになるため、第２のクロッ
ク信号線との交差回数の同数化により交差部分での寄生
容量の同等化を実現でき、第１と第２のビット出力信号
相互のタイミングずれを抑制でき、表示品質を向上でき
る。第２のクロック信号線との交差によって、いずれの
ビット出力信号にノイズ等の重畳する虞れがあるもの
の、第１及び第２のビット出力線の途中であって第２の
クロック線と第１及び第２のビット別スイッチ手段との
間にバッファ回路を設けることによって、ノイズ等を平
等に緩和でき、表示品質の劣化を防止できる。

【００１６】

【実施例】つぎに、添付図面を参照して、本発明の実施
例について説明する。

【００１７】〔実施例１〕図１は本発明の実施例１に係
るアクティブマトリクスパネル（液晶表示パネル）のソ
ース線駆動回路側における薄膜トランジスタおよび配線
層の配置を示す構成図、図２はそのブロック図、図３は
その回路図である。ここで、本例のアクティブマトリク
スパネルの全体構成は、図１３に示すブロック図と概ね
同様であるため、以下の説明では、ソース線駆動回路の
構成についてのみ詳述する。

【００１８】これらの図において、本例のアクティブマ
トリクスパネルのソース線駆動回路４０は、図１６に示
した従来のソース線駆動回路と同様に、シフトレジスタ
４０の駆動方式が２系列化されている。ソース線駆動回
路４０は、画素マトリクスおよびゲート線駆動回路（い
ずれも、図示せず。）と共に同一の透明基板上に形成さ
れて、画素マトリクスの各画素の表示動作を駆動する。
ここで、ソース線駆動回路４０は基板の外周縁から画素
マトリクスの形成領域までの間に形成されており、本例
において、シフトレジスタ４１は、基板の外周縁側（矢
印Ｘの方向）の第１のシフトレジスタ形成領域４２ａ
と、画素マトリクスの形成領域側（矢印Ｙの方向）の第
２のシフトレジスタ形成領域４２ｂとに、それぞれ、単
位シフトレジスタＡ１，Ａ２，Ａ３・・・からなるＡ系
列のシフトレジスタ４１ａ（第１のシフトレジスタ）
と、単位シフトレジスタＢ１，Ｂ２，Ｂ３・・・からな
るＢ系列のシフトレジスタ４１ｂ（第１のシフトレジス
タ）とに分割して形成されている。また、Ａ系列および
Ｂ系列のシフトレジスタ４１ａ，４１ｂにクロック信号
ＣＫＡ，ＣＫＢを供給するクロック信号線のうち、Ａ系
列のシフトレジスタ４１ａにクロック信号ＣＫＡを供給
するＡ系列のクロック信号線４３（第１のクロック信号
線）は、第１のシフトレジスタ形成領域４１ａに対して
隣接する位置に並列配置され、Ｂ系列のシフトレジスタ
４１ｂにクロック信号ＣＫＢを供給するＢ系列のクロッ
ク信号線４４（第２のクロック信号線）は、第２のシフ
トレジスタ形成領域４２ｂに対して隣接する位置に並列
配置されている。ここで、Ａ系列のクロック信号線４３
は第１のシフトレジスタ形成領域４２ａに対して基板の
外周縁側（矢印Ｘの方向）に形成され、Ｂ系列のクロッ
ク信号線４４は第２のシフトレジスタ形成領域４２ｂに
対して画素マトリクスの形成領域側（矢印Ｙの方向）に
形成されている。さらに、Ａ系列のクロック信号線４３
とＢ系列のクロック信号線４４とは、対応する第１また
は第２のシフトレジスタ形成領域４２ａ，４２ｂに対し
て略等距離を隔てた位置にある。このため、Ａ系列のク
ロック信号線４３とＡ系列のシフトレジスタ４１ａとを
接続するクロック信号入力線４９ａと、Ｂ系列のクロッ
ク信号線４４とＢ系列のシフトレジスタ４１ｂとを接続
するクロック信号入力線４９ｂの配線長さが略同寸法、
かつ、最短寸法に設計されて、クロック信号ＣＫＡ，Ｃ
ＫＢに同期のずれが発生しないようになっている。

【００１９】また、第２のシフトレジスタ形成領域４２
ｂに対して画素マトリクスの形成領域側（矢印Ｙの方
向）には、シフトレジスタ４１から出力されたビット信
号を、サンプルホールド部のアナログスイッチ４５の側
に向けて送出するためのビット信号出力線４６が形成さ
れ、その途中位置には、ビット信号を増幅し、また、ビ
ット信号出力線４６が交差するＢ系列のクロック信号線
４４からのノイズの影響を緩和する機能も発揮するバッ
ファ回路４７が、２つのインバータ４７ａ，４７ｂによ
って構成されている。ここで、Ｂ系列のクロック信号線
４４からのノイズの影響を緩和すべきバッファ回路４７
としては、多結晶シリコン層で形成された高抵抗のビッ
ト信号出力線４６に寄生する抵抗Ｒと、ビット信号出力
線４６とアルミニウム配線層たるクロック信号線４４と
の間に介在する層間絶縁膜４８によって構成される寄生
容量Ｃとを利用してバッファ回路を構成することもでき
る。

【００２０】また、クロックドゲートなども採用でき
る。

【００２１】また、本例において、Ａ系列のクロック信
号線４３は、互いに逆相のクロック信号ＣＬＡ，ＣＬＡ
＊が伝達される２つのクロック信号線４３１，４３２か
ら構成され、Ｂ系列のクロック信号線４４も、互いに逆
相のクロック信号ＣＬＢ，ＣＬＢ＊が伝達される２つの
クロック信号線４４１，４４２から構成されている。

【００２２】これらのクロック信号線４３，４４のう
ち、クロック信号線４３１，４４１からは奇数番目の単
位シフトレジスタＡ１，Ａ３・・・，Ｂ１，Ｂ３・・・
にクロック信号ＣＬＡ，ＣＬＢが入力され、クロック信
号線４３２，４４２からは偶数番目の単位シフトレジス
タＡ２，Ａ４・・・，Ｂ２，Ｂ４・・・にクロック信号
ＣＬＡ＊，ＣＬＢ＊が入力される。ここで、Ａ系列およ
びＢ系列のシフトレジスタ４１ａ，４１ｂは、いずれ
も、図３に示すように、１つのインバータ２と２つのク
ロックドインバータ３ａ，４ａ（クロックドインバータ
３ｂ，４ｂ）によって、１ビット分の単位シフトレジス
タＡ１，Ａ２，Ａ３・・・，Ｂ１，Ｂ２，Ｂ３・・・が
構成されており、そのうち、奇数番目の単位シフトレジ
スタＡ１，Ａ３・・・，Ｂ１，Ｂ３・・・は、クロック
信号ＣＫＡ，ＣＫＢのうち、クロック信号ＣＬＡ，ＣＬ
Ｂによって駆動される一方、偶数番目の単位シフトレジ
スタＡ２，Ａ４・・・，Ｂ２，Ｂ４・・・は、クロック
信号ＣＫＡ，ＣＫＢのうち、クロック信号ＣＬＡ，ＣＬ
Ｂと逆相のクロック信号ＣＬＡ＊，ＣＬＢ＊によって駆
動される。ここで、インバータ２は、図１および図１４
（ｂ）に示すように、ｐ型ＴＦＴ２０１とｎ型ＴＦＴ２
０２とからなるＣＭＯＳ構造になっている。また、クロ
ックドインバータ３ａ，４ａは、図１および図１４
（ｃ）に示すように、２つのｐ型ＴＦＴ３０１ａ，３０
２ａとｎ型ＴＦＴ４０１ａ，４０２ａとから構成されて
クロック信号ＣＬＡ，ＣＬＢで駆動可能になっているの
に対して、クロックドインバータ３ｂ，４ｂは、図１お
よび図１４（ｄ）に示すように、２つのｐ型ＴＦＴ３０
１ｂ，３０２ｂとｎ型ＴＦＴ４０１ｂ，４０２ｂとから
構成されて逆相のクロック信号ＣＬＡ＊，ＣＬＢ＊で駆
動可能になっている。

【００２３】また、Ａ系列のクロック信号線８３からの
クロック信号ＣＫＡ（クロック信号ＣＬＡ，ＣＬＡ＊）
の位相と、Ｂ系列のクロック信号線８４からのクロック
信号ＣＫＢの位相（クロック信号ＣＬＢ，ＣＬＢ＊）と
は、図４に示すタイミングチャートのように、９０°ず
らしてある。このため、開始信号ＤＸが入力された以降
において、Ａ系列のシフトレジスタ４１ａの奇数番目の
単位シフトレジスタＡ１，Ａ３・・・は、クロック信号
ＣＬＡのパルス立ち下がりに対応してビット信号２５２
を出力する一方、Ａ系列のシフトレジスタ４１ａの偶数
番目の単位シフトレジスタＡ２，Ａ４・・・は、クロッ
ク信号ＣＬＡ＊のパルス立ち下がりに対応してビット信
号２５４を出力する。また、Ｂ系列のシフトレジスタ４
１ｂの奇数番目の単位シフトレジスタＢ１，Ｂ３・・・
は、クロック信号ＣＬＢのパルス立ち下がりに対応して
ビット信号２５３を出力する一方、Ｂ系列のシフトレジ
スタ４１ｂの偶数番目の単位シフトレジスタＢ２，Ｂ４
・・・は、クロック信号ＣＬＢ＊のパルス立ち下がりに
対応してビット信号２５５を出力する。そして、ビット
信号２５２〜２５５に基づいて、アナログスイッチ部４
５の各アナログスイッチが動作して、Ｖｉｄｅｏ信号線
（ｖｉｄｅｏ１，ｖｉｄｅｏ２，ｖｉｄｅｏ３）からの
各ビデオ信号Ｖを各ソース線にホールドする。このた
め、シフトレジスタ４１の薄膜トランジスタの動作を高
周波化することなく、ビット信号の実質的な送出タイミ
ングが高周波化されるので、ソース線駆動回路４０の動
作速度を高めることができる。

【００２４】このような構成のアクティブマトリクスパ
ネルのソース線駆動回路４０における各ＴＦＴの配置構
造を、図５（ａ），図５（ｂ）および図６を参照して、
説明する。

【００２５】ここで、図５（ａ）は本例のアクティブマ
トリクスパネルのソース線駆動回路４０のうちのＡ系列
のシフトレジスタ４１ａの単位シフトレジスタＡ１にお
ける各ＴＦＴの配置を示す構成図、図５（ｂ）はその回
路図、図６はソース線駆動回路４０のうちのＢ系列のシ
フトレジスタ４１ｂの単位シフトレジスタＢ１における
各ＴＦＴと配線層との配置関係を示す平面図である。

【００２６】図５（ａ）および図５（ｂ）において、単
位シフトレジスタＡ１は１つのインバータ２と２つのク
ロックドインバータ３ａ，４ａとを有しているが、いず
れのクロックドインバータ３ａ，４ａも、ｐ型ＴＦＴ３
０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとで
構成されている。ここで、ｐ型ＴＦＴ３０１ａ，３０２
ａおよびｎ型ＴＦＴ４０１ａ，４０２ａが形成された各
薄膜トランジスタ形成領域３００ａ，３００ｂ，３００
ｃ，３００ｄは、基板の外周縁側から画素マトリクスの
形成領域側に向かって４列に配列されており、薄膜トラ
ンジスタ形成領域３００ａ，３００ｂ，３００ｃ，３０
０ｄのうち、薄膜トランジスタ形成クロックドインバー
タ３ａの側のｐ型ＴＦＴ３０１ａ，３０２ａが形成され
た薄膜トランジスタ形成領域３００ａの一方端と、その
ｎ型ＴＦＴ４０１ａ，４０２ａが形成された薄膜トラン
ジスタ形成領域３００ｂの一方端とは互いに近接し合い
ながら、それらの間に所定の間隔を設けてあるのに対し
て、他方端同士は反対方向に位置している。同様に、ク
ロックドインバータ４ａの側のｐ型ＴＦＴ３０１ａ，３
０２ａが形成された薄膜トランジスタ形成領域３００ｃ
の一方端と、そのｎ型ＴＦＴ４０１ａ，４０２ａが形成
された薄膜トランジスタ形成領域３００ｄの一方端とは
互いに近接し合いながら、それらの間には所定の間隔を
設けてあるのに対して、他方端同士は反対方向に位置し
ている。ここで、異なる導電型のＴＦＴが形成された薄
膜トランジスタ形成領域同士を異なる領域に偏在化させ
ているのは、ｐ型ＴＦＴ３０１ａ，３０２ａおよびｎ型
ＴＦＴ４０１ａ，４０２ａの製造プロセスでは、それら
を途中まで一括して形成して、そのうち、シリコン膜に
イオン注入する不純物のみを相違させてｎ型およびｐ型
のＴＦＴを順次形成していくときに、ｐ型の不純物をイ
オン注入する領域とｎ型の不純物をイオン注入する領域
とが近接しすぎていると、逆の導電型の不純物で汚染さ
れ、安定した特性を有するＴＦＴを形成できないためで
ある。しかしながら、その間隔を広げすぎると、結果的
には、単位シフトレジスタＡ１，Ａ２・・・の形成ピッ
チＰ２が拡張され、ソース線駆動回路４０の単位セルの
ピッチＰ１も拡張されてしまう。そこで、本例のアクテ
ィブマトリクスパネルのソース線駆動回路４０において
は、基板の外周縁側（矢印Ｘの方向）から画素マトリク
スの形成領域側（矢印Ｙの方向）に向かって４列に配列
された薄膜トランジスタ形成領域３００ａ〜３００ｄを
設け、これらの薄膜トランジスタ形成領域のうち、異な
る導電型の薄膜トランジスタが形成された薄膜トランジ
スタ形成領域の一方端側同士を互いに近接させている一
方、それらの他方端側を互いに反対方向に位置させるこ
とによって、異なる導電型のＴＦＴが形成された薄膜ト
ランジスタ形成領域同士を異なる領域に偏在化させなが
ら、単位シフトレジスタＡ１の基板の辺方向（矢印Ｚの
方向）の長さ寸法を短縮してある。また、他の単位シフ
トレジスタＡ２，Ａ３・・・，Ｂ２，Ｂ３・・・も同様
な構造になっている。たとえば、図６に示すように、単
位シフトレジスタＢ１において、ｐ型ＴＦＴ３０２ａの
ドレインに対する接続孔と、ｎ型ＴＦＴ４０１ａに対す
る接続孔とは、基板の外周縁側から画素マトリクスの形
成領域側に向かって同一線上に位置するまで、薄膜トラ
ンジスタ形成領域３００ａと薄膜トランジスタ形成領域
３００ｂとの基板の辺方向に対する間隔および薄膜トラ
ンジスタ形成領域３００ｄと薄膜トランジスタ形成領域
３００ｃとの基板の辺方向に対する間隔を狭めて、単位
シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・形
成ピッチＰ２を狭めてある。また、インバータ２を構成
するｐ型ＴＦＴ２０１の形成位置をｐ型ＴＦＴ３０１
ａ，３０２ａが形成された薄膜トランジスタ形成領域３
００ａ，３００ｃに対応させていると共に、ｎ型ＴＦＴ
２０２の形成位置をｎ型ＴＦＴ４０１ａ，４０２ａが形
成された薄膜トランジスタ形成領域３００ｂ，３００ｄ
に対応させて、異なる導電型のＴＦＴが形成された薄膜
トランジスタ形成領域同士を異なる領域に偏在化させて
いる。そして、図１及び図６に示すように、シフトレジ
スタＡ１，Ａ２のビットはＳＰ１，ＳＰ３は、シフトレ
ジスタＢ１，Ｂ２のｐ導電型トランジスタ形成領域及び
間空き領域Eを介して対応するアナログスイッチ部に接
続されていると共に、シフトレジスタＢ１，Ｂ２のビッ
ト出力線ＳＰ０，ＳＰ２はシフトレジスタＢ１，Ｂ２自
身のｎ導電型トランジスタ形成領域を介して対応するア
ナログスイッチに接続している。

【００２７】さらに、本例のアクティブマトリクスパネ
ルのソース線駆動回路４０においては、図６のＶ−Ｖ線
における断面図を図７に示すように、絶縁性の透明基板
１１の表面上に形成されたシリコン層１０３に対し、ｐ
型の不純物をイオン注入してクロックドインバータ４ａ
のｐ型ＴＦＴ３０１ａ，３０２ａを形成してあるが、そ
のうち、ｎ型ＴＦＴ３０１ａのソース１０１ａとｎ型Ｔ
ＦＴ３０２ａのドレイン１０２ａとを共通の高濃度の不
純物が導入されたシリコン領域１０３ａで共有化して、
その基板の辺方向に対する形成間隔をさらに狭めてあ
る。また、他のＴＦＴにおいても、同じ領域をＴＦＴの
ソースとドレインとが共有する構造が採用されている。
なお、図７において、１０４ａ，１０５ａはｎ型ＴＦＴ
３０１ａ，３０２ａの多結晶シリコンで構成されたゲー
ト電極であって、そのうち、ゲート電極１０４ａはそこ
から延出してクロック信号入力線４９ｂを構成してい
る。一方、１０６ａ，１０７ａは、アルミニウム配線層
であって、ｎ型ＴＦＴ４０１ａ，４０２ａに対してドレ
イン電位およびソース電位を供給するソース・ドレイン
配線層を構成している。なお、図８には、バッファ回路
４７およびアナログスイッチ部４５における各ＴＦＴお
よび配線層の配置構造を示してある。この図に示すよう
に、シフトレジスタ４１の側において単位シフトレジス
タＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・の形成ピッチＰ
２が狭小化されたのに対応して、そこからのビット信号
出力線４６のピッチも狭小化されていると共に、ソース
線駆動回路４０の単位セルのピッチＰ１も狭小化されて
いる。

【００２８】以上のとおり、本例のアクティブマトリク
スパネルのソース線駆動回路４０においては、その単位
シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・が
基板の外周縁側（矢印Ｘの方向）から画素マトリクスの
形成領域側（矢印Ｙの方向）までの間に配置された２つ
のシフトレジスタ形成領域４２ａ，４２ｂに分割して形
成してあるため、ソース線駆動回路４０の単位セルのピ
ッチＰ１が小さい。また、ソース線駆動回路４０のう
ち、回路素子の形成密度が高い単位シフトレジスタＡ
１，Ａ２・・・，Ｂ１，Ｂ２・・・のクロックドシフト
レジスタ３ａ，３ｂ，４ａ，４ｂの形成領域において
は、それを構成するｐ型ＴＦＴ３０１ａ，３０２ａ，３
０１ｂ，３０２ｂおよびｎ型ＴＦＴ４０１ａ，４０２
ａ，４０１ｂ，４０２ｂの形成領域を、基板の外周縁側
（矢印Ｘの方向）から画素マトリクスの形成領域側（矢
印Ｙの方向）に向かって４列に配列し、かつ、異なる導
電型の薄膜トランジスタが形成された薄膜トランジスタ
形成領域の一方端側同士を互いに近接させている一方、
それらの他方端側を互いに反対方向に位置させているた
め、異なる導電型のＴＦＴが形成された薄膜トランジス
タ形成領域同士を異なる領域に偏在化させながら、単位
シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・の
基板の辺方向（矢印Ｚの方向）の長さ寸法を、従来の２
／３にまで短縮してある。このため、単位シフトレジス
タＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・の形成ピッチＰ
２が狭小化されて、ソース線駆動回路４０の単位セルの
ピッチが狭小化されている。このため、ソース線駆動回
路４０の単位セルのピッチＰ１に規定される画素マトリ
クスの画素を微細化して表示の品位を向上することがで
きる。

【００２９】また、シフトレジスタ４１にクロック信号
ＣＫＡ（ＣＬＡ，ＣＬＡ＊），ＣＫＢ（ＣＬＢ，ＣＬＢ
＊）を供給するＡ系列およびＢ系列のクロック信号線４
３，４４のうち、Ａ系列のクロック信号線４３を第１の
シフトレジスタ形成領域４２ａに対して隣接する位置に
並列配置し、Ｂ系列のクロック信号線４４を第２のシフ
トレジスタ形成領域４２ｂに対して隣接する位置に並列
配置しているため、各クロック信号線４３，４４からシ
フトレジスタ４１までのクロック信号入力線４９ａ，４
９ｂの配線長さが、略同寸法かつ最短寸法に設計されて
いる。このため、配線抵抗の差または寄生容量の差に起
因して、クロック信号ＣＫＡ，ＣＫＢの同期がずれると
いう問題が発生しないので、シフトレジスタ４１が誤動
作せず、アクティブマトリクスパネルの信頼性が高い。
また、Ａ系列のクロック信号線４３は第１のシフトレジ
スタ形成領域４２ａに対して基板の外周縁側に形成さ
れ、Ｂ系列のクロック信号線４４は第２のシフトレジス
タ形成領域４２ｂに対して画素マトリクスの形成領域側
（矢印Ｙの方向）に形成されているため、第１および第
２のシフトレジスタ形成領域４２ａ，４２ｂを、クロッ
ク信号入力線４９ａ，４９ｂが通過していないので、単
位シフトレジスタＡ１，Ｂ１，Ａ２，Ｂ２・・・をさら
に近接し合う状態で形成できる。

【００３０】〔実施例２〕図９は本発明の実施例２に係
るアクティブマトリクスパネル（液晶表示パネル）のソ
ース線駆動回路側のブロック図であり、図９にはそのシ
フトレジスタおよびクロック信号線の配置関係を示して
ある。ここで、本例のアクティブマトリクスパネルの全
体構成は、図１３に示すブロック図と同様であるため、
全体構成の説明は省略する。また、ソース線駆動回路を
構成するシフトレジスタ，バッファ回路およびアナログ
スイッチ部のうち、バッファ回路およびアナログスイッ
チ部の構成は、実施例１のアクティブマトリクスパネル
と同様であって、しかも、シフトレジスタ，バッファ回
路およびアナログスイッチ部を構成する回路要素も、実
施例１のアクティブマトリクスパネルと同様であるた
め、本例のアクティブマトリクスパネルについては、図
９のブロック図のみに基づいて説明する。

【００３１】図９において、本例のアクティブマトリク
スパネルのソース線駆動回路５０は４系列化されてお
り、ソース線駆動回路５０は、画素マトリクスおよびゲ
ート線駆動回路（いずれも、図示せず。）と共に同一の
透明基板上に形成されて、画素マトリクスの各画素の表
示動作を駆動する。また、ソース線駆動回路５０は、基
板の外周縁から画素マトリクスの形成領域までの間に形
成されており、そのシフトレジスタ５１は、基板の外周
縁側（矢印Ｘの方向）の第１のシフトレジスタ形成領域
５２ａと、画素マトリクスの形成領域側（矢印Ｙの方
向）の第２のシフトレジスタ形成領域５２ｂとに分割し
て形成されている。これらの第１および第２のシフトレ
ジスタ形成領域５２ａ，５２ｂのうち、第１のシフトレ
ジスタ形成領域５２ａには、単位シフトレジスタＡ１，
Ａ２・・・からなるＡ系列のシフトレジスタ５１ａおよ
び単位シフトレジスタＣ１，Ｃ２・・・からなるＣ系列
のシフトレジスタ５１ｃ（第１のシフトレジスタ）が交
互に形成されている一方、第２のシフトレジスタ形成領
域５２ｂには、単位シフトレジスタＢ１，Ｂ２・・・か
らなるＢ系列のシフトレジスタ５１ｂおよび単位シフト
レジスタＤ１，Ｄ２・・・からなるＤ系列のシフトレジ
スタ５１ｄ（第２のシフトレジスタ）が交互に形成され
ている。

【００３２】ここで、Ａ系列のシフトレジスタ５１ａお
よびＣ系列のシフトレジスタ５１ｃに対してクロック信
号ＣＫＡ，ＣＫＣを供給するＡ系列のクロック信号線５
３およびＣ系列のクロック信号線５４（第１のクロック
信号線）は、第１のシフトレジスタ形成領域５１ａに対
して隣接する位置に並列配置され、Ｂ系列のシフトレジ
スタ５１ｂおよびＤ系列のシフトレジスタ５１ｄに対し
てクロック信号ＣＫＢ，ＣＫＤを供給するＢ系列のクロ
ック信号線５５およびＤ系列のクロック信号線５６（第
２のクロック信号線）は、第２のシフトレジスタ形成領
域５１ｂに対して隣接する位置に並列配置されている。
また、Ａ系列のクロック信号線５３およびＣ系列のクロ
ック信号線５４は第１のシフトレジスタ形成領域５２ａ
に対して基板の外周縁側（矢印Ｘの方向）に形成されて
いるのに対して、Ｂ系列のクロック信号線５５およびＤ
系列のクロック信号線５６は第２のシフトレジスタ形成
領域５２ｂに対して画素マトリクスの形成領域側（矢印
Ｙの方向）に形成されている。このため、Ａ系列のクロ
ック信号線５３（第１のクロック信号線）からＡ系列の
シフトレジスタ５１ａまでのクロック信号入力線５９ａ
の配線長さと、Ｂ系列のクロック信号線５５（第２のク
ロック信号線）からＢ系列のシフトレジスタ５１ｂまで
のクロック信号入力線５９ｂの配線長さとを、略同寸法
かつ最短寸法に設計するのが容易になっている。同様
に、Ｃ系列のクロック信号線５４（第１のクロック信号
線）からＣ系列のシフトレジスタ５１ｃまでのクロック
信号入力線５９ｃの配線長さと、Ｄ系列のクロック信号
線５６（第２のクロック信号線）からＤ系列のシフトレ
ジスタ５１ｄまでのクロック信号入力線５９ｄの配線長
さも、略同寸法かつ最短寸法に設計されている。また、
Ａ系列のクロック信号線５３とＣ系列のクロック信号線
５４とは近接し合って並列していると共に、Ｂ系列のク
ロック信号線５５とＤ系列のクロック信号線５６とは近
接し合って並列しているため、いずれのクロック信号入
力線５９ａ，５９ｂ，５９ｃ，５９ｄの配線長さも略同
寸法になっている。

【００３３】なお、第２のシフトレジスタ形成領域５２
ｂに対して画素マトリクスの形成領域側（矢印Ｙの方
向）には、シフトレジスタ５１の各単位シフトレジスタ
からビット信号を、サンプルホールド部のアナログスイ
ッチ部６５の側に向けて送出するためのビット信号線６
６が形成され、その途中位置には、ビット信号を遅延さ
せて、ビット信号出力線６６が交差する側のＢ系列のク
ロック信号線５５およびＤ系列のクロック信号線５６か
らのノイズの影響を緩和する機能も発揮するバッファ回
路６７が、実施例１と同様に、２つのインバータなどに
よって構成されている。

【００３４】なお、本例においても、いずれのクロック
信号線５３，５４，５５，５６も、互いに逆相のクロッ
ク信号を供給する２本のクロック信号線で構成されてお
り、Ａ〜Ｄ系列のシフトレジスタ５１ａ〜５１ｄのう
ち、奇数番目の単位シフトレジスタＡ１，Ｃ１，Ｂ１，
Ｄ１・・・と、偶数番目の単位シフトレジスタＡ２，Ｃ
２，Ｂ２，Ｄ２・・・とは、互いに逆相のクロック信号
によって駆動される。また、Ａ系列のクロック信号線５
３からのクロック信号ＣＫＡの位相，Ｂ系列のクロック
信号線５５からのクロック信号ＣＫＢの位相，Ｃ系列の
クロック信号線５４からのクロック信号ＣＫＣの位相お
よびＤ系列のクロック信号線５６からのクロック信号Ｃ
ＫＤの位相は、互いに４５°ずつずらして、４系列化し
ての駆動が可能になっている。このため、シフトレジス
タ５１を構成する薄膜トランジスタの動作を高周波化す
ることなく、ソース線駆動回路５０の動作速度を高める
ことができる。

【００３５】また、本例のアクティブマトリクスパネル
のソース線駆動回路５０においても、実施例１と同様
に、図５（ｂ）に示す１ビット当たりの単位シフトレジ
スタ、たとえば、単位シフトレジスタＡ１は、１つのイ
ンバータ２と２つのクロックドインバータ３ａ，４ａと
を有し、そのうち、クロックドインバータ３ａは、図５
（ａ）に示すように、基板の外周縁側（矢印Ｘの方向）
から画素マトリクスの形成領域側（矢印Ｙの方向）に向
かって配列された４列の薄膜トランジスタ形成領域３０
０ａ，３００ｂ，３００ｃ，３００ｄに形成されてい
る。ここで、ｐ型ＴＦＴ３０１ａ，３０２ａが形成され
た薄膜トランジスタ形成領域３００ａ，そのｎ型ＴＦＴ
４０１ａ，４０２ａが形成された薄膜トランジスタ形成
領域３００ｂ，クロックドインバータ４ａの側のｎ型Ｔ
ＦＴ４０１ａ，４０２ａが形成された薄膜トランジスタ
形成領域３００ｄ，そのｐ型ＴＦＴ３０１ａ，３０２ａ
が形成された薄膜トランジスタ形成領域３００ｃの順序
に配列された薄膜トランジスタ形成領域３００ａ〜３０
０ｄのうち、異なる導電型のＴＦＴが形成された薄膜ト
ランジスタ形成領域３００ａと薄膜トランジスタ形成領
域３００ｂとは基板の辺方向に向かって近接した位置で
分離してあり、同様に、薄膜トランジスタ形成領域３０
０ｄと薄膜トランジスタ形成領域３００ｃも基板の辺方
向に向かって近接した位置で分離してある。また、他の
単位シフトレジスタＡ２，Ａ３・・・，Ｂ１，Ｂ２・・
・も同様な構造になっている。

【００３６】このため、本例のアクティブマトリクスパ
ネルにおいても、実施例１と同様に、薄膜トランジスタ
形成領域３００ａと薄膜トランジスタ形成領域３００ｂ
との基板の辺方向に対する間隔および薄膜トランジスタ
形成領域３００ｄと薄膜トランジスタ形成領域３００ｃ
との基板の辺方向（矢印Ｚの方向）に対する間隔を狭め
て、単位シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２
・・・形成ピッチＰ２を狭小化してある。さらに、シフ
トレジスタ７１は、基板の外周縁側の第１のシフトレジ
スタ形成領域５２ａと画素マトリクスの形成領域側の第
２のシフトレジスタ形成領域５２ｂとに、Ａ系列および
Ｃ系列のシフトレジスタ５１ａ，５１ｃとＢ系列および
Ｄ系列のシフトレジスタ５１ｂ，５１ｃとして並列状態
に分割して形成されているため、ソース線駆動回路５０
の単位セルのピッチＰ１は狭ピッチ化されている。従っ
て、画素マトリクスの画素ピッチを狭小化して、表示の
品位を向上することができる。ここで、Ａ系列〜Ｄ系列
のクロック信号線５３〜５６は、それぞれ対応するシフ
トレジスタ形成領域に対して隣接する位置に並列配置さ
れているため、各クロック信号線５３〜５６からシフト
レジスタ４１までのクロック信号入力線５９ａ〜５９ｄ
の配線長さが、各系列間で同寸法、かつ、最短寸法に設
計可能である。このため、配線抵抗の差または寄生容量
の差に起因してのクロック信号ＣＫＡ，ＣＫＢ，ＣＫ
Ｃ，ＣＫＤの同期のずれが発生することがない。それ
故、シフトレジスタ５１に誤動作が生じず、アクティブ
マトリクスパネルの信頼性が高い。しかも、シフトレジ
スタ４１を４系列駆動しているため、ソース線駆動回路
５０の動作速度をさらに高速化することができる。

【００３７】〔実施例３〕図１０は本発明の実施例３に
係るアクティブマトリクスパネル（液晶表示パネル）の
ソース線駆動回路側における薄膜トランジスタおよび配
線層の配置を示す構成図、図１１はそのブロック図、図
１２はその回路図である。本例のアクティブマトリクス
パネルの全体構成も、図１３に示すブロック図と同様で
あるため、全体構成の説明は省略する。また、ソース線
駆動回路を構成するシフトレジスタ，バッファ回路およ
びアナログスイッチ部のうち、バッファ回路およびアナ
ログスイッチ部の構成は、実施例１のアクティブマトリ
クスパネルと同様であって、しかも、シフトレジスタ，
バッファ回路およびアナログスイッチ部を構成する回路
要素も、実施例１のアクティブマトリクスパネルと同様
であるため、図１０には、シフトレジスタ側の構造のみ
を示してある。

【００３８】これらの図において、本例のソース線駆動
回路７０は１系列の駆動方式であって、ソース線駆動回
路７０は、画素マトリクスおよびゲート線駆動回路（い
ずれも、図示せず。）と共に同一の透明基板上に形成さ
れて、画素マトリクスの各画素の表示動作を駆動する。
また、ソース線駆動回路７０は、基板の外周縁から画素
マトリクスの形成領域までの間に形成されており、本例
においては、そのシフトレジスタ７１は、基板の外周縁
側の第１のシフトレジスタ形成領域７２ａと画素マトリ
クスの形成領域側の第２のシフトレジスタ形成領域７２
ｂとに分割されて形成されている。すなわち、第１およ
び第２のシフトレジスタ形成領域７２ａ，７２ｂのう
ち、第１のシフトレジスタ形成領域７２ａには、クロッ
ク信号ＣＫＡによって駆動される単位シフトレジスタＡ
１，Ａ４，Ａ５・・・からなる第１のシフトレジスタ７
１ａが形成されている一方、第２のシフトレジスタ形成
領域７２ｂには、同じクロック信号ＣＫＡによって駆動
される単位シフトレジスタＡ２，Ａ３，Ａ６・・・から
なる第２のシフトレジスタ７１ｂが形成されている。

【００３９】ここで、第１のシフトレジスタ５１ａにク
ロック信号ＣＫＡを供給する第１のクロック信号線７３
は第１のシフトレジスタ形成領域７１ａに対して隣接す
る位置に並列配置されている一方、第２のシフトレジス
タ７１ｂにクロック信号ＣＫＡを供給する第２のクロッ
ク信号線７４は第２のシフトレジスタ形成領域７１ｂに
対して隣接する位置に並列配置されている。また、第１
のクロック信号線７３は第１のシフトレジスタ形成領域
７２ａに対して基板の外周縁側（矢印Ｘの方向）に形成
され、第２のクロック信号線７４は第２のシフトレジス
タ形成領域７２ｂに対して画素マトリクスの形成領域側
（矢印Ｙの方向）に形成されている。さらに、第１のク
ロック信号線７３から第１のシフトレジスタ７１ａまで
のクロック信号入力線７９ａの配線長さと、第２のクロ
ック信号線７４から第２のシフトレジスタ７１ｂまでの
クロック信号入力線７９ｂの配線長さとは、互いに同寸
法、かつ最短寸法に設計されている。また、第２のシフ
トレジスタ形成領域７２ｂに対して画素マトリクスの形
成領域側（矢印Ｙの方向）には、シフトレジスタ７１か
らのビット信号をアナログスイッチ部７５の側（画素マ
トリクスの側）に向けて送出するためのビット信号線７
６が形成され、その途中位置には、ビット信号を遅延さ
せて、ビット信号出力線７６が交差する第２のクロック
信号線７４からのノイズの影響を緩和する機能も発揮す
るバッファ回路７７が、実施例１と同様に、２つのイン
バータなどによって構成されている。なお、本例におい
ても、第１および第２のシフトレジスタ７１ａ，７１ｂ
は、いずれも実施例１と同様な回路要素から構成されて
いる一方、いずれのクロック信号線７３，７４も、互い
に逆相のクロック信号ＣＬＡ，ＣＬＡ＊を供給する２本
のクロック信号線７３１，７３２，７４１，７４２で構
成されて、第１のシフトレジスタ７１ａと第２のシフト
レジスタ７１ａとを互いに逆相のクロック信号ＣＬＡ，
ＣＬＡ＊によって駆動可能になっている。ここで、第１
および第２のクロック信号線７３，７４のいずれもを１
本のクロック信号線で構成することもできるが、第１お
よび第２のクロック信号線７３，７４を互いに逆相のク
ロック信号ＣＬＡ，ＣＬＡ＊に対応する２本のクロック
信号線で構成することによって、クロック信号線７３，
７４間の寄生容量などを等価にして、一方側のクロック
信号が他方側のクロック信号に比して遅延することを防
止してある。

【００４０】また、本例のソース線駆動回路５０におい
ても、図５（ａ）および図５（ｂ）に示すように、１ビ
ット当たりの単位シフトレジスタ、たとえば、単位シフ
トレジスタＡ１のクロックドインバータ３ａを、基板の
外周縁側（矢印Ｘの方向）から画素マトリクスの形成領
域側（矢印Ｙの方向）に向かって配列された４列の薄膜
トランジスタ形成領域３００ａ，３００ｂ，３００ｃ，
３００ｄに形成してある。これらの薄膜トランジスタ形
成領域３００ａ〜３００ｄは、クロックドインバータ３
ａの側のｐ型ＴＦＴ３０１ａ，３０２ａが形成された薄
膜トランジスタ形成領域３００ａ，そのｎ型ＴＦＴ４０
１ａ，４０２ａが形成された薄膜トランジスタ形成領域
３００ｂ，クロックドインバータ４ａの側のｎ型ＴＦＴ
４０１ａ，４０２ａが形成された薄膜トランジスタ形成
領域３００ｄ，そのｐ型ＴＦＴ３０１ａ，３０２ａが形
成された薄膜トランジスタ形成領域３００ｃの順序に配
列されており、そのうち、異なる導電型の薄膜トランジ
スタが形成された薄膜トランジスタ形成領域の一方端側
同士は互いに近接している一方、それらの他方端側は互
いに反対方向に位置している。すなわち、異なる導電型
のＴＦＴが形成された薄膜トランジスタ形成領域３００
ａと薄膜トランジスタ形成領域３００ｂとは基板の辺方
向に向かって近接した位置で分離してあり、同様に、薄
膜トランジスタ形成領域３００ｄと薄膜トランジスタ形
成領域３００ｃも基板の辺方向に向かって近接した位置
で分離してある。また、他の単位シフトレジスタＡ２，
Ａ３・・・も同様な構造になっている。

【００４１】このため、本例のアクティブマトリクスパ
ネルにおいては、実施例１と同様に、薄膜トランジスタ
形成領域３００ａと薄膜トランジスタ形成領域３００ｂ
との基板の辺方向に対する間隔および薄膜トランジスタ
形成領域３００ｄと薄膜トランジスタ形成領域３００ｃ
との基板の辺方向に対する間隔を狭めて、単位シフトレ
ジスタＡ１，Ａ２・・・の形成ピッチＰ２を狭めて、ソ
ース線駆動回路７０の単位セルのピッチＰ１を狭小化し
てある。また、シフトレジスタ７１は、基板の外周縁側
の第１のシフトレジスタ形成領域７２ａと、画素マトリ
クスの形成領域側の第２のシフトレジスタ形成領域７２
ｂとに並列状態に分割して形成してあるため、ソース線
駆動回路７０の単位セルのピッチＰ１はさらに狭ピッチ
化されている。従って、画素マトリクスの画素ピッチを
狭小化して、表示の品位を向上することができる。ここ
で、第１のクロック信号線７３は第１のシフトレジスタ
形成領域７２ａに対して隣接する位置に並列配置され、
第２のクロック信号線７４第２のシフトレジスタ形成領
域７２ｂに対して隣接する位置に並列配置されているた
め、各クロック信号線７３，７４からシフトレジスタ４
１までのクロック信号入力線７９ａ，７９ｂの配線長さ
が、各系列間で同寸法、かつ、最短寸法に設計されてい
る。このため、配線抵抗の差または寄生容量の差に起因
してのクロック信号ＣＫＡの同期ずれが発生しない。そ
れ故、シフトレジスタ７１に誤動作が生じないので、ア
クティブマトリクスパネルの信頼性が高い。

【００４２】なお、上記の構成を備える薄膜トランジス
タの配置構造については、ゲート線駆動回路側にも採用
できる。

【００４３】

【発明の効果】以上のとおり、本発明に係るアクティブ
マトリクスパネルにおいては、、互いに位相のずれた第
１及び第２のクロック信号によって第１及び第２のクロ
ック別シフトレジスタが駆動されるため、駆動回路の高
速動作化を図ることができると共に、１ビット当りの単
位シフトレジスタの占有面積が従来と同等であっても、
第１及び第２のクロック別シフトレジスタが並行配置さ
れているので、駆動回路の単位セルの狭ピッチ化に伴な
い画素ピッチを狭くでき、高精細化を実現できる。特
に、１つのクロックドインバータを構成する第１導電型
トランジスタ形成領域と第２導電型トランジスタ形成領
域とが食違い配置となっているため、画素ピッチの狭小
化を図ることが可能となると共に、相互の導電型領域間
ではそのオーバーラップ部分において相互配線を屈曲さ
せずに縦配線として接続でき、その余に縦配線の通過余
裕を確保できる。しかしながら、斯かるレイアウトで
は、第２導電型トランジスタ形成領域同士を隣接列に近
接できる利点があるものの、この部分では第２のクロッ
ク別シフトレジスタ自身の縦配線が輻輳してしまうの
で、第１のクロック別シフトレジスタの第１のビット出
力線の通過余裕を損なう。ところが、第１導電型トラン
ジスタ形成領域同士は複数列違いの間空き領域を以って
離隔しているため、第１のクロック別シフトレジスタの
第１のビット出力線を第２のクロック別シフトレジスタ
の第１導電型トランジスタ形成領域及び間空き領域を介
して第１のビット別スイッチ手段に接続すると共に、第
２のクロック別シフトレジスタの第２のビット出力線を
第２のクロック別シフトレジスタ自身の第２導電型トラ
ンジスタ形成領域を介して第２のビット別スイッチ手段
に接続してあるので、内部配線と第１及び第２のビット
出力線の通過を保証した上で、画素ピッチの狭小化を実
現できる。従って、駆動回路の高速動作化と画素ピッチ
の狭小化によって表示品質の向上を図ることができる。

【００４４】そして本発明では、並行配置された第１及
び第２のクロック別シフトレジスタが並行配置された第
１及び第２のクロック線の内側に挟まれているため、第
１及び第２のクロック信号入力線の最短化及び同長化を
図り、高速シフト動作の誤動作を防止できるばかりか、
第２のビット出力線の配線長が増す分、却って第１のビ
ット出力線の比較的長い配線長に近づけることができ、
配線抵抗の同等化の設計自由度が増すと共に、第２のビ
ット出力線も第１のビット出力線と同様に第２のクロッ
ク信号線と必ず交差することになるため、第２のクロッ
ク信号線との交差回数の同数化により交差部分での寄生
容量の同等化を実現でき、第１と第２のビット出力信号
相互のタイミングずれを抑制でき、表示品質を向上でき
る。第２のクロック信号線との交差によって、いずれの
ビット出力信号にノイズ等の重畳する虞れがあるもの
の、第１及び第２のビット出力線の途中であって第２の
クロック線と第１及び第２のビット別スイッチ手段との
間にバッファ回路を設けることによって、ノイズ等を平
等に緩和でき、表示品質の劣化を防止できる。

【００４５】

【００４６】

【００４７】

【図面の簡単な説明】

【図１】本発明の実施例１に係るアクティブマトリクス
パネルにおける２系列のソース線駆動回路の各構成部分
の配置を示す構成図である。

【図２】図１に示すソース線駆動回路のブロック図であ
る。

【図３】図１に示すソース線駆動回路の回路図である。

【図４】図１に示すソース線駆動回路の各部に入出力さ
れる信号のタイミングチャート図である。

【図５】（ａ）は図１に示すソース線駆動回路のシフト
レジスタのうちの単位シフトレジスタにおける各構成部
分の配置を示す構成図、（ｂ）はその回路図である。

【図６】図１に示すソース線駆動回路のシフトレジスタ
における各構成部分の配置を示す平面図である。

【図７】図６のＶ−Ｖ線における断面図である。

【図８】図１に示すソース線駆動回路のアナロクスイッ
チ部における各構成部分の配置を示す平面図である。

【図９】本発明の実施例２に係るアクティブマトリクス
パネルにおける４系列のソース線駆動回路のブロック図
である。

【図１０】本発明の実施例３に係るアクティブマトリク
スパネルにおける１系列のソース線駆動回路の各構成部
分の配置を示す構成図である。

【図１１】図１０に示すソース線駆動回路のブロック図
である。

【図１２】図１０に示すソース線駆動回路の回路図であ
る。

【図１３】アクティブマトリクスパネルの全体構成を示
すブロック図である。

【図１４】（ａ）はシフトレジスタの回路図、（ｂ）は
そのインバータの構成図、（ｃ）および（ｄ）はそのク
ロックドインバータの構成図である。

【図１５】従来のアクティブマトリクスパネルにおける
１系列のソース線駆動回路の各構成部分の配置を示す構
成図である。

【図１６】従来のアクティブマトリクスパネルにおける
２系列のソース線駆動回路の各構成部分の配置を示す構
成図である。

【符号の説明】

１１・・・透明基板 １２，４０，５０，７０，８０，９０・・・ソース線駆
動回路 １３，２０，４１，５１，７１，８１，９１・・・シフ
トレジスタ １７，１８，１９・・・サンプルホールド回路 ２１・・・ゲート線駆動回路 ２２・・・画素マトリクス ２４，２５・・・ゲート線 ２６，２７，２８・・・ソース線 ２９・・・薄膜トランジスタ ３０・・・液晶セル ３４，３７，８３，８４，９３，９４・・・クロック信
号線 ４１ａ，５１ａ・・・Ａ系列のシフトレジスタ（第１の
シフトレジスタ） ４１ｂ，５１ｂ・・・Ｂ系列のシフトレジスタ（第２の
シフトレジスタ） ４２ａ，５２ａ，７２ａ・・・第２のシフトレジスタ形
成領域 ４２ｂ，５２ｂ，７２ｂ・・・第２のシフトレジスタ形
成領域 ４３，５３・・・Ａ系列のクロック信号線（第１のクロ
ック信号線） ４４，５５・・・Ｂ系列のクロック信号線（第２のクロ
ック信号線） ４５，６５，７５，８５・・・アナログスイッチ部 ４６，６６，６６ａ，６６ｂ，７６，８６・・・ビット
信号出力線 ４７，６７，７７・・・バッファ回路 ４９ａ，４９ｂ，５９ａ〜５９ｄ，７９ａ，７９ｂ，８
９ａ，８９ｂ・・・クロック信号入力線 ５１ｃ・・・Ｃ系列のシフトレジスタ（第１のシフトレ
ジスタ） ５１ｄ・・・Ｄ系列のシフトレジスタ（第２のシフトレ
ジスタ） ５４・・・Ｃ系列のクロック信号線（第１のクロック信
号線） ５６・・・Ｄ系列のクロック信号線（第２のクロック信
号線） ７３・・・第１のクロック信号線 ７４・・・第１のクロック信号線 ３００ａ，３００ｂ，３００ｃ，３００ｄ・・・薄膜ト
ランジスタ形成領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/133 550 G09F 9/30 338 G09G 3/36

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 並行配置であって、互いに位相のずれた
   第１及び第２のクロック信号を転送する第１及び第２の
   クロック信号線と、ビデオ信号を転送するビデオ信号線
   と、第１のクロック信号線に隣接し、第１のクロック信
   号線から第１のクロック信号入力線を介して入来する第
   １のクロック信号に同期して各単位シフトレジスタが互
   いに位相のずれたｎ個の第１ビット出力信号を並列出力
   する第１のクロック別シフトレジスタと、第１のクロッ
   ク別シフトレジスタに対して並行すると共に第２のクロ
   ック線信号に隣接し、第２のクロック信号線から第２の
   クロック信号入力線を介して入来する第２のクロック信
   号に同期して各単位シフトレジスタが互いに位相のずれ
   たｍ個の第２ビット出力信号を並列出力する第２のクロ
   ック別シフトレジスタと、第１のビット出力線を介する
   第１ビット出力信号に基づき前記ビデオ信号を画素領域
   の信号線に引き込むためのｎ個の第１のビット別スイッ
   チ手段と、第２のビット出力線を介する第２ビット出力
   信号に基づき前記ビデオ信号を前記画素領域の別の信号
   線に引き込むためのｍ個の第２のビット別スイッチ手段
   とを有し、第２のクロック信号線は第１のクロック信号
   線及び第１のクロック別シフトレジスタよりも前記画素
   領域寄りに位置し、第１及び第２のビット別スイッチ手
   段は第２のクロック信号線よりも前記画素領域寄りに位
   置して成るアクティブマトリクスパネルの駆動回路であ
   って、 第１及び第２のクロック別シフトレジスタの各単位シフ
   トレジスタはそれぞれ第１及び第２のクロックドインバ
   ータ回路を有し、各クロックドインバータ回路は同導電
   型の薄膜トランジスタ同士を組みとする第１導電型トラ
   ンジスタ形成領域と第２導電型トランジスタ形成領域と
   に分離して作り込まれており、 第２のクロック別シフトレジスタにおける第１クロック
   ドインバータ回路の第１導電型トランジスタ形成領域と
   第２のクロック別シフトレジスタにおける第２クロック
   ドインバータ回路の第１導電型トランジスタ形成領域と
   は列違いで画素ピッチ幅の一方端寄りに偏在していると
   共に、第２のクロック別シフトレジスタにおける第１ク
   ロックドインバータ回路の第２導電型トランジスタ形成
   領域と第２のクロック別シフトレジスタにおける第２ク
   ロックドインバータ回路の第２導電型トランジスタ形成
   領域とは列違いで画素ピッチ幅の他方端寄りに偏在し、
   第 ２のクロック別シフトレジスタにおける第１クロック
   ドインバータ回路の第２導電型トランジスタ形成領域と
   第２のクロック別シフトレジスタにおける第２クロック
   ドインバータ回路の第２導電型トランジスタ形成領域と
   は列違いで隣接していると共に、第２のクロック別シフ
   トレジスタにおける第１クロックドインバータ回路の第
   １導電型トランジスタ形成領域と第２のクロック別シフ
   トレジスタにおける第２クロックドインバータ回路の第
   １導電型トランジスタ形成領域とは複数列違いの間空き
   領域を以って離隔し、前記第１のクロック別シフトレジ
   スタの第１のビット出力線が第２のクロック別シフトレ
   ジスタの第１導電型トランジスタ形成領域及び前記間空
   き領域を介して第１のビット別スイッチ手段に接続され
   ていると共に、第２のクロック別シフトレジスタの第２
   のビット出力線が第２のクロック別シフトレジスタ自身
   の第２導電型トランジスタ形成領域を介して第２のビッ
   ト別スイッチ手段に接続して成ることを特徴とするアク
   ティブマトリクスパネルの駆動回路 。
2. 【請求項２】 請求項１に記載のアクティブマトリクス
   パネルの駆動回路において、第１及び第２のクロック別
   シフトレジスタが第１及び第２のクロック線の内側に挟
   まれていることを特徴とするアクティブマトリクスパネ
   ルの駆動回路。
3. 【請求項３】 請求項２に記載のアクティブマトリクス
   パネルの駆動回路において、前記第１及び第２のビット
   出力線の途中であって前記第２のクロック線と前記第１
   及び第２のビット別スイッチ手段との間にバッファ回路
   が介在していることを特徴とするアクティブマトリクス
   パネルの駆動回路。
4. 【請求項４】 請求項２又は請求項３に記載のアクティ
   ブマトリクスパネルの駆動回路において、前記バッファ
   回路と前記第１及び第２のクロック別シフトレジスタと
   の間に前記ビデオ信号線が並行配置されていることを特
   徴とするアクティブマトリクスパネルの駆動回路。
5. 【請求項５】 請求項１乃至請求項４のいずれか一項に
   記載のアクティブマトリクスパネルの駆動回路におい
   て、前記第１のクロック信号線は互い位相のずれた第１
   のクロック信号を転送する複数本のクロック信号線であ
   り、前記第２のクロック信号線は互い位相のずれた第２
   のクロック信号を転送する複数本のクロ ック信号線であ
   ることを特徴とするアクティブマトリクスパネルの駆動
   回路。
6. 【請求項６】 請求項１乃至請求項５のいずれか一項に
   規定するアクティブマトリクスパネルの駆動回路を用い
   て成ることを特徴とするアクティブマトリクスパネル。