JPH05292101A - Communication equipment - Google Patents
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- JPH05292101A JPH05292101A JP9289492A JP9289492A JPH05292101A JP H05292101 A JPH05292101 A JP H05292101A JP 9289492 A JP9289492 A JP 9289492A JP 9289492 A JP9289492 A JP 9289492A JP H05292101 A JPH05292101 A JP H05292101A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数個の通信ユニット
間で通信線を介して信号を授受する通信装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a communication device for exchanging signals between a plurality of communication units via communication lines.
【０００２】[0002]
【従来の技術】この種の通信装置は、例えば図４に示す
ように複数個の多重通信ユニット１０Ａ、１０Ｂ……１
０Ｎを通信線２０で接続してなり、各通信ユニット１０
は図５に示すように、ハイレベル信号およびローレベル
信号を択一的に生成して通信線２０に出力する送信回路
１１と、その送信回路１１がハイレベル信号またはロー
レベル信号を出力するようにその送信回路１１に制御信
号を入力する送信制御回路１２と、通信線２０上の信号
を受信する受信回路１３と、送信制御回路１２を制御す
る通信制御回路１４と、この通信制御回路１４を制御す
る中央制御回路１５とを備えてなる。2. Description of the Related Art A communication apparatus of this type is composed of a plurality of multiplex communication units 10A, 10B ... 1 as shown in FIG.
0N is connected by a communication line 20, and each communication unit 10
As shown in FIG. 5, a transmission circuit 11 that selectively generates a high level signal and a low level signal and outputs the high level signal and the low level signal to the communication line 20, and the transmission circuit 11 outputs a high level signal or a low level signal. A transmission control circuit 12 for inputting a control signal to the transmission circuit 11, a reception circuit 13 for receiving a signal on the communication line 20, a communication control circuit 14 for controlling the transmission control circuit 12, and the communication control circuit 14. And a central control circuit 15 for controlling.
【０００３】図６はたとえば実開平２−５１４３７号公
報に開示されているこの種の通信装置に用いられる送信
回路１１Ａ，１１Ｂ……の従来例である。電源電位ＶDD
と接地電位ＶCCとの間には、抵抗１１１とＮ型ＭＯＳト
ランジスタ１１２とが直列に接続され、Ｎ型ＭＯＳトラ
ンジスタ１１２のゲートには送信制御回路１２からの送
信制御信号が接続され、ドレインには通信線２０が接続
される。他の通信ユニット１０Ｂの送信回路１１Ｂも全
く同様に構成される。FIG. 6 shows a conventional example of transmission circuits 11A, 11B ... Used in a communication device of this type disclosed in Japanese Utility Model Laid-Open No. 2-51437. Power supply potential V DD
The resistor 111 and the N-type MOS transistor 112 are connected in series between the ground potential V CC and the ground potential V CC , the transmission control signal from the transmission control circuit 12 is connected to the gate of the N-type MOS transistor 112, and the drain is connected to the drain. Is connected to the communication line 20. The transmission circuit 11B of the other communication unit 10B has the same configuration.
【０００４】図７は図６の送信回路のＡ点、Ｂ点の信号
波形を示し、Ａ点のレベルが０Ｖから５Ｖに反転すると
Ｎ型ＭＯＳトランジスタ１１２がオンしてＢ点のレベル
は急速に０Ｖとなる。次にＡ点のレベルが反転して５Ｖ
から０ＶになるとＮ型ＭＯＳトランジスタ１１２がオフ
してＢ点のレベルが５Ｖになる。このように、Ａ点の信
号レベル、つまり送信制御回路１２から送信回路１１に
入力される送信制御信号の信号レベルに応じて通信線２
０にハイレベルまたはローレベルの信号が出力される。FIG. 7 shows signal waveforms at points A and B of the transmission circuit of FIG. 6, and when the level at point A is inverted from 0V to 5V, the N-type MOS transistor 112 turns on and the level at point B rapidly. It becomes 0V. Next, the level at point A is reversed and 5V
From 0V to 0V, the N-type MOS transistor 112 turns off and the level at point B becomes 5V. In this way, the communication line 2 corresponds to the signal level at the point A, that is, the signal level of the transmission control signal input from the transmission control circuit 12 to the transmission circuit 11.
A high level or low level signal is output to 0.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、図７の
Ｂ点の波形から分かる通り、通信線２０にハイレベル信
号を出力する際、通信線２０と接地間の浮遊容量３０
（図６）に起因してＢ点の信号の立上がりがなまる（Ａ
点のレベルが反転してから５Ｖに達するまでに遅延時間
ｔ1を要する）傾向にある。同様にＢ点の信号の立下が
りもなまる（Ａ点のレベルが反転してから０Ｖに達する
までに遅延時間ｔ3を要する）が、ｔ1とｔ3を比較する
とｔ1の方が大きくなる。これは、ｔ1が抵抗１１１の抵
抗値および浮遊容量３０の容量値に比例し、ｔ3がＮ型
ＭＯＳトランジスタ１１２のオン抵抗および浮遊容量３
０の容量値に比例しており、抵抗１１１の抵抗値をＮ形
ＭＯＳトランジスタ１１２のオン抵抗よりも十分大きく
する必要があるためである。そのため、Ａ点の０Ｖ信号
の時間間隔ｔｈをｔ1以上にせざるを得ず、高速通信に
支障をきたしている。However, as can be seen from the waveform at point B in FIG. 7, when outputting a high level signal to the communication line 20, the stray capacitance 30 between the communication line 20 and the ground is reduced.
Due to (Fig. 6), the rising edge of the signal at point B becomes dull (A
It takes a delay time t 1 from the point level is inverted until it reaches 5V). Similarly, the trailing edge of the signal at point B also becomes dull (a delay time t 3 is required from when the level at point A is inverted until it reaches 0 V), but when t 1 and t 3 are compared, t 1 is greater. Become. This is because t 1 is proportional to the resistance value of the resistor 111 and the capacitance value of the stray capacitance 30, and t 3 is the ON resistance of the N-type MOS transistor 112 and the stray capacitance 3
This is because it is proportional to the capacitance value of 0 and the resistance value of the resistor 111 needs to be sufficiently larger than the ON resistance of the N-type MOS transistor 112. Therefore, the time interval th of the 0V signal at the point A must be set to be t 1 or more, which hinders high-speed communication.
【０００６】本発明の目的は、通信線と接地間の浮遊容
量による遅延の影響を低減し、高速通信が可能な通信装
置を提供することにある。An object of the present invention is to provide a communication apparatus capable of reducing the influence of delay due to a stray capacitance between the communication line and the ground and enabling high speed communication.
【０００７】[0007]
【課題を解決するための手段】一実施例を示す図１に対
応付けて説明すると、本発明、ハイレベル信号およびロ
ーレベル信号を択一的に生成して通信線２０に出力する
送信回路５０Ａ，５０Ｂ……と、送信回路５０Ａ，５０
Ｂ……がハイレベル信号またはローレベル信号を出力す
るようにその送信回路に制御信号を入力する送信制御回
路１２（図５）とを備えた複数個の通信ユニット１０
Ａ，１０Ｂ……（図４）間で通信線２０を介して信号を
授受する通信装置に適用される。そして上記目的は送信
回路５０Ａ，５０Ｂ……を次のように構成して達成され
る。送信回路５０Ａ，５０Ｂ……は、上記制御信号が第
１のレベルから第２のレベルに反転するときに所定時間
だけタイミング信号を出力するタイミング回路５１と、
そのタイミング信号に応答して通信線２０にハイレベル
またはロ−レベルのいずれか一方のレベルの信号を出力
する第１のトランジスタ５２と、制御信号が第２のレベ
ルから第１のレベルに反転するのに応答して通信線２０
に他方のレベルの信号を出力する第２のトランジスタ５
３とを具備する。A transmission circuit 50A according to the present invention, which selectively generates a high level signal and a low level signal and outputs them to a communication line 20, will be described with reference to FIG. 1 showing an embodiment. , 50B ... and the transmission circuits 50A, 50
A plurality of communication units 10 including a transmission control circuit 12 (FIG. 5) for inputting a control signal to the transmission circuit so that B ... Outputs a high level signal or a low level signal.
It is applied to a communication device that transmits and receives signals between A, 10B ... (FIG. 4) via the communication line 20. The above object is achieved by configuring the transmitting circuits 50A, 50B ... As follows. The transmission circuits 50A, 50B, ... Include a timing circuit 51 that outputs a timing signal for a predetermined time when the control signal is inverted from the first level to the second level,
In response to the timing signal, the first transistor 52 that outputs a signal of either high level or low level to the communication line 20, and the control signal is inverted from the second level to the first level. In response to communication line 20
Second transistor 5 which outputs the signal of the other level to
3 and 3.
【０００８】[0008]
【作用】制御信号が第１のレベルから第２のレベルに反
転するときに所定時間だけ出力されるタイミング信号に
応答して、第１のトランジスタ５２は通信線２０に例え
ばハイレベル信号を出力する。制御信号が第２のレベル
から第１のレベルに反転するのに応答して第２のトラン
ジスタ５３は通信線２０に例えばローレベル信号を出力
する。In response to the timing signal output for a predetermined time when the control signal is inverted from the first level to the second level, the first transistor 52 outputs, for example, a high level signal to the communication line 20. .. In response to the control signal being inverted from the second level to the first level, the second transistor 53 outputs, for example, a low level signal to the communication line 20.
【０００９】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。Incidentally, in the section of means and action for solving the above problems for explaining the constitution of the present invention, the drawings of the embodiments are used for making the present invention easy to understand. It is not limited to.
【００１０】[0010]
【実施例】図１〜図３により本発明の１実施例を説明す
る。図１は送信回路５０Ａ，５０Ｂ……（以下、単に符
号５０で示すこともある）の詳細を示す図で、送信回路
５０は、インバータ５１ａ、タイマ回路５１ｂ、および
ナンドゲート５１ｃを有するタイミング回路５１と、タ
イミング回路５１の出力信号でオン・オフするＰ型ＭＯ
Ｓトランジスタ５２と、タイミング回路５１の入力信号
でオン・オフするＮ型ＭＯＳトランジスタ５３と、ＭＯ
Ｓトランジスタ５２，５３がオフのときの送信回路５０
の出力信号レベルを規定する抵抗５４とを有する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram showing the details of the transmission circuits 50A, 50B ... (Simply denoted by reference numeral 50 hereinafter). The transmission circuit 50 includes a timing circuit 51 having an inverter 51a, a timer circuit 51b, and a NAND gate 51c. , P-type MO turned on / off by the output signal of the timing circuit 51
An S-transistor 52, an N-type MOS transistor 53 that is turned on / off by an input signal of the timing circuit 51, and an MO
Transmitting circuit 50 when the S transistors 52 and 53 are off
Of the output signal level of the resistor 54.
【００１１】このように構成された送信回路５０の動作
を図２を参照して説明する。Ａ点の信号レベルが５Ｖの
ときＰ型ＭＯＳトランジスタ５２はオフするため、Ｂ点
の信号レベルは０Ｖになっている。Ａ点の信号レベルが
５Ｖから０Ｖに反転すると、インバータ５１Ａの出力信
号はハイレベルに、タイマ回路５１ｂの出力信号は所定
時間ｔｄだけハイレベルになり、ナンドゲート５１ｃの
出力信号は所定時間ｔｄだけローレベルとなる。このた
め、Ｐ型ＭＯＳトランジスタ５２は時間ｔｄ（図２のＣ
点の信号波形）だけオンする。このとき、Ｎ型ＭＯＳト
ランジスタ５３のゲート電圧はローレベルであり、Ｎ型
ＭＯＳトランジスタ５３はオフしている。したがって、
Ｂ点のレベルはＰ型ＭＯＳトランジスタ５２から流れ込
む電流により時間ｔ2後に５Ｖになる。The operation of the transmission circuit 50 thus constructed will be described with reference to FIG. Since the P-type MOS transistor 52 is turned off when the signal level at the point A is 5V, the signal level at the point B is 0V. When the signal level at the point A is inverted from 5V to 0V, the output signal of the inverter 51A goes high, the output signal of the timer circuit 51b goes high for a predetermined time td, and the output signal of the NAND gate 51c goes low for a predetermined time td. It becomes a level. Therefore, the P-type MOS transistor 52 has a time td (C in FIG. 2).
Only the signal waveform at the point is turned on. At this time, the gate voltage of the N-type MOS transistor 53 is at low level, and the N-type MOS transistor 53 is off. Therefore,
The level at point B becomes 5 V after time t 2 due to the current flowing from the P-type MOS transistor 52.
【００１２】ここで、Ｐ型ＭＯＳトランジスタ５２のオ
ン抵抗は抵抗５４の抵抗値（従来回路の抵抗１１１の抵
抗値）よりも格段に小さいから、従来のように抵抗５４
（１１１）で制限された電流でＢ点の電位が上昇する場
合に比べて、通信線２０と接地間の浮遊容量による信号
の立上がり波形のなまりは格段に是正される。すなわ
ち、Ｂ点の電位が０Ｖ→５Ｖになる時間は、従来例では
ｔ1に対して本実施例ではｔ2（＜ｔ1）となる。したが
って、Ａ点のローレベルの時間ｔｈ（図２）も短縮でき
るから、従来に比べて高速な通信が可能になる。Since the ON resistance of the P-type MOS transistor 52 is much smaller than the resistance value of the resistance 54 (resistance value of the resistance 111 of the conventional circuit), the resistance 54 is the same as in the conventional case.
As compared with the case where the potential at the point B rises due to the current limited by (111), the rounding of the rising waveform of the signal due to the stray capacitance between the communication line 20 and the ground is significantly corrected. That is, the time at which the potential at the point B changes from 0 V to 5 V is t 1 in the conventional example, and t 2 (<t 1 ) in the present embodiment. Therefore, the low-level time th (FIG. 2) at the point A can be shortened, so that high-speed communication becomes possible as compared with the conventional case.
【００１３】なお、図３に示すように、通信ユニット１
０Ｂの送信回路５０Ｂから通信ユニット１０Ａの送信回
路５０Ａとは異なるレベル（５Ｖと０Ｖ）の信号を出力
する場合、送信回路５０ＢのＡB点に５Ｖの信号が入力
されるとＮ型ＭＯＳトランジスタ５３Ｂがオンするか
ら、送信回路５０ＡのＰ型ＭＯＳトランジスタ５２がオ
ンしている間（時間ｔｄ）、過大電流が送信回路５０Ｂ
のＮ型ＭＯＳトランジスタ５３に流れ込む。そのため、
タイマ回路５１ｂの計時時間ｔｄはできるだけ短かく設
定して、送信回路５０ＢのＮ型ＭＯＳトランジスタ５３
の破損を防止するように考慮する必要がある。As shown in FIG. 3, the communication unit 1
When outputting the signals of different levels (5V and 0V) from the transmission circuit 50B of 0B the transmission circuit 50A of the communication unit 10A, when the signal of 5V is input to the A B point of the transmission circuit 50B N-type MOS transistor 53B Is turned on, an excessive current is generated while the P-type MOS transistor 52 of the transmission circuit 50A is turned on (time td).
Of the N-type MOS transistor 53. for that reason,
The time td of the timer circuit 51b is set as short as possible, and the N-type MOS transistor 53 of the transmitter circuit 50B is set.
Consideration must be given to prevent damage to the.
【００１４】なお以上では、１本の通信線で複数種類の
情報を通信する多重通信装置を例にして説明したが、本
発明は多重通信装置に限定されるものではない。また、
タイミング回路５１の構成も実施例に限定されないほ
か、各部信号のレベルも実施例の場合と逆の論理となる
ように回路を構成することもできる。In the above description, the multiplex communication device for communicating a plurality of types of information over one communication line has been described as an example, but the present invention is not limited to the multiplex communication device. Also,
The configuration of the timing circuit 51 is not limited to that of the embodiment, and the circuit can be configured so that the level of the signal of each part has the opposite logic to that of the embodiment.
【００１５】[0015]
【発明の効果】以上詳細に説明したように、本発明によ
れば、ハイレベルおよびロ−レベルのいずれか一方のレ
ベルの信号出力用の第１のトランジスタと他方のレベル
の信号出力用の第２のトランジスタを設け、第１のトラ
ンジスタを駆動制御するタイミング回路を設けるように
したから、一方のレベルの信号の立上がり特性が改善さ
れて高速な通信が可能となる。As described above in detail, according to the present invention, the first transistor for signal output of either one of the high level and the low level and the first transistor for signal output of the other level. Since the second transistor is provided and the timing circuit for driving and controlling the first transistor is provided, the rising characteristic of the signal of one level is improved and high-speed communication becomes possible.
【図１】本発明に係る通信装置の２つの送信回路の一例
を示す図FIG. 1 is a diagram showing an example of two transmission circuits of a communication device according to the present invention.
【図２】図１の送信回路の各部の信号波形を示す図FIG. 2 is a diagram showing signal waveforms of respective parts of the transmission circuit of FIG.
【図３】論理が反転した送信信号の波形図FIG. 3 is a waveform diagram of a transmission signal whose logic is inverted.
【図４】通信装置の概略を示す図FIG. 4 is a diagram showing an outline of a communication device.
【図５】通信ユニットの概略構成を示す図FIG. 5 is a diagram showing a schematic configuration of a communication unit.
【図６】従来の２つの送信回路の一例を示す図FIG. 6 is a diagram showing an example of two conventional transmission circuits.
【図７】従来の送信回路の各部の波形を示す図FIG. 7 is a diagram showing waveforms at various parts of a conventional transmission circuit.
１０ 通信ユニット １２ 送信制御回路 ２０ 通信線 ５０Ａ，５０Ｂ…… 送信回路 ５１ タイミング回路 ５１ａ インバータ ５１ｂ タイマ回路 ５１ｃ ナンドゲート ５２ Ｐ型ＭＯＳトランジスタ ５３ Ｎ型ＭＯＳトランジスタ ５４ 抵抗 10 communication unit 12 transmission control circuit 20 communication line 50A, 50B ... transmission circuit 51 timing circuit 51a inverter 51b timer circuit 51c NAND gate 52 P-type MOS transistor 53 N-type MOS transistor 54 resistance
Claims (1)
択一的に生成して通信線に出力する送信回路と、前記送
信回路が前記ハイレベル信号またはローレベル信号を出
力するようにその送信回路に制御信号を入力する送信制
御回路とを備えた複数個の通信ユニット間で通信線を介
して信号を授受する通信装置において、 前記送信回路は、前記制御信号が第１のレベルから第２
のレベルに反転するときに所定時間だけタイミング信号
を出力するタイミング回路と、そのタイミング信号に応
答して通信線にハイレベルおよびロ−レベルのいずれか
一方のレベルの信号を出力する第１のトランジスタと、
前記制御信号が前記第２のレベルから第１のレベルに反
転するのに応答して前記通信線に他方のレベルの信号を
出力する第２のトランジスタとを具備することを特徴と
する通信装置。1. A transmission circuit which selectively generates a high level signal and a low level signal and outputs the high level signal and the low level signal to a communication line, and a transmission circuit which causes the transmission circuit to output the high level signal or the low level signal. In a communication device for transmitting and receiving a signal via a communication line between a plurality of communication units, which comprises a transmission control circuit for inputting a control signal, the transmission circuit is characterized in that the control signal is from a first level to a second level.
Timing circuit for outputting a timing signal for a predetermined time when it is inverted to the level of the above, and a first transistor for outputting a signal of either a high level or a low level to the communication line in response to the timing signal. When,
A second transistor which outputs a signal of the other level to the communication line in response to the control signal being inverted from the second level to the first level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9289492A JPH05292101A (en) | 1992-04-13 | 1992-04-13 | Communication equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9289492A JPH05292101A (en) | 1992-04-13 | 1992-04-13 | Communication equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05292101A true JPH05292101A (en) | 1993-11-05 |
Family
ID=14067172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9289492A Pending JPH05292101A (en) | 1992-04-13 | 1992-04-13 | Communication equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05292101A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301305B1 (en) | 1997-06-05 | 2001-10-09 | Honda Giken Kogyo Kabushiki Kaisha | Transmitting apparatus for outputting a binary signal |
-
1992
- 1992-04-13 JP JP9289492A patent/JPH05292101A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301305B1 (en) | 1997-06-05 | 2001-10-09 | Honda Giken Kogyo Kabushiki Kaisha | Transmitting apparatus for outputting a binary signal |
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