JPH0529202A - 電子線描画データ作成装置、及び電子線描画システム - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、電子線描画装置へ転送され
る電子線描画データ量を低減することにある。 【構成】 半導体集積回路の設計パターンを、電子線描
画における最小描画領域に分解することによって基本パ
ターンを得る基本パターン形成部３と、電子線描画領域
における上記基本パターンの配置情報を得る配置情報形
成部４と、上記基本パターン及びそれの配置情報を所定
のフォーマットで出力するための出力部５とを設けるこ
とにより、基本パターンとそれの配置情報とを所定のフ
ォーマットで電子線描画装置７に転送するようにして電
子線描画データ量の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路などの
回路設計パターンデータから電子線描画のための描画デ
ータを作成する技術に関し、例えば半導体記憶装置のよ
うに繰返しパターンを数多く含むものの描画データ作成
に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路の大規模化，微細化に伴
い、電子線描画装置を利用してマスク又はウェーハにマ
スクパターンを描画する技術が採用されている。論理設
計、回路設計そしてレイアウト設計によって作成された
ＬＳＩの設計パターンデータを用いて所定のパターンを
電子線描画装置で描画するには、かかるパターンデータ
を電子線描画装置用の描画データに変換しなければなら
ない。このような変換は、図形の重なりによる多重露光
によって描画精度が低下しないようにするための重なり
除去、入力パターン図形を拡大又は縮小して描画したい
ような場合のための寸法補正、描画時における電子線の
散乱による近接効果の補正、電子線描画装置にとって描
画可能な基本図形に分解する処理などを行うためであ
る。

【０００３】ところで、ＬＳＩの大規模化並びに微細化
に伴って電子線描画装置が処理するデータ量は増大の一
途を辿っている。従来の電子線描画技術では、設計パタ
ーンデータを描画データに変換するとき、描画データへ
の変換対象とされる設計パターンデータの全ての図形に
対して逐一描画データへの変換が行われていた。これに
より、描画データの変換に必要な計算機処理時間や描画
データ量が増大し、ダイナミックＲＡＭ（ランダム・ア
クセス・メモリ）などのような高集積化されたＬＳＩで
は、描画データへの変換を能率的に行うことができなく
なってきている。

【０００４】そこで、描画データ量を減らすために描画
データのデータ圧縮を行う技術が提案されている。例え
ば、特開昭和５７−１２２５２９号公報に記載されてい
るように、一旦変換された全ての図形の描画データに含
まれる繰返しパターンを認識し、同一パターンを含む領
域に対してはその全てを代表するパターンを登録してお
き、これを要所で繰返し利用するようにして、実際に描
画のときに必要なデータ量を圧縮しようとするものがあ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来技術は設計パターンデータから認識される全ての図形
を同一階層に展開してからフィールド、サブフィールド
へ対応づけるようにしているため、設計データの大規模
化にともない電子線描画データ量が膨大なものとなる，
またミラー処理（鏡面反転処理）、回転処理が施された
ものは、データ圧縮によるものとは別データとして出力
しなければならず、さらにリピート処理されているパタ
ーンデータも描画領域に配置（展開）してフィールド、
サブフィールドへ対応づけなくてはならないためデータ
圧縮効果が少ない，そしてそのように電子線描画データ
が膨大なものとなることにより電子線描画装置へのデー
タ転送に長時間を要する，という問題点のあることが本
発明者により見出された。

【０００６】本発明の目的は、電子線描画装置へ転送さ
れる電子線描画データ量を低減するための技術を提供す
ることにある。

【０００７】また、本発明の別の目的は、電子線描画デ
ータの転送時間を低減することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、回路の設計パターンを、電子線
描画における最小描画領域に分解することによって基本
パターンを得る基本パターン形成手段と、電子線描画領
域における上記基本パターンの配置情報を得る配置情報
形成手段と、上記基本パターン及びそれの配置情報を所
定のフォーマットで出力するための出力手段とを含んで
電子線描画データ作成装置を形成するものである。この
とき、上記配置情報には、上記基本パターンについての
座標情報や、ミラー処理情報、回転処理情報、リピート
処理情報を含めることができる。さらにそのような電子
線描画データ作成装置と、この電子線描画データ作成装
置から転送された配置情報に基づいて上記基本パターン
を描画領域に再配置する再配置処理手段と、その再配置
情報に従って電子線描画における電子線ビーム照射を制
御する制御手段とを含んで電子線描画システムを形成す
るものである。

【００１１】

【作用】上記した手段によれば、上記出力手段は、回路
の設計パターンを電子線描画における最小描画領域に分
解することによって得られた基本パターンと、それの配
置情報とを所定のフォーマットで出力し、このことが、
電子線描画データ量を低減し、当該データの転送時間を
低減する。

【００１２】

【実施例】ここで先ず、半導体集積回路の開発製造過程
について図２を参照しながら説明する。

【００１３】半導体集積回路の開発は、仕様が決定され
た後論理設計や回路設計などが行われ、それに基づいて
レイアウト設計が行われる。これによって半導体集積回
路の所要の設計パターンデータが取得される。これに基
づいて半導体集積回路を製造するときは、同データを電
子線描画データに変換する。そしてこの描画データに基
づいてマスク又はウェーハにマスクパターンを描画し、
このようにして形成される各種マスクパターンを利用し
て所定の製造プロセスを経ることによって所望の半導体
集積回路が形成される。

【００１４】例えば上記手法によって形成される半導体
集積回路の一例は、図３のチップ平面図で示される。同
図に示される半導体集積回路は、繰返しパターンを多数
含むものであり、例えばＤＲＡＭやマスクＲＯＭのよう
な半導体記憶装置である。この半導体集積回路は、シリ
コンのような半導体基板３０の表面に、マット分割され
た４個のメモリセルアレイ１１〜１４を備え、それらに
含まれるメモリセルをアドレシングするためのロウアド
レスデコーダ１５，１６及びカラムアドレスデコーダ１
７、アドレシングされるメモリセルのビット線をコモン
データ線などに導通させるためのカラム選択回路１９，
２０、ビット線に読み出される情報を増幅するセンスア
ンプアレイ２１〜２４、内部タイミング信号を生成する
タイミングジェネレータ２５などが中央部に配置され、
その外側にはデータやアドレス信号などを外部とやりと
りするためのバッファ回路２６が多数設けられ、それら
バッファ回路などはボンディングパッド２７に結合され
ている。

【００１５】図１には本発明の一実施例に係る電子線描
画システムの構成が示される。

【００１６】図１に示される電子線描画システムは、特
に制限されないが、半導体集積回路の設計パターンデー
タ１から電子線描画のための描画データ６を作成する電
子線描画データ作成装置２と、それによって作成された
電子線描画データ６に基づいて電子線描画を行う電子線
描画装置７とを含む。

【００１７】上記電子線描画データ作成装置２は、それ
ぞれ機能的に実現される基本パターン形成部３、配置情
報形成部４、出力部５を含む。

【００１８】本実施例では、上記設計パターンにおいて
複数回配置されるようなパターンについてのデータはそ
の全てを同一階層するとデータ量の増大を招くため、そ
のようなパターンデータを、電子線描画における最小描
画領域に分解することによって基本パターンを形成し、
それについての配置情報を得るようにしている。そのよ
うな基本パターンの形成は基本パターン形成部３によっ
て行われる。例えば図４に示されるように、基本パター
ンデータ５１は、設計パターンを最小描画領域５０に分
解することによって形成される。

【００１９】上記配置情報形成部４は、電子線描画領域
における上記基本パターンの配置情報を得る機能を有す
る。この配置情報には、上記基本パターン形成部３によ
って形成された基本パターンデータ５１の配置座標が含
まれる。ここでこの配置座標は、図５に示されるよう
に、描画領域上での基本パターンの再配置状態に呼応す
る複数の配置座標情報からなる。例えば所定の基本パタ
ーンが描画領域上で３回再配置される場合には、当該基
本パターンデータに対応する配置情報は、第１配置座
標、第２配置座標、第３配置座標とされるし、描画領域
上で１回しか再配置されない場合には、当該基本パター
ンデータに対応する配置情報は、第１配置座標のみとさ
れる。そのような配置座標は、特に制限されないが、半
導体集積回路の設計内容若しくは基本パターンに応じ
て、図５に示されるようにＸ座標及びＹ座標を含む座標
情報、ミラー処理条件、回転処理条件、リピート処理条
件などとされる。尚、描画領域上で再配置されないもの
については、そのような配置条件を省略することができ
る。

【００２０】上記出力部５は、上記基本パターン及びそ
れの配置情報を所定のフォーマットで出力する機能を有
する。このデータフォーマットは、例えば図６に示され
るように、基本パターンデータ毎にそれに対応する配置
情報が付帯される。すなわち、基本パターンデータに
は、それに対応する配置情報が付帯され、基本パター
ンデータにはそれに対応する配置情報が付帯され
る。そのようなフォーマットで電子線描画データ６が出
力される。

【００２１】また、上記電子線描画装置７は、それぞれ
機能的に実現される再配置機能部８、描画制御部９、露
光部１０を含む。

【００２２】上記再配置機能部８は、電子線描画データ
に含まれる配置情報に基づいて上記基本パターンを描画
領域に再配置する機能を有する。この再配置は、上記基
本パターン毎に行われる。すなわち、一つの基本パター
ンに対して、それに対応する配置情報（第１配置座標、
第２配置座標、第３配置座標、…）に従って当該基本パ
ターンが展開されることにより、描画領域に再配置され
る。上記描画制御部９は、そのような再配置情報に基づ
いて露光部４５を制御することによって電子線描画制御
を行う。そのような電子線描画制御により、マスクやウ
ェーハに対するパターンの描画が可能とされる。図７に
はそのようにしてウェハ７０に描画された半導体集積回
路チップ７１が示される。このチップ７１は、特に制限
されないが、図４に示されるような一つの基本パターン
５１が展開されることによって描画されたものであり、
７２で示される部分はリピート処理されたもの、７３で
示される部分は回転処理されたもの、７４で示される部
分はミラー処理されたものである。

【００２３】上記の電子線描画は、再配置処理が終了さ
れる前に開始することができる。すなわち、描画制御部
９の制御により、電子線描画と再配置処理とを平行させ
ることができ、そのようにすることで、上記再配置処理
を電子線描画装置７において行う場合のスループットの
低下を抑えることができる。

【００２４】上記実施例によれば以下の作用効果が得ら
れる。

【００２５】（１）半導体集積回路の設計パターンを、
電子線描画における最小描画領域に分解することによっ
て基本パターンを得る基本パターン形成部３と、電子線
描画領域における上記基本パターンの配置情報を得る配
置情報形成部４と、上記基本パターン及びそれの配置情
報を所定のフォーマットで出力するための出力部５とが
設けられることにより、基本パターンと、それの配置情
報とを所定のフォーマットで電子線描画装置７に転送す
ることができ、それにより、電子線描画データ量の低減
を図ることができる。

【００２６】（２）上記（１）の作用効果により、例え
ばＤＲＡＭなどのように繰返しパターンを数多く含むも
のにおいては、その電子線描画データ量を１／２から１
／４に低減することができる。

【００２７】（３）上記（１），（２）の作用効果によ
り電子線描画データ作成装置２から電子線描画装置７へ
の電子線描画データの転送時間を短縮することができ
る。

【００２８】（４）再配置機能部８を含んで電子線描画
装置７が形成され、この再配置機能部８により、電子線
描画データに含まれる配置情報に基づいて上記基本パタ
ーンが電子線描画領域に再配置されるようになっている
ので、上記のようなフォーマットの電子線描画データに
基づいて電子線描画を適確に行うことができる。

【００２９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３０】例えば、上記実施例では繰返しパターンの
具体的な一例としてメモリセルに含まれることになるポ
リシリコンゲートのパターンを示したが、本発明はそれ
に限定されるものではなく、アルミニウム配線層、拡散
層など、半導体集積回路の製造過程で必要とされる各種
マスクのパターン生成に同じように適用することができ
る。また、設計パターンデータのデータフォーマットは
上記実施例で説明したものに限定されず適宜変更可能で
ある。また、再配置機能部８において、パターンの重な
り除去や寸法補正、近接効果補正を行うことは有効であ
る。

【００３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
ＭなどのメモリＬＳＩのマスクパターンの形成に適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、繰返しパターンによって構成される回路
部分を比較的多く含む半導体集積回路、例えばＲＡＭや
ＲＯＭなどを含む１チップ型のマイクロコンピュータや
その他周辺コントローラなどの半導体集積回路のための
マスクパターンデータの形成に広く適用することができ
る。また、本発明は半導体集積回路ばかりでなく配線基
板など所定のパターンを必要とするものを対象とする電
子線描画データの作成にも適用することができる。

【００３２】本発明は、少なくとも電子線描画データの
作成を条件に適用できる。

【００３３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３４】すなわち、回路の設計パターンを電子線描
画における最小描画領域に分解することによって得られ
た基本パターンと、それの配置情報とが所定のフォーマ
ットで出力されることにより、電子線描画データ量が低
減され、当該データの転送時間が低減される。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係る電子線描画シス
テムのブロック図である。

【図２】図２は半導体集積回路の開発製造過程が示され
るフローチャートである。

【図３】図３は上記電子線描画システムによって形成さ
れる半導体集積回路の一例が示されるチップ平面図であ
る。

【図４】図４は上記電子線描画データに含まれる基本パ
ターンデータの描画領域分解図である。

【図５】図５は上記電子線描画データに含まれる配置情
報の構造説明図である。

【図６】図６は電子線描画データ作成装置によって作成
される電子線描画データのフォーマット説明図である。

【図７】図７は基本パターンの再配置状態が示されるチ
ップ平面図である。

【符号の説明】

１ 設計パターンデータ ２ 電子線描画データ作成装置 ３ 基本パターン形成部 ４ 配置情報形成部 ５ 出力部 ６ 電子線描画データ ７ 電子線描画装置 ８ 再配置機能部 ９ 描画制御部 １０ 露光部 ３０ 半導体基板

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅沼 利文 神奈川県秦野市堀山下１番地 日立コンピ ユータエンジニアリング株式会社内 (72)発明者 小川 俊夫 神奈川県秦野市堀山下１番地 日立コンピ ユータエンジニアリング株式会社内 (72)発明者 大杉 浩三 神奈川県秦野市堀山下１番地 日立コンピ ユータエンジニアリング株式会社内 (72)発明者 築添 明 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 鈴木 俊夫 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 加藤 浩 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 松井 隆 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 回路の設計パターンデータから電子線描
   画のための描画データを作成する電子線描画データ作成
   装置において、上記設計パターンを、電子線描画におけ
   る最小描画領域に分解することによって基本パターンを
   得る基本パターン形成手段と、電子線描画領域における
   上記基本パターンの配置情報を得る配置情報形成手段
   と、上記基本パターン及びそれの配置情報を所定のフォ
   ーマットで出力するための出力手段とを含むことを特徴
   とする電子線描画データ作成装置。
2. 【請求項２】 上記配置情報には、上記基本パターンに
   ついての座標情報、ミラー処理情報、回転処理情報、リ
   ピート処理情報のうちの少なくとも一つが含まれる請求
   項１記載の電子線描画データ作成装置。
3. 【請求項３】 請求項１又は２記載の電子線描画データ
   作成装置と、この電子線描画データ作成装置によって作
   成されたデータに基づいて電子線描画処理を行う電子線
   描画装置とを含む電子線描画システムであって、上記電
   子線描画装置は、電子線描画データ作成装置から転送さ
   れた配置情報に基づいて上記基本パターンを描画領域に
   再配置する再配置処理手段と、その再配置情報に従って
   電子線描画における電子線ビーム照射を制御する制御手
   段とを含んで成る電子線描画システム。