JP2831691B2 - マスクｒｏｍ用図形データ処理装置 - Google Patents
マスクｒｏｍ用図形データ処理装置Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、マスクROM（リード・オンリ・メモリ）の
プログラム用レイアウトデータをビットパターンから自
動生成するためのマスクROM用図形データ処理装置に関
するものである。
プログラム用レイアウトデータをビットパターンから自
動生成するためのマスクROM用図形データ処理装置に関
するものである。
（従来の技術） 読出し専用のROMのうち、マスクROMは、メーカがROM
の生産時に用いるマスク（記憶データにより異なるパタ
ーンをもつ薄い膜）を変えることにより作られる。この
マスクROMは、製造工程の中で使われるマスクに情報を
書込んでおいてROMに記憶していくため、再書込みが不
可能であるが、メモリセルを１トランジスタで作ること
ができるので集積密度が高く、大容量チップが可能であ
る。
の生産時に用いるマスク（記憶データにより異なるパタ
ーンをもつ薄い膜）を変えることにより作られる。この
マスクROMは、製造工程の中で使われるマスクに情報を
書込んでおいてROMに記憶していくため、再書込みが不
可能であるが、メモリセルを１トランジスタで作ること
ができるので集積密度が高く、大容量チップが可能であ
る。
第２図は、一般的なMOS形マスクROMのメモリセルマト
リクスを示す図である。メモリセルがMOSトランジスタ
1,2……で構成される場合、例えばそのMOSトランジスタ
1,2……のゲート部分の酸化膜の厚さを変えることによ
り、MOSトランジスタの有無、つまり“1",“0"（MOSト
ランジスタ１は“1"、MOSトランジスタ２は“0"）を決
定するもので、このパターン（即ち、レイアウトデー
タ）で記憶内容が決定される。
リクスを示す図である。メモリセルがMOSトランジスタ
1,2……で構成される場合、例えばそのMOSトランジスタ
1,2……のゲート部分の酸化膜の厚さを変えることによ
り、MOSトランジスタの有無、つまり“1",“0"（MOSト
ランジスタ１は“1"、MOSトランジスタ２は“0"）を決
定するもので、このパターン（即ち、レイアウトデー
タ）で記憶内容が決定される。
このようなレイアウトデータを生成するための従来の
マスクROM用図形データ処理装置の構成ブロック図を第
３図に示す。
マスクROM用図形データ処理装置の構成ブロック図を第
３図に示す。
この図形データ処理装置は入力部９を有し、その入力
部９の出力側に処理装置本体10が接続され、さらにその
処理装置本体10の出力側に、外部メモリ等の出力部16が
接続されている。処理装置本体10は、メモリからなる付
加データ蓄積部11と、プログラム格納用メモリ、カウン
タ及び演算回路等を有する演算部12と、メモリからなる
ビットデータ蓄積部13と、比較器14と、メモリや演算回
路等を有する出力データ生成部15とを、備えている。
部９の出力側に処理装置本体10が接続され、さらにその
処理装置本体10の出力側に、外部メモリ等の出力部16が
接続されている。処理装置本体10は、メモリからなる付
加データ蓄積部11と、プログラム格納用メモリ、カウン
タ及び演算回路等を有する演算部12と、メモリからなる
ビットデータ蓄積部13と、比較器14と、メモリや演算回
路等を有する出力データ生成部15とを、備えている。
第４図は第２図の図形処理フローチャートであり、こ
の図を参照しつつ第２図の動作を説明する。
の図を参照しつつ第２図の動作を説明する。
入力部９より生成図形情報A1及び図形生成座標算出式
A2が処理装置本体10に入力されると、生成図形情報A1は
付加データ蓄積部11へ送られると共に（ステップ20）、
図形生成座標算出式A2が演算部12内のメモリへ格納され
る（ステップ21）。メモリに格納された図形生成座標算
出式A2は、外部定義サブルーチンとなる。次に、ビット
パターンA3が１ワード分づつ入力部９より入力され、ビ
ットデータ蓄積部13へ送られる。ビットパターンA3が１
ワード分づつ入力される毎に、ステップ23を通して、ビ
ット位置を示す演算部12内のカウンタがカウントアップ
し（ステップ24,25）、ビット位置が最大値よりも小さ
くなるまで（ステップ26）、ビットパターンA3が１ワー
ド分づつ入力されていく。
A2が処理装置本体10に入力されると、生成図形情報A1は
付加データ蓄積部11へ送られると共に（ステップ20）、
図形生成座標算出式A2が演算部12内のメモリへ格納され
る（ステップ21）。メモリに格納された図形生成座標算
出式A2は、外部定義サブルーチンとなる。次に、ビット
パターンA3が１ワード分づつ入力部９より入力され、ビ
ットデータ蓄積部13へ送られる。ビットパターンA3が１
ワード分づつ入力される毎に、ステップ23を通して、ビ
ット位置を示す演算部12内のカウンタがカウントアップ
し（ステップ24,25）、ビット位置が最大値よりも小さ
くなるまで（ステップ26）、ビットパターンA3が１ワー
ド分づつ入力されていく。
入力された１ワード分のビットパターンデータは、比
較器14によって逐次、図形生成ビット（“1"または
“0"）か否か比較、判定される（ステップ27）。図形生
成ビットが“1"の場合、比較器14は演算部12をアクセス
し（ステップ28）、ビットデータ蓄積部13に蓄積されて
いるアドレス、ビット位置の情報により、演算部12が演
算を開始し、図形生成座標データA4を算出してそれを出
力データ生成部15へ送る（ステップ21,29）。この作業
をステップ22〜29を通して全ワードについて繰り返し、
全図形生成座標データＤを出力データ生成部15に蓄積す
る。
較器14によって逐次、図形生成ビット（“1"または
“0"）か否か比較、判定される（ステップ27）。図形生
成ビットが“1"の場合、比較器14は演算部12をアクセス
し（ステップ28）、ビットデータ蓄積部13に蓄積されて
いるアドレス、ビット位置の情報により、演算部12が演
算を開始し、図形生成座標データA4を算出してそれを出
力データ生成部15へ送る（ステップ21,29）。この作業
をステップ22〜29を通して全ワードについて繰り返し、
全図形生成座標データＤを出力データ生成部15に蓄積す
る。
全ワードの入力が終了すると（ステップ23）、付加デ
ータ蓄積部11に格納された生成図形情報A1と全図形生成
座標データA4とが出力データ生成部15で合成され、完全
な座標付きの図形データが生成される。その後、図形デ
ータは、出力データ生成部15により、マスク処理に使用
する標準フォーマット（以下、GDS IIという）等のレイ
アウトデータに変換され（ステップ30）、外部にある出
力部16へ送り出され（ステップ31）、一連の作業が完了
する。
ータ蓄積部11に格納された生成図形情報A1と全図形生成
座標データA4とが出力データ生成部15で合成され、完全
な座標付きの図形データが生成される。その後、図形デ
ータは、出力データ生成部15により、マスク処理に使用
する標準フォーマット（以下、GDS IIという）等のレイ
アウトデータに変換され（ステップ30）、外部にある出
力部16へ送り出され（ステップ31）、一連の作業が完了
する。
そして、出力部16内のレイアウトデータにより、マス
クが作られ、そのマスクを用いてメモリセルマストリク
スへの書込み、つまりプログラムを行うことにより、第
２図のようなマスクROMが得られる。
クが作られ、そのマスクを用いてメモリセルマストリク
スへの書込み、つまりプログラムを行うことにより、第
２図のようなマスクROMが得られる。
（発明が解決しようとする課題） しかしながら、上記構成の装置では、マスクROMの大
容量化に伴って、生成されるレイアウトデータが膨大な
量となり、出力データ生成部15や出力部16のメモリのハ
ード容量が非常に大きなものとなり、装置の小型化を図
ることが困難であった。
容量化に伴って、生成されるレイアウトデータが膨大な
量となり、出力データ生成部15や出力部16のメモリのハ
ード容量が非常に大きなものとなり、装置の小型化を図
ることが困難であった。
本発明は、前記従来技術が持っていた課題として、マ
スクROMの大容量化によるレイアウトデータ量の増大に
より、処理データを蓄積するメモリのハード量が膨大な
ものになるという点について解決したマスクROM用図形
データ処理装置を提供するものである。
スクROMの大容量化によるレイアウトデータ量の増大に
より、処理データを蓄積するメモリのハード量が膨大な
ものになるという点について解決したマスクROM用図形
データ処理装置を提供するものである。
（課題を解決するための手段） 本発明は前記課題を解決するために、ビットデータか
らマスクROMのプログラム用レイアウトデータを生成す
るマスクROM用図形データ処理装置を、少なくとも、ビ
ットデータ及び演算式を入力する入力部と、前記ビット
データに基づき、生成すべき図形のｘ・ｙ座標、方形
（直方形つまり矩形、または正方向）の幅・高さ、ｘ方
向図形併合ピッチ、及びｙ方向図形併合ピッチを算出す
る演算部と、付加データ処理部と、前記付加データ処理
部の出力を図形フォーマットに変換してプログラム用レ
イアウトデータを出力する出力データ生成部とで、構成
したものである。ここで、付加データ処理部は、ｙ座標
方形の高さ、及びｙ方向図形併合ピッチの等しい図形間
においてｘ座標の間隔が前記ｘ方向図形併合ピッチの範
囲内にある隣接図形を同一図形に併合すると共に、ｘ座
標、方形の幅、及びｘ方向図形併合ピッチの等しい図形
間においてｙ座標の間隔が前記ｙ方向図形併合ピッチの
範囲内にある隣接図形を同一図形に併合する機能を有し
ている。
らマスクROMのプログラム用レイアウトデータを生成す
るマスクROM用図形データ処理装置を、少なくとも、ビ
ットデータ及び演算式を入力する入力部と、前記ビット
データに基づき、生成すべき図形のｘ・ｙ座標、方形
（直方形つまり矩形、または正方向）の幅・高さ、ｘ方
向図形併合ピッチ、及びｙ方向図形併合ピッチを算出す
る演算部と、付加データ処理部と、前記付加データ処理
部の出力を図形フォーマットに変換してプログラム用レ
イアウトデータを出力する出力データ生成部とで、構成
したものである。ここで、付加データ処理部は、ｙ座標
方形の高さ、及びｙ方向図形併合ピッチの等しい図形間
においてｘ座標の間隔が前記ｘ方向図形併合ピッチの範
囲内にある隣接図形を同一図形に併合すると共に、ｘ座
標、方形の幅、及びｘ方向図形併合ピッチの等しい図形
間においてｙ座標の間隔が前記ｙ方向図形併合ピッチの
範囲内にある隣接図形を同一図形に併合する機能を有し
ている。
（作 用） 本発明によれば、以上のようにマスクROM用図形デー
タ処理装置を構成したので、演算部は、入力されたビッ
トデータに基づき、所望の図形データを生成してそれを
付加データ処理部に与える。付加データ処理部は併合ピ
ッチ以内の隣接図形を併合して図形データを出力データ
生成部へ出力する。出力データ生成部は、図形データを
プログラム用レイアウトデータに変換して出力する。こ
れにより、大幅なデータ量が圧縮され、それを格納する
ための装置内のメモリハード量の削減化が図れる。従っ
て、前記課題を解決できるのである。
タ処理装置を構成したので、演算部は、入力されたビッ
トデータに基づき、所望の図形データを生成してそれを
付加データ処理部に与える。付加データ処理部は併合ピ
ッチ以内の隣接図形を併合して図形データを出力データ
生成部へ出力する。出力データ生成部は、図形データを
プログラム用レイアウトデータに変換して出力する。こ
れにより、大幅なデータ量が圧縮され、それを格納する
ための装置内のメモリハード量の削減化が図れる。従っ
て、前記課題を解決できるのである。
（実施例） 第１図は、本発明の実施例を示すマスクROM用図形デ
ータ処理装置の構成ブロック図である。
ータ処理装置の構成ブロック図である。
この図形データ処理装置は、ビットパターンB1及び図
形生成座標算出式B2等を入力するためのキーボード等か
らなる入力部39を有し、その入力部19の出力側に処理装
置本体40が接続され、さらにその処理装置本体40の出力
側に、外部メモリやディスプレイ等の出力部46が接続さ
れている。
形生成座標算出式B2等を入力するためのキーボード等か
らなる入力部39を有し、その入力部19の出力側に処理装
置本体40が接続され、さらにその処理装置本体40の出力
側に、外部メモリやディスプレイ等の出力部46が接続さ
れている。
処理装置本体40は、ワードごとのビットデータ、つま
りビットパターンB1を蓄積するためのメモリからなるビ
ットデータ蓄積部41と、プログラム格納用メモリ、カウ
ンタ、演算回路等を有しビットパターンB1を置く座標を
決定する演算部43とを備え、そのビットデータ蓄積部41
の出力側が、図形生成ビット判定用の比較器42を介して
演算部43に接続されている。演算部43の出力側には、メ
モリ及び演算回路等を有し図形併合機能をもった付加デ
ータ処理部44が接続され、さらにその出力側に出力デー
タ生成部45が接続されている。出力データ生成部45は、
付加データ処理部44の出力をGDS II等の図形フォーマッ
トに変換してレイアウトデータを生成するフォーマット
変換機能を有し、メモリ及び演算回路等で構成されてお
り、その出力側に出力部46が接続されている。
りビットパターンB1を蓄積するためのメモリからなるビ
ットデータ蓄積部41と、プログラム格納用メモリ、カウ
ンタ、演算回路等を有しビットパターンB1を置く座標を
決定する演算部43とを備え、そのビットデータ蓄積部41
の出力側が、図形生成ビット判定用の比較器42を介して
演算部43に接続されている。演算部43の出力側には、メ
モリ及び演算回路等を有し図形併合機能をもった付加デ
ータ処理部44が接続され、さらにその出力側に出力デー
タ生成部45が接続されている。出力データ生成部45は、
付加データ処理部44の出力をGDS II等の図形フォーマッ
トに変換してレイアウトデータを生成するフォーマット
変換機能を有し、メモリ及び演算回路等で構成されてお
り、その出力側に出力部46が接続されている。
第５図は第１図の図形処理フローチャート、第６図は
第１図の演算部43で処理する図形データの内容を示す
図、及び第７図（ａ），（ｂ）は隣接生成図形の併合方
法（併合手順）を示す説明図であり、これらを参照しつ
つ第１図の動作を説明する。
第１図の演算部43で処理する図形データの内容を示す
図、及び第７図（ａ），（ｂ）は隣接生成図形の併合方
法（併合手順）を示す説明図であり、これらを参照しつ
つ第１図の動作を説明する。
第５図のフローチャートにおいて、入力部39により、
１ワード分のビットパターンB1、及び図形生成座標算出
式B2が処理装置本体40に入力されると、その１ワード分
のビットパターンB1がビットデータ蓄積部41へ入力され
ると共に（ステップ50）、図形生成座標算出式B2が演算
部43中のメモリに格納される（ステップ51）。このメモ
リに格納された図形生成座標算出式B2は、外部定義サブ
ルーチンとなる。次に、ビットデータ蓄積部41に入力さ
れた１ワード分のビットパターンB1は、全ワードの入力
終了判定ステップ52を通して、比較器42により図形生成
データか否かの判定が行われ、その判定結果に基づき演
算部43がアクセスされる。演算部43では、前記判定結果
をもとに、メモリに格納された外部定義サブルーチンを
呼出し（ステップ53）、アドレス、ビットパターンを与
えて図形の各々について図形生成ビットを抽出し（ステ
ップ51−１）、図形生成座標（X,Y）の算出（ステップ5
1−２）、方形として例えば矩形の幅と高さ（W,H）の決
定（ステップ51−３）、さらに図形圧縮用処理データで
あるｘ方向図形併合ピッチPX及びｙ方向図形併合ピッチ
PYを決定する処理を行う（ステップ51−４）。その演算
部43の図形データ出力（X,Y,W,H,PX,PY）は、付加デー
タ処理部44へ送られる（ステップ54）。
１ワード分のビットパターンB1、及び図形生成座標算出
式B2が処理装置本体40に入力されると、その１ワード分
のビットパターンB1がビットデータ蓄積部41へ入力され
ると共に（ステップ50）、図形生成座標算出式B2が演算
部43中のメモリに格納される（ステップ51）。このメモ
リに格納された図形生成座標算出式B2は、外部定義サブ
ルーチンとなる。次に、ビットデータ蓄積部41に入力さ
れた１ワード分のビットパターンB1は、全ワードの入力
終了判定ステップ52を通して、比較器42により図形生成
データか否かの判定が行われ、その判定結果に基づき演
算部43がアクセスされる。演算部43では、前記判定結果
をもとに、メモリに格納された外部定義サブルーチンを
呼出し（ステップ53）、アドレス、ビットパターンを与
えて図形の各々について図形生成ビットを抽出し（ステ
ップ51−１）、図形生成座標（X,Y）の算出（ステップ5
1−２）、方形として例えば矩形の幅と高さ（W,H）の決
定（ステップ51−３）、さらに図形圧縮用処理データで
あるｘ方向図形併合ピッチPX及びｙ方向図形併合ピッチ
PYを決定する処理を行う（ステップ51−４）。その演算
部43の図形データ出力（X,Y,W,H,PX,PY）は、付加デー
タ処理部44へ送られる（ステップ54）。
演算部43で処理する図形データが第６図に図示されて
いる。第６図において、Ｘは生成する図形の例えば左下
ｘ座標、Ｙは生成する図形の例えば左下ｙ座標、Ｗは矩
形の幅、Ｈは矩形の高さ、PXはｘ方向の図形併合ピッ
チ、PYはｙ方向の図形併合ピッチを示す。
いる。第６図において、Ｘは生成する図形の例えば左下
ｘ座標、Ｙは生成する図形の例えば左下ｙ座標、Ｗは矩
形の幅、Ｈは矩形の高さ、PXはｘ方向の図形併合ピッ
チ、PYはｙ方向の図形併合ピッチを示す。
第５図の図形処理フローチャートにおいて、全ワード
のデータ入力が終了すると（ステップ52）、付加データ
処理部44では、演算部43の図形データ出力に基づき、併
合ピッチ以内の隣接図形の併合を行い（ステップ55）、
その併合処理後、図形データ出力（X,Y,W,H）を出力デ
ータ生成部45へ送出する（ステップ56）。この付加デー
タ処理部44での隣接生成図形の併合手順が第７図
（ａ），（ｂ）に示されている。
のデータ入力が終了すると（ステップ52）、付加データ
処理部44では、演算部43の図形データ出力に基づき、併
合ピッチ以内の隣接図形の併合を行い（ステップ55）、
その併合処理後、図形データ出力（X,Y,W,H）を出力デ
ータ生成部45へ送出する（ステップ56）。この付加デー
タ処理部44での隣接生成図形の併合手順が第７図
（ａ），（ｂ）に示されている。
第７図（ａ），（ｂ）に示すように、図形データの併
用、つまり圧縮は、２つのステップによって行われる。
第７図（ａ）に示すステップ１では、生成図形をｘ方向
について併合し、第７図（ｂ）に示すステップ２では、
ｘ方向について併合した図形をさらにｙ方向について併
合する。
用、つまり圧縮は、２つのステップによって行われる。
第７図（ａ）に示すステップ１では、生成図形をｘ方向
について併合し、第７図（ｂ）に示すステップ２では、
ｘ方向について併合した図形をさらにｙ方向について併
合する。
即ち、第７図（ａ）のステップ１では、図形データ
を、図形生成の例えば左下ｙ座標を第１キー、図形生成
の例えば左下ｘ座標を第２キーとしてソートし、ｉ番目
とｉ＋１番目の図形について次の（１）〜（４）式の条
件が満たされる時、両図形を併合してｘ方向の図形間の
間隔をつめる。
を、図形生成の例えば左下ｙ座標を第１キー、図形生成
の例えば左下ｘ座標を第２キーとしてソートし、ｉ番目
とｉ＋１番目の図形について次の（１）〜（４）式の条
件が満たされる時、両図形を併合してｘ方向の図形間の
間隔をつめる。
Yi＝Yi+1 ……（１） Hi＝Hi+1 ……（２） PYi＝PYi+1 ……（３） Xi＋PXi≧Xi+1 ……（４） 即ち、Y,H,PYがそれぞれ等しく、Ｘの間隔がPXの範囲内
にある隣接図形を併合する。併合後図形は図形生成座標
（Xi,Yi）、矩形の幅と高さを（Xi+1−Xi＋Wi+1,Hi）、
ｘ方向図形併合ピッチとｙ方向図形併合ピッチを（Xi+1
−Xi＋PXi+1,PYi）とし、次の図形との間で前記の併合
操作を繰返す。第７図（ａ）に示す左側の併合前の図形
は４個、それが併合によって右側の２個の図形となって
いる。
にある隣接図形を併合する。併合後図形は図形生成座標
（Xi,Yi）、矩形の幅と高さを（Xi+1−Xi＋Wi+1,Hi）、
ｘ方向図形併合ピッチとｙ方向図形併合ピッチを（Xi+1
−Xi＋PXi+1,PYi）とし、次の図形との間で前記の併合
操作を繰返す。第７図（ａ）に示す左側の併合前の図形
は４個、それが併合によって右側の２個の図形となって
いる。
第７図（ｂ）のステップ２では、ステップ１でｘ方向
について併合した図形データを、図形生成の例えば左下
ｘ座標を第１キー、図形生成の例えば左下ｙ座標を第２
キーとして再度ソートする。そしてｊ番目とｊ＋１番目
の図形について次の（５）〜（８）式の条件が満たされ
る時、両図形を併合してｙ方向の図形間の間隔をつめ
る。
について併合した図形データを、図形生成の例えば左下
ｘ座標を第１キー、図形生成の例えば左下ｙ座標を第２
キーとして再度ソートする。そしてｊ番目とｊ＋１番目
の図形について次の（５）〜（８）式の条件が満たされ
る時、両図形を併合してｙ方向の図形間の間隔をつめ
る。
Xj＝Xj+1 ……（５） Wj＝Wj+1 ……（６） PXj＝PXj+1 ……（７） Yj＋PYj≧Yj+1 ……（８） 即ち、X,W,PXがそれぞれ等しく、Ｙの間隔がPYの範囲内
にある隣接図形を併合する。併合後図形は図形生成座標
を（Xj,Yj）、矩形の幅と高さを（Wj,Yj+1−Yj＋
Hj+1）、ｘ方向図形併合ピッチとｙ方向図形併合ピッチ
を（PXj,Yj+1−Yj＋PYj+1）とし、次の図形との間で前
記の併合操作を繰返す。第７図（ｂ）に示す左側の併合
前の図形は４個、それが併合によって右側の２個の図形
となっている。
にある隣接図形を併合する。併合後図形は図形生成座標
を（Xj,Yj）、矩形の幅と高さを（Wj,Yj+1−Yj＋
Hj+1）、ｘ方向図形併合ピッチとｙ方向図形併合ピッチ
を（PXj,Yj+1−Yj＋PYj+1）とし、次の図形との間で前
記の併合操作を繰返す。第７図（ｂ）に示す左側の併合
前の図形は４個、それが併合によって右側の２個の図形
となっている。
以上のような併合処理後、付加データ処理部44の図形
データ出力が出力データ生成部45に送られると、出力デ
ータ生成部45では、第５図のフローチャートに示すよう
に、図形データを、GDS II等のレイアウトに変換し（ス
テップ57）、そのレイアウトデータを外部にある出力部
46へ出力する（ステップ58）。これにより、一連の作業
が完了する。
データ出力が出力データ生成部45に送られると、出力デ
ータ生成部45では、第５図のフローチャートに示すよう
に、図形データを、GDS II等のレイアウトに変換し（ス
テップ57）、そのレイアウトデータを外部にある出力部
46へ出力する（ステップ58）。これにより、一連の作業
が完了する。
第８図は、本実施例のレイアウトデータを用いて形成
されたマスクROMにおけるメモリセルマトリクスの一例
を示す図である。各メモリセル60にはデータ“1"または
“0"が書込まれており、データ“1"が書込まれるメモリ
セル（即ち、MOSトランジスタ）が隣接する領域61を１
つの処理パターンとして認識する。つまり、隣接するデ
ータ“1"の併合パターン領域61は、レイアウトデータ数
が１個であるとみなし、それを処理する。そのため、レ
イアウトデータ数が減少し、出力データ生成部45や出力
部46等におけるメモリのハード量を大幅に削減でき、装
置の小型化が図れる。
されたマスクROMにおけるメモリセルマトリクスの一例
を示す図である。各メモリセル60にはデータ“1"または
“0"が書込まれており、データ“1"が書込まれるメモリ
セル（即ち、MOSトランジスタ）が隣接する領域61を１
つの処理パターンとして認識する。つまり、隣接するデ
ータ“1"の併合パターン領域61は、レイアウトデータ数
が１個であるとみなし、それを処理する。そのため、レ
イアウトデータ数が減少し、出力データ生成部45や出力
部46等におけるメモリのハード量を大幅に削減でき、装
置の小型化が図れる。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ｉ） 第７図において、併合手順は、生成図形のｙ方
向への併合後、ｘ方向への併合処理を行う構成にしても
よい。
向への併合後、ｘ方向への併合処理を行う構成にしても
よい。
（ii） 第６図及び第７図において、図形は正方形でも
よい。また生成図形の座標原点（X,Y）は、図形の左
上、右上または右下の任意の位置に設定できる。
よい。また生成図形の座標原点（X,Y）は、図形の左
上、右上または右下の任意の位置に設定できる。
（iii） 上記実施例は、バイポーラトランジスタを用
いたマスクROM等にも適用できる。
いたマスクROM等にも適用できる。
（発明の効果） 以上詳細に説明したように、本発明によれば、付加デ
ータ処理部により、個々のマスクROM用ビットパターン
データ（図形データ）を併合処理するようにしたので、
大幅なデータ量の圧縮が可能となり、装置内のメモリの
ハード量を削減できる。
ータ処理部により、個々のマスクROM用ビットパターン
データ（図形データ）を併合処理するようにしたので、
大幅なデータ量の圧縮が可能となり、装置内のメモリの
ハード量を削減できる。
第１図は本発明の実施例を示すマスクROM用図形データ
処理装置の構成ブロック図、第２図は一般なMOS形マス
クROMのメモリセルマトリクスを示す図、第３図は従来
のマスクROM用図形データ処理装置の構成ブロック図、
第４図は第３図の図形処理フローチャート、第５図は第
１図の図形処理フローチャート、第６図は第１図の図形
データ、第７図（ａ），（ｂ）は第１図の隣接生成図形
の併合方法を示す図、第８図は本発明の実施例における
マスクROMのメモリセルマトリクスを示す図である。 39……入力部、40……処理装置本体、41……ビットデー
タ蓄積部、42……比較器、43……演算部、44……付加デ
ータ処理部、45出力データ生成部、46……出力部、Ｘ…
…図形生成ｘ座標、Ｙ……図形生成ｙ座標、Ｗ……矩形
の幅、Ｈ……矩形の高さ、PX……ｘ方向図形併合ピッ
チ、PY……ｙ方向図形併合ピッチ。
処理装置の構成ブロック図、第２図は一般なMOS形マス
クROMのメモリセルマトリクスを示す図、第３図は従来
のマスクROM用図形データ処理装置の構成ブロック図、
第４図は第３図の図形処理フローチャート、第５図は第
１図の図形処理フローチャート、第６図は第１図の図形
データ、第７図（ａ），（ｂ）は第１図の隣接生成図形
の併合方法を示す図、第８図は本発明の実施例における
マスクROMのメモリセルマトリクスを示す図である。 39……入力部、40……処理装置本体、41……ビットデー
タ蓄積部、42……比較器、43……演算部、44……付加デ
ータ処理部、45出力データ生成部、46……出力部、Ｘ…
…図形生成ｘ座標、Ｙ……図形生成ｙ座標、Ｗ……矩形
の幅、Ｈ……矩形の高さ、PX……ｘ方向図形併合ピッ
チ、PY……ｙ方向図形併合ピッチ。
Claims (1)
- 【請求項１】ビットデータからマスクROMのプログラム
用レイアウトデータを生成するマスクROM用図形データ
処理装置において、 ビットデータ及び演算式を入力する入力部と、 前記ビットデータに基づき、生成すべき図形のｘ・ｙ座
標、方形の幅、高さ、ｘ方向図形併合ピッチ、及びｙ方
向図形併合ピッチを算出する演算部と、 ｙ座標方向の高さ、及びｙ方向図形併合ピッチの等しい
図形間においてｘ座標の間隔が前記ｘ方向図形併合ピッ
チの範囲内にある隣接図形を同一図形に併合すると共
に、ｘ座標、方形の幅、及びｘ方向図形併合ピッチの等
しい図形間においてｙ座標の間隔が前記ｙ方向図形併合
ピッチの範囲内にある隣接図形を同一図形に併合する付
加データ処理部と、 前記付加データ処理部の出力を図形フォーマットに変換
してプログラム用レイアウトデータを出力する出力デー
タ生成部とを、 備えたことを特徴とするマスクROM用図形データ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105675A JP2831691B2 (ja) | 1989-04-25 | 1989-04-25 | マスクｒｏｍ用図形データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105675A JP2831691B2 (ja) | 1989-04-25 | 1989-04-25 | マスクｒｏｍ用図形データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02282864A JPH02282864A (ja) | 1990-11-20 |
| JP2831691B2 true JP2831691B2 (ja) | 1998-12-02 |
Family
ID=14414011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105675A Expired - Lifetime JP2831691B2 (ja) | 1989-04-25 | 1989-04-25 | マスクｒｏｍ用図形データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2831691B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4909230B2 (ja) * | 2007-10-02 | 2012-04-04 | 株式会社ジーダット・イノベーション | アナログ機能ブロック設計システム及びプログラム |
-
1989
- 1989-04-25 JP JP1105675A patent/JP2831691B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02282864A (ja) | 1990-11-20 |
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