JPH05291287A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH05291287A JPH05291287A JP11821892A JP11821892A JPH05291287A JP H05291287 A JPH05291287 A JP H05291287A JP 11821892 A JP11821892 A JP 11821892A JP 11821892 A JP11821892 A JP 11821892A JP H05291287 A JPH05291287 A JP H05291287A
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造を形成するためのイオン注入が１
回でよく、しかもリーク電流の少ないＭＩＳ型半導体装
置を製造することができる方法を提供する。 【構成】 多結晶Ｓｉ膜３とＳｉＯ2 膜２の厚さ方向の
一部とをゲート電極のパターンに加工し、ＳｉＯ2 膜４
から成る側壁を形成する。その後、多結晶Ｓｉ膜３及び
ＳｉＯ2 膜４を貫通しないエネルギで、Ｓｉ基板１とＳ
ｉＯ2 膜４内とに不純物５をイオン注入する。そして、
熱処理によって、ＳｉＯ2 膜４の外側に高濃度の不純物
領域６を形成すると共に、ＳｉＯ2 膜４内の不純物５を
ＳｉＯ2 膜２を介してＳｉ基板１内へ拡散させて低濃度
の不純物領域７を形成する。不純物領域７を形成するた
めにＳｉ基板１に直接に不純物５をイオン注入していな
いので、ゲート電極である多結晶Ｓｉ膜３の端部の下方
のＳｉ基板１に結晶欠陥が生じない。
回でよく、しかもリーク電流の少ないＭＩＳ型半導体装
置を製造することができる方法を提供する。 【構成】 多結晶Ｓｉ膜３とＳｉＯ2 膜２の厚さ方向の
一部とをゲート電極のパターンに加工し、ＳｉＯ2 膜４
から成る側壁を形成する。その後、多結晶Ｓｉ膜３及び
ＳｉＯ2 膜４を貫通しないエネルギで、Ｓｉ基板１とＳ
ｉＯ2 膜４内とに不純物５をイオン注入する。そして、
熱処理によって、ＳｉＯ2 膜４の外側に高濃度の不純物
領域６を形成すると共に、ＳｉＯ2 膜４内の不純物５を
ＳｉＯ2 膜２を介してＳｉ基板１内へ拡散させて低濃度
の不純物領域７を形成する。不純物領域７を形成するた
めにＳｉ基板１に直接に不純物５をイオン注入していな
いので、ゲート電極である多結晶Ｓｉ膜３の端部の下方
のＳｉ基板１に結晶欠陥が生じない。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ構造のＭＩＳ型
半導体装置を製造するための方法に関するものである。
半導体装置を製造するための方法に関するものである。
【０００２】
【従来の技術】ＭＩＳ型半導体装置では、ドレイン電界
を緩和してホットキャリア耐性を高めるための構造とし
て、ＬＤＤ構造が考えられている。ＬＤＤ構造のＭＩＳ
型半導体装置を製造する最も一般的な方法は、ゲート電
極をマスクにして半導体基板に不純物をイオン注入して
低濃度不純物領域を形成し、ゲート電極に側壁を形成し
た後、ゲート電極と側壁とをマスクにして半導体基板に
不純物をイオン注入して高濃度不純物領域を形成すると
いう方法である。
を緩和してホットキャリア耐性を高めるための構造とし
て、ＬＤＤ構造が考えられている。ＬＤＤ構造のＭＩＳ
型半導体装置を製造する最も一般的な方法は、ゲート電
極をマスクにして半導体基板に不純物をイオン注入して
低濃度不純物領域を形成し、ゲート電極に側壁を形成し
た後、ゲート電極と側壁とをマスクにして半導体基板に
不純物をイオン注入して高濃度不純物領域を形成すると
いう方法である。
【０００３】しかし、この方法では２回のイオン注入工
程が必要であるので、製造工程が煩雑である。そこで、
側壁下の低濃度不純物領域と側壁よりも外側の高濃度不
純物領域とを１回のイオン注入工程で同時に形成する方
法が考えられている（例えば、特開平１−１４３３５８
号公報参照）。
程が必要であるので、製造工程が煩雑である。そこで、
側壁下の低濃度不純物領域と側壁よりも外側の高濃度不
純物領域とを１回のイオン注入工程で同時に形成する方
法が考えられている（例えば、特開平１−１４３３５８
号公報参照）。
【０００４】図２は、この従来例を示している。この従
来例では、図２（ａ）に示す様に、Ｓｉ基板１の表面に
ゲート酸化膜としてのＳｉＯ2 膜２を形成する。そし
て、ＳｉＯ2 膜２上の全面に多結晶Ｓｉ膜３を堆積さ
せ、この多結晶Ｓｉ膜３にリンをドープする。
来例では、図２（ａ）に示す様に、Ｓｉ基板１の表面に
ゲート酸化膜としてのＳｉＯ2 膜２を形成する。そし
て、ＳｉＯ2 膜２上の全面に多結晶Ｓｉ膜３を堆積さ
せ、この多結晶Ｓｉ膜３にリンをドープする。
【０００５】次に、図２（ｂ）に示す様に、多結晶Ｓｉ
膜３をゲート電極のパターンに加工する。そして、図２
（ｃ）に示す様に、ＳｉＯ2 膜４を全面に堆積させ、こ
のＳｉＯ2 膜４の全面を異方性エッチングして、図２
（ｄ）に示す様に、ＳｉＯ2 膜４から成る側壁を多結晶
Ｓｉ膜３に形成する。
膜３をゲート電極のパターンに加工する。そして、図２
（ｃ）に示す様に、ＳｉＯ2 膜４を全面に堆積させ、こ
のＳｉＯ2 膜４の全面を異方性エッチングして、図２
（ｄ）に示す様に、ＳｉＯ2 膜４から成る側壁を多結晶
Ｓｉ膜３に形成する。
【０００６】次に、図２（ｅ）に示す様に、側壁である
ＳｉＯ2 膜４を貫通する加速エネルギでヒ素やボロン等
の不純物５をＳｉ基板１にイオン注入する。この時、Ｓ
ｉＯ2 膜２のみを貫通する不純物５の密度よりもＳｉＯ
2 膜２、４を貫通する不純物５の密度の方が低い。従っ
て、ＳｉＯ2 膜４よりも外側の高濃度の不純物領域６と
ＳｉＯ2 膜４下の低濃度の不純物領域７とが、１回のイ
オン注入工程で同時に形成される。
ＳｉＯ2 膜４を貫通する加速エネルギでヒ素やボロン等
の不純物５をＳｉ基板１にイオン注入する。この時、Ｓ
ｉＯ2 膜２のみを貫通する不純物５の密度よりもＳｉＯ
2 膜２、４を貫通する不純物５の密度の方が低い。従っ
て、ＳｉＯ2 膜４よりも外側の高濃度の不純物領域６と
ＳｉＯ2 膜４下の低濃度の不純物領域７とが、１回のイ
オン注入工程で同時に形成される。
【０００７】
【発明が解決しようとする課題】ところが、側壁である
ＳｉＯ2 膜４をも貫通する加速エネルギでＳｉ基板１に
不純物５をイオン注入すると、ゲート電極である多結晶
Ｓｉ膜３の端部の下方のＳｉ基板１にイオン注入による
損傷に起因する結晶欠陥が生じる。このため、この従来
例の方法では、リーク電流の少ないＭＩＳ型半導体装置
を製造することができない。
ＳｉＯ2 膜４をも貫通する加速エネルギでＳｉ基板１に
不純物５をイオン注入すると、ゲート電極である多結晶
Ｓｉ膜３の端部の下方のＳｉ基板１にイオン注入による
損傷に起因する結晶欠陥が生じる。このため、この従来
例の方法では、リーク電流の少ないＭＩＳ型半導体装置
を製造することができない。
【０００８】従って本発明は、ＬＤＤ構造を形成するた
めのイオン注入が１回でよく、しかもリーク電流の少な
いＭＩＳ型半導体装置を製造することができる方法を提
供することを目的としている。
めのイオン注入が１回でよく、しかもリーク電流の少な
いＭＩＳ型半導体装置を製造することができる方法を提
供することを目的としている。
【０００９】
【課題を解決するための手段】本発明によるＭＩＳ型半
導体装置の製造方法は、半導体基板上に絶縁膜と導電膜
とを順次に積層させる工程と、前記導電膜と前記絶縁膜
の厚さ方向の一部とをゲート電極のパターンに加工する
工程と、前記ゲート電極のパターンに加工した前記導電
膜及び前記絶縁膜に側壁を形成する工程と、前記導電膜
と前記側壁とをマスクにして前記半導体基板に不純物を
イオン注入すると共に、前記側壁内に前記不純物をイオ
ン注入する工程と、熱処理によって、前記半導体基板に
イオン注入した前記不純物を拡散させると共に、前記側
壁内にイオン注入した前記不純物を前記絶縁膜を介して
前記半導体基板内へ拡散させる工程とを有している。
導体装置の製造方法は、半導体基板上に絶縁膜と導電膜
とを順次に積層させる工程と、前記導電膜と前記絶縁膜
の厚さ方向の一部とをゲート電極のパターンに加工する
工程と、前記ゲート電極のパターンに加工した前記導電
膜及び前記絶縁膜に側壁を形成する工程と、前記導電膜
と前記側壁とをマスクにして前記半導体基板に不純物を
イオン注入すると共に、前記側壁内に前記不純物をイオ
ン注入する工程と、熱処理によって、前記半導体基板に
イオン注入した前記不純物を拡散させると共に、前記側
壁内にイオン注入した前記不純物を前記絶縁膜を介して
前記半導体基板内へ拡散させる工程とを有している。
【００１０】
【作用】本発明によるＭＩＳ型半導体装置の製造方法で
は、側壁内にイオン注入した不純物を絶縁膜を介して半
導体基板内へ拡散させることによって、側壁下の、つま
りチャネル領域に接している低濃度不純物領域を形成
し、半導体基板にイオン注入した不純物を拡散させるこ
とによって、側壁よりも外側の、つまり低濃度不純物領
域に接している高濃度不純物領域を形成している。
は、側壁内にイオン注入した不純物を絶縁膜を介して半
導体基板内へ拡散させることによって、側壁下の、つま
りチャネル領域に接している低濃度不純物領域を形成
し、半導体基板にイオン注入した不純物を拡散させるこ
とによって、側壁よりも外側の、つまり低濃度不純物領
域に接している高濃度不純物領域を形成している。
【００１１】そして、絶縁膜の厚さ方向の一部をゲート
電極のパターンに加工しているので、側壁から半導体基
板内へ不純物を拡散させる際にこの不純物の量を絶縁膜
の膜厚によって制御することができ、低濃度不純物領域
の不純物濃度を制御することができる。
電極のパターンに加工しているので、側壁から半導体基
板内へ不純物を拡散させる際にこの不純物の量を絶縁膜
の膜厚によって制御することができ、低濃度不純物領域
の不純物濃度を制御することができる。
【００１２】しかも、低濃度不純物領域を形成するため
に半導体基板に直接に不純物をイオン注入していないの
で、ゲート電極の端部の下方の半導体基板にイオン注入
による損傷に起因する結晶欠陥が生じない。
に半導体基板に直接に不純物をイオン注入していないの
で、ゲート電極の端部の下方の半導体基板にイオン注入
による損傷に起因する結晶欠陥が生じない。
【００１３】
【実施例】以下、ＭＯＳトランジスタの製造に適用した
本発明の一実施例を、図１を参照しながら説明する。な
お、図２に示した一従来例と同一の構成部分には、同一
の符号を付してある。
本発明の一実施例を、図１を参照しながら説明する。な
お、図２に示した一従来例と同一の構成部分には、同一
の符号を付してある。
【００１４】本実施例でも、図１（ａ）に示す様に、Ｓ
ｉ基板１の表面にゲート酸化膜としてのＳｉＯ2 膜２を
２００〜３００Å程度の膜厚に形成する。そして、Ｓｉ
Ｏ2膜２上の全面に多結晶Ｓｉ膜３を堆積させ、この多
結晶Ｓｉ膜３にリン等をドープする。
ｉ基板１の表面にゲート酸化膜としてのＳｉＯ2 膜２を
２００〜３００Å程度の膜厚に形成する。そして、Ｓｉ
Ｏ2膜２上の全面に多結晶Ｓｉ膜３を堆積させ、この多
結晶Ｓｉ膜３にリン等をドープする。
【００１５】次に、図１（ｂ）に示す様に、多結晶Ｓｉ
膜３とＳｉＯ2 膜２のうちの１００Å程度の厚さとをゲ
ート電極のパターンに加工する。従って、ゲート電極の
パターニング後は、ＳｉＯ2 膜２のうちで多結晶Ｓｉ膜
３下以外の部分の膜厚は、１００〜２００Å程度になっ
ている。
膜３とＳｉＯ2 膜２のうちの１００Å程度の厚さとをゲ
ート電極のパターンに加工する。従って、ゲート電極の
パターニング後は、ＳｉＯ2 膜２のうちで多結晶Ｓｉ膜
３下以外の部分の膜厚は、１００〜２００Å程度になっ
ている。
【００１６】次に、図１（ｃ）に示す様に、ＣＶＤ法で
ＳｉＯ2 膜４を全面に堆積させる。そして、ＳｉＯ2 膜
４の全面を異方性エッチングして、図１（ｄ）に示す様
に、ＳｉＯ2 膜４から成る側壁を多結晶Ｓｉ膜３に形成
する。なお、ＳｉＯ2 膜４等の絶縁膜の代わりに、多結
晶Ｓｉ膜等の導電膜で多結晶Ｓｉ膜３の側壁を形成して
もよい。
ＳｉＯ2 膜４を全面に堆積させる。そして、ＳｉＯ2 膜
４の全面を異方性エッチングして、図１（ｄ）に示す様
に、ＳｉＯ2 膜４から成る側壁を多結晶Ｓｉ膜３に形成
する。なお、ＳｉＯ2 膜４等の絶縁膜の代わりに、多結
晶Ｓｉ膜等の導電膜で多結晶Ｓｉ膜３の側壁を形成して
もよい。
【００１７】次に、図１（ｅ）に示す様に、側壁である
ＳｉＯ2 膜４を貫通しない加速エネルギで、多結晶Ｓｉ
膜３とＳｉＯ2 膜４とをマスクにして不純物５をＳｉ基
板１にイオン注入してＳｉＯ2 膜４よりも外側に不純物
領域６を形成すると共に、ＳｉＯ2 膜４内にも不純物５
をイオン注入する。
ＳｉＯ2 膜４を貫通しない加速エネルギで、多結晶Ｓｉ
膜３とＳｉＯ2 膜４とをマスクにして不純物５をＳｉ基
板１にイオン注入してＳｉＯ2 膜４よりも外側に不純物
領域６を形成すると共に、ＳｉＯ2 膜４内にも不純物５
をイオン注入する。
【００１８】不純物５としては、ＮチャネルＭＯＳトラ
ンジスタを製造する場合は、６０〜９０ｋｅＶの加速エ
ネルギのヒ素を用い、ＰチャネルＭＯＳトランジスタを
製造する場合は、１０〜２０ｋｅＶの加速エネルギのボ
ロンを用いる。なお、多結晶Ｓｉ膜３に対する不純物の
ドープは、既述の様に図１（ａ）に示した工程で多結晶
Ｓｉ膜３の堆積直後に行う代わりに、不純物５のイオン
注入で同時に行ってもよい。
ンジスタを製造する場合は、６０〜９０ｋｅＶの加速エ
ネルギのヒ素を用い、ＰチャネルＭＯＳトランジスタを
製造する場合は、１０〜２０ｋｅＶの加速エネルギのボ
ロンを用いる。なお、多結晶Ｓｉ膜３に対する不純物の
ドープは、既述の様に図１（ａ）に示した工程で多結晶
Ｓｉ膜３の堆積直後に行う代わりに、不純物５のイオン
注入で同時に行ってもよい。
【００１９】次に、１０００〜１１５０℃程度の温度
で、且つ１分以内、好ましくは１０〜３０秒程度の時間
の高温短時間アニールを行う。この結果、図１（ｆ）に
示す様に、不純物領域６が拡散すると共に、ＳｉＯ2 膜
４内にイオン注入されていた不純物５がＳｉＯ2 膜２を
介してＳｉ基板１内へ拡散して不純物領域７が形成され
る。
で、且つ１分以内、好ましくは１０〜３０秒程度の時間
の高温短時間アニールを行う。この結果、図１（ｆ）に
示す様に、不純物領域６が拡散すると共に、ＳｉＯ2 膜
４内にイオン注入されていた不純物５がＳｉＯ2 膜２を
介してＳｉ基板１内へ拡散して不純物領域７が形成され
る。
【００２０】この時、ＳｉＯ2 膜２のみを貫通した不純
物５で形成されている不純物領域６よりも、一旦ＳｉＯ
2 膜４内にイオン注入され、そこから更にＳｉＯ2 膜２
を介して拡散した不純物５で形成されている不純物領域
７の方が、不純物５の密度が低い。従って、ＳｉＯ2 膜
４よりも外側の高濃度の不純物領域６とＳｉＯ2 膜４下
の低濃度の不純物領域７とが形成される。
物５で形成されている不純物領域６よりも、一旦ＳｉＯ
2 膜４内にイオン注入され、そこから更にＳｉＯ2 膜２
を介して拡散した不純物５で形成されている不純物領域
７の方が、不純物５の密度が低い。従って、ＳｉＯ2 膜
４よりも外側の高濃度の不純物領域６とＳｉＯ2 膜４下
の低濃度の不純物領域７とが形成される。
【００２１】
【発明の効果】本発明によるＭＩＳ型半導体装置の製造
方法では、チャネル領域に接している低濃度不純物領域
とこの低濃度不純物領域に接している高濃度不純物領域
とを有するＬＤＤ構造を形成するためのイオン注入が１
回でよく、しかもゲート電極の端部の下方の半導体基板
に結晶欠陥が生じないのでリーク電流の少ないＭＩＳ型
半導体装置を製造することができる。
方法では、チャネル領域に接している低濃度不純物領域
とこの低濃度不純物領域に接している高濃度不純物領域
とを有するＬＤＤ構造を形成するためのイオン注入が１
回でよく、しかもゲート電極の端部の下方の半導体基板
に結晶欠陥が生じないのでリーク電流の少ないＭＩＳ型
半導体装置を製造することができる。
【図１】本発明の一実施例の工程を順次に示す側断面図
である。
である。
【図２】従来例の工程を順次に示す側断面図である。
１ Ｓｉ基板 ２ ＳｉＯ2 膜 ３ 多結晶Ｓｉ膜 ４ ＳｉＯ2 膜 ５ 不純物 ６ 高濃度の不純物領域 ７ 低濃度の不純物領域
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜と導電膜とを順次
に積層させる工程と、 前記導電膜と前記絶縁膜の厚さ方向の一部とをゲート電
極のパターンに加工する工程と、 前記ゲート電極のパターンに加工した前記導電膜及び前
記絶縁膜に側壁を形成する工程と、 前記導電膜と前記側壁とをマスクにして前記半導体基板
に不純物をイオン注入すると共に、前記側壁内に前記不
純物をイオン注入する工程と、 熱処理によって、前記半導体基板にイオン注入した前記
不純物を拡散させると共に、前記側壁内にイオン注入し
た前記不純物を前記絶縁膜を介して前記半導体基板内へ
拡散させる工程とを有するＭＩＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11821892A JPH05291287A (ja) | 1992-04-10 | 1992-04-10 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11821892A JPH05291287A (ja) | 1992-04-10 | 1992-04-10 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291287A true JPH05291287A (ja) | 1993-11-05 |
Family
ID=14731148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11821892A Withdrawn JPH05291287A (ja) | 1992-04-10 | 1992-04-10 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291287A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869872A (en) * | 1995-07-10 | 1999-02-09 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device and manufacturing method for the same |
-
1992
- 1992-04-10 JP JP11821892A patent/JPH05291287A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869872A (en) * | 1995-07-10 | 1999-02-09 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device and manufacturing method for the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |