JP2002231906A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ワード線１７上層にワード線１７と交差する
方向にビット線２４を配設し、さらにその上層にキャパ
シタのストレージノードを備えるＤＲＡＭ半導体装置に
おいて、ストレージノードを半導体基板１に接続するた
めの接続孔２７をビット線２４に対して自己整合的に形
成する。 【解決手段】 ワード線１８間に自己整合的に開口され
た開口部２１を埋め込んでプラグ電極２２を形成し、Ａ
ｒ／Ｃ５Ｆ８／ＣＨ２Ｆ２ガスを用いた反応性イオンエ
ッチングにより、シリコン窒化膜２５で被覆されたビッ
ト線２４に対して自己整合的に層間酸化膜２３、２６を
開口してプラグ電極２２に達する接続孔２７を形成し、
該接続孔開口時にビット線配線方向と平行な方向に接続
孔２７端部がプラグ電極２２を踏み外す様にして接触面
積を確保し、下層のワード線１７を被覆するシリコン窒
化膜１９でエッチングストップさせる。
方向にビット線２４を配設し、さらにその上層にキャパ
シタのストレージノードを備えるＤＲＡＭ半導体装置に
おいて、ストレージノードを半導体基板１に接続するた
めの接続孔２７をビット線２４に対して自己整合的に形
成する。 【解決手段】 ワード線１８間に自己整合的に開口され
た開口部２１を埋め込んでプラグ電極２２を形成し、Ａ
ｒ／Ｃ５Ｆ８／ＣＨ２Ｆ２ガスを用いた反応性イオンエ
ッチングにより、シリコン窒化膜２５で被覆されたビッ
ト線２４に対して自己整合的に層間酸化膜２３、２６を
開口してプラグ電極２２に達する接続孔２７を形成し、
該接続孔開口時にビット線配線方向と平行な方向に接続
孔２７端部がプラグ電極２２を踏み外す様にして接触面
積を確保し、下層のワード線１７を被覆するシリコン窒
化膜１９でエッチングストップさせる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に半導体集積回路装置における接続孔に関するも
のである。
し、特に半導体集積回路装置における接続孔に関するも
のである。
【０００２】
【従来の技術】半導体素子の微細化、高集積化に伴い、
写真製版工程でのアライメントずれに対するマージンは
減少している。このためコンタクトホールの形成方法と
して、実際のコンタクトホールサイズよりも大きなエッ
チングマスクパターンを使用し、配線層等の下層パター
ンをエッチングストッパとなる膜で覆って保護すること
により、自己整合的に開口するセルフアライメント（Ｓ
ＡＣ）方式が注目されている。この方式では微細なコン
タクトホールが上記配線層（下層パターン）間に形成す
ることができ、高集積化が顕著であるＤＲＡＭのビット
線コンタクトホールなどの形成に用いられている。図４
は、従来の半導体装置の構造および製造方法をＤＲＡＭ
のメモリセルについて示した断面図である。
写真製版工程でのアライメントずれに対するマージンは
減少している。このためコンタクトホールの形成方法と
して、実際のコンタクトホールサイズよりも大きなエッ
チングマスクパターンを使用し、配線層等の下層パター
ンをエッチングストッパとなる膜で覆って保護すること
により、自己整合的に開口するセルフアライメント（Ｓ
ＡＣ）方式が注目されている。この方式では微細なコン
タクトホールが上記配線層（下層パターン）間に形成す
ることができ、高集積化が顕著であるＤＲＡＭのビット
線コンタクトホールなどの形成に用いられている。図４
は、従来の半導体装置の構造および製造方法をＤＲＡＭ
のメモリセルについて示した断面図である。
【０００３】以下、図に基づいて従来の半導体装置の製
造方法を説明する。まず、半導体基板１（以下、基板１
と称す）に分離酸化膜２を形成して素子分離した後、ゲ
ート酸化膜３を介して、シリコン窒化膜／シリサイド膜
／ポリシリコン膜から成るゲート電極４を形成する。こ
のゲート電極４はメモリセルのワード線となり所定の間
隔で形成される細線状パターンである。次に、ゲート電
極４の両側の基板１に拡散層５を形成した後、ゲート電
極４の表面及び側壁をシリコン窒化膜６で被覆し、層間
酸化膜７を形成する。この層間酸化膜７は成膜後に平坦
化処理を施す。
造方法を説明する。まず、半導体基板１（以下、基板１
と称す）に分離酸化膜２を形成して素子分離した後、ゲ
ート酸化膜３を介して、シリコン窒化膜／シリサイド膜
／ポリシリコン膜から成るゲート電極４を形成する。こ
のゲート電極４はメモリセルのワード線となり所定の間
隔で形成される細線状パターンである。次に、ゲート電
極４の両側の基板１に拡散層５を形成した後、ゲート電
極４の表面及び側壁をシリコン窒化膜６で被覆し、層間
酸化膜７を形成する。この層間酸化膜７は成膜後に平坦
化処理を施す。
【０００４】次に、層間酸化膜７に拡散層５に達するコ
ンタクトホール８をゲート電極４に対してＳＡＣ方式で
開口する。これは、例えばＡｒ／Ｃ４Ｆ８ガスなどのフ
ロロカーボン系ガスを用いた反応性イオンエッチングに
より、ゲート電極４を覆うシリコン窒化膜６をエッチン
グストッパ膜として層間酸化膜７をエッチングすること
により行う。このコンタクトホール８にドープトポリシ
リコン膜９をＣＭＰ技術を用いて埋め込み形成する。次
に、ドープトポリシリコン膜９に接続するビット線１０
を形成する。このビット線１０はワード線（ゲート電極
４）と交差する方向で所定の間隔で形成される細線状パ
ターンである。次に、ビット線１０を覆う全面に層間酸
化膜１１を成膜し、層間酸化膜１１、７を開口してスト
レージノードコンタクトホール１２を開口する。続い
て、このストレージノードコンタクトホール１２を介し
て基板１の拡散層５と接続するストレージノード１３を
形成する。次いで、図示は省略するが、さらにキャパシ
タ絶縁膜、キャパシタ上部電極となるセルプレートを形
成した後、全面に層間酸化膜を形成して電極配線層を形
成する。この後、所定の処理を施して半導体装置を完成
する。
ンタクトホール８をゲート電極４に対してＳＡＣ方式で
開口する。これは、例えばＡｒ／Ｃ４Ｆ８ガスなどのフ
ロロカーボン系ガスを用いた反応性イオンエッチングに
より、ゲート電極４を覆うシリコン窒化膜６をエッチン
グストッパ膜として層間酸化膜７をエッチングすること
により行う。このコンタクトホール８にドープトポリシ
リコン膜９をＣＭＰ技術を用いて埋め込み形成する。次
に、ドープトポリシリコン膜９に接続するビット線１０
を形成する。このビット線１０はワード線（ゲート電極
４）と交差する方向で所定の間隔で形成される細線状パ
ターンである。次に、ビット線１０を覆う全面に層間酸
化膜１１を成膜し、層間酸化膜１１、７を開口してスト
レージノードコンタクトホール１２を開口する。続い
て、このストレージノードコンタクトホール１２を介し
て基板１の拡散層５と接続するストレージノード１３を
形成する。次いで、図示は省略するが、さらにキャパシ
タ絶縁膜、キャパシタ上部電極となるセルプレートを形
成した後、全面に層間酸化膜を形成して電極配線層を形
成する。この後、所定の処理を施して半導体装置を完成
する。
【０００５】
【発明が解決しようとする課題】従来のＤＲＡＭは以上
のように構成されているため、ビット線１０を接続する
ためのコンタクトホール８の形成は、ゲート電極４に対
するＳＡＣ方式が用いられているが、ストレージノード
１３を接続するためのコンタクトホール１２の形成は、
ＳＡＣ方式ではなく通常の微細なレジストパターンを用
いたエッチングにより開口していた。これは、ＳＡＣ方
式ではエッチングストッパ膜に対して選択比を有するエ
ッチングとするため、エッチング時における反応生成物
の堆積によりコンタクトホールがテーパ形状になり易
く、ストレージノードコンタクトホール１２のようにエ
ッチング深さが深い場合は、ホール底にも反応生成物が
堆積してエッチングがストップしたり、コンタクト面積
が確保できないためである。このようなストレージノー
ドコンタクトホール１２は、ゲート電極４間の拡散層５
上に形成されるが、その上層ではゲート電極４と交差す
る方向に配列されたビット線１０間に配されている。こ
のため、短絡防止のために、ホール１２とゲート電極４
との間だけでなくホール１２とビット線１０との間の寸
法余裕も必要となり、リソグラフィにおける微細ホール
パターン形成の限界、及びアライメントの限界から、信
頼性良く形成するのは困難であった。
のように構成されているため、ビット線１０を接続する
ためのコンタクトホール８の形成は、ゲート電極４に対
するＳＡＣ方式が用いられているが、ストレージノード
１３を接続するためのコンタクトホール１２の形成は、
ＳＡＣ方式ではなく通常の微細なレジストパターンを用
いたエッチングにより開口していた。これは、ＳＡＣ方
式ではエッチングストッパ膜に対して選択比を有するエ
ッチングとするため、エッチング時における反応生成物
の堆積によりコンタクトホールがテーパ形状になり易
く、ストレージノードコンタクトホール１２のようにエ
ッチング深さが深い場合は、ホール底にも反応生成物が
堆積してエッチングがストップしたり、コンタクト面積
が確保できないためである。このようなストレージノー
ドコンタクトホール１２は、ゲート電極４間の拡散層５
上に形成されるが、その上層ではゲート電極４と交差す
る方向に配列されたビット線１０間に配されている。こ
のため、短絡防止のために、ホール１２とゲート電極４
との間だけでなくホール１２とビット線１０との間の寸
法余裕も必要となり、リソグラフィにおける微細ホール
パターン形成の限界、及びアライメントの限界から、信
頼性良く形成するのは困難であった。
【０００６】この発明は、上記のような問題点を解消す
るために成されたものであって、ストレージノードコン
タクトホールのように、エッチング深さが深く、しかも
第１の配線層とその上層の第２の配線層との２種の配線
層のそれぞれと寸法余裕を確保して配設される接続孔
を、制御性良く形成すると共に、コンタクト面積を確保
してコンタクト抵抗の低減を図ることを目的とする。
るために成されたものであって、ストレージノードコン
タクトホールのように、エッチング深さが深く、しかも
第１の配線層とその上層の第２の配線層との２種の配線
層のそれぞれと寸法余裕を確保して配設される接続孔
を、制御性良く形成すると共に、コンタクト面積を確保
してコンタクト抵抗の低減を図ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板上に、表面及び側壁に
第１のシリコン窒化膜が形成された第１の配線層と、該
第１の配線層上の全面に形成された第１の層間酸化膜
と、該第１の層間酸化膜に上記第１の配線層に対して自
己整合的に開口された開口部を埋め込んで形成されたプ
ラグ電極と、該プラグ電極上の全面に形成された第２の
層間酸化膜と、該第２の層間酸化膜上に配設され表面及
び側壁に第２のシリコン窒化膜が形成された第２の配線
層と、該第２の配線層上の全面に形成された第３の層間
酸化膜と、該第３の層間酸化膜に上記第２の配線層に対
して自己整合的に開口されて上記プラグ電極に達する接
続孔とを備えたものである。
記載の半導体装置は、半導体基板上に、表面及び側壁に
第１のシリコン窒化膜が形成された第１の配線層と、該
第１の配線層上の全面に形成された第１の層間酸化膜
と、該第１の層間酸化膜に上記第１の配線層に対して自
己整合的に開口された開口部を埋め込んで形成されたプ
ラグ電極と、該プラグ電極上の全面に形成された第２の
層間酸化膜と、該第２の層間酸化膜上に配設され表面及
び側壁に第２のシリコン窒化膜が形成された第２の配線
層と、該第２の配線層上の全面に形成された第３の層間
酸化膜と、該第３の層間酸化膜に上記第２の配線層に対
して自己整合的に開口されて上記プラグ電極に達する接
続孔とを備えたものである。
【０００８】またこの発明に係る請求項２記載の半導体
装置は、請求項１において、第１の配線層と第２の配線
層とは互いに交差する方向に配列された線状パターンで
あり、接続孔は、上記第２の配線層の配線方向に平行な
方向の端部が上記プラグ電極を踏み外し、第１のシリコ
ン窒化膜を上記踏み外し部分のエッチングストッパ膜と
して開口したものである。
装置は、請求項１において、第１の配線層と第２の配線
層とは互いに交差する方向に配列された線状パターンで
あり、接続孔は、上記第２の配線層の配線方向に平行な
方向の端部が上記プラグ電極を踏み外し、第１のシリコ
ン窒化膜を上記踏み外し部分のエッチングストッパ膜と
して開口したものである。
【０００９】またこの発明に係る請求項３記載の半導体
装置は、請求項１または２において、第１の配線層がゲ
ート電極であり、第２の配線層がビット線であり、接続
孔はストレージノードをプラグ電極を介して半導体基板
に接続するためのものである。
装置は、請求項１または２において、第１の配線層がゲ
ート電極であり、第２の配線層がビット線であり、接続
孔はストレージノードをプラグ電極を介して半導体基板
に接続するためのものである。
【００１０】またこの発明に係る請求項４記載の半導体
装置は、半導体基板上に、表面及び側壁に第１のシリコ
ン窒化膜が形成され所定の間隔で線状に配設されたゲー
ト電極と、該ゲート電極上の全面に形成された第１の層
間酸化膜と、該第１の層間酸化膜に上記ゲート電極に対
して自己整合的に開口された開口部を埋め込んで形成さ
れたプラグ電極と、該プラグ電極上の全面に形成された
第２の層間酸化膜と、該第２の層間酸化膜上に上記ゲー
ト電極と互いに交差する方向に所定の間隔で線状に配設
され、表面及び側壁に第２のシリコン窒化膜が形成され
たビット線と、該ビット線上の全面に形成された第３の
層間酸化膜と、該第３の層間酸化膜に上記ビット線に対
して自己整合的に開口されて上記プラグ電極に達する接
続孔とを備え、該接続孔における上記ビット線の配線方
向に平行な方向の径寸法が上記ゲート電極の配線方向に
平行な方向の径寸法よりも長いものである。
装置は、半導体基板上に、表面及び側壁に第１のシリコ
ン窒化膜が形成され所定の間隔で線状に配設されたゲー
ト電極と、該ゲート電極上の全面に形成された第１の層
間酸化膜と、該第１の層間酸化膜に上記ゲート電極に対
して自己整合的に開口された開口部を埋め込んで形成さ
れたプラグ電極と、該プラグ電極上の全面に形成された
第２の層間酸化膜と、該第２の層間酸化膜上に上記ゲー
ト電極と互いに交差する方向に所定の間隔で線状に配設
され、表面及び側壁に第２のシリコン窒化膜が形成され
たビット線と、該ビット線上の全面に形成された第３の
層間酸化膜と、該第３の層間酸化膜に上記ビット線に対
して自己整合的に開口されて上記プラグ電極に達する接
続孔とを備え、該接続孔における上記ビット線の配線方
向に平行な方向の径寸法が上記ゲート電極の配線方向に
平行な方向の径寸法よりも長いものである。
【００１１】またこの発明に係る請求項５記載の半導体
装置の製造方法は、請求項１〜４のいずれかにおいて、
自己整合的に開口される開口部及び接続孔を、フロロカ
ーボン系ガスを用い、シリコン窒化膜に対してエッチン
グ選択比を有する反応性イオンエッチング処理により形
成するものである。
装置の製造方法は、請求項１〜４のいずれかにおいて、
自己整合的に開口される開口部及び接続孔を、フロロカ
ーボン系ガスを用い、シリコン窒化膜に対してエッチン
グ選択比を有する反応性イオンエッチング処理により形
成するものである。
【００１２】またこの発明に係る請求項６記載の半導体
装置の製造方法は、請求項５において、接続孔形成時の
反応性イオンエッチング処理において、フロロカーボン
系ガスとしてＡｒ／Ｃ５Ｆ８／ＣＨ２Ｆ２ガスを用いる
ものである。
装置の製造方法は、請求項５において、接続孔形成時の
反応性イオンエッチング処理において、フロロカーボン
系ガスとしてＡｒ／Ｃ５Ｆ８／ＣＨ２Ｆ２ガスを用いる
ものである。
【００１３】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態を図について説明する。図１は、この発明の
実施の形態１による半導体装置の構造をＤＲＡＭのメモ
リセルについて示した断面図である。図１（ａ）は、メ
モリセルのワード線となるゲート電極１７の配線方向に
平行に切断した断面図であり、図１（ｂ）は、このゲー
ト電極１７と交差する方向（ビット線２４の配線方向）
に切断した断面図である。なお、便宜上、キャパシタ部
及びその上層は図示を省略する。
実施の形態を図について説明する。図１は、この発明の
実施の形態１による半導体装置の構造をＤＲＡＭのメモ
リセルについて示した断面図である。図１（ａ）は、メ
モリセルのワード線となるゲート電極１７の配線方向に
平行に切断した断面図であり、図１（ｂ）は、このゲー
ト電極１７と交差する方向（ビット線２４の配線方向）
に切断した断面図である。なお、便宜上、キャパシタ部
及びその上層は図示を省略する。
【００１４】図において、１４は半導体基板（以下、基
板１４と称す）、１５は素子分離のための分離酸化膜、
１６はゲート酸化膜、１７はゲート酸化膜１６を介して
基板１４上に形成され、所定の間隔で線状に配設された
第１の配線層としてのゲート電極（ワード線）、１８は
基板１７に形成された拡散層、１９はゲート電極１７の
表面及び側壁に形成された第１のシリコン窒化膜、２０
は第１のシリコン窒化膜１９で被覆されたゲート電極１
７上の全面に形成された第１の層間酸化膜、２１は第１
の層間酸化膜２０に、ゲート電極１７に対してＳＡＣ方
式で開口された開口部、２２は開口部２１にドープトポ
リシリコン膜を埋め込んで、基板１の拡散層１８と接続
形成したプラグ電極、２３は第１の層間酸化膜２０上の
全面に形成された第２の層間酸化膜、２４は第２の層間
酸化膜２３上に、ゲート電極１７と交差する方向に所定
の間隔で線状に配設された第２の配線層としてのビット
線、２５はビット線２４の表面及び側壁に形成された第
２のシリコン窒化膜、２６は第２のシリコン窒化膜２５
で被覆されたビット線２４上の全面に形成された第３の
層間酸化膜、２７は第３の層間酸化膜２０に、ビット線
２４に対してＳＡＣ方式で開口されてプラグ電極２２に
達する接続孔で、後工程で形成するストレージノードを
接続するためのストレージノードコンタクトホールであ
る。
板１４と称す）、１５は素子分離のための分離酸化膜、
１６はゲート酸化膜、１７はゲート酸化膜１６を介して
基板１４上に形成され、所定の間隔で線状に配設された
第１の配線層としてのゲート電極（ワード線）、１８は
基板１７に形成された拡散層、１９はゲート電極１７の
表面及び側壁に形成された第１のシリコン窒化膜、２０
は第１のシリコン窒化膜１９で被覆されたゲート電極１
７上の全面に形成された第１の層間酸化膜、２１は第１
の層間酸化膜２０に、ゲート電極１７に対してＳＡＣ方
式で開口された開口部、２２は開口部２１にドープトポ
リシリコン膜を埋め込んで、基板１の拡散層１８と接続
形成したプラグ電極、２３は第１の層間酸化膜２０上の
全面に形成された第２の層間酸化膜、２４は第２の層間
酸化膜２３上に、ゲート電極１７と交差する方向に所定
の間隔で線状に配設された第２の配線層としてのビット
線、２５はビット線２４の表面及び側壁に形成された第
２のシリコン窒化膜、２６は第２のシリコン窒化膜２５
で被覆されたビット線２４上の全面に形成された第３の
層間酸化膜、２７は第３の層間酸化膜２０に、ビット線
２４に対してＳＡＣ方式で開口されてプラグ電極２２に
達する接続孔で、後工程で形成するストレージノードを
接続するためのストレージノードコンタクトホールであ
る。
【００１５】このように構成される半導体装置の製造方
法を図２、図３に基づいて以下に示す。なお、図２は図
１（ｂ）と同様に、ビット線２４の配線方向に平行に切
断した断面図、図３は図１（ａ）と同様に、ゲート電極
１７の配線方向に平行に切断した断面図である。まず、
図２（ａ）に示すように、基板１４に分離酸化膜１５を
形成して素子分離した後、ゲート酸化膜１６を介してゲ
ート電極１７を形成する。このゲート電極１７はメモリ
セルのワード線となり所定の間隔で形成される細線状パ
ターンであり、ポリシリコン膜の上に低抵抗な高融点金
属膜あるいはそのシリサイド膜を形成した積層膜１７を
用い、さらにその上にシリコン窒化膜１９ａを７０ｎｍ
程度の膜厚で形成した後パターニングする。次に、ゲー
ト電極１７と図示しないレジストパターンとをマスクと
して、イオン注入法により基板１にソース・ドレイン領
域となる拡散層１８を形成する。この後、全面にシリコ
ン窒化膜１９ｂを例えば減圧ＣＶＤ法により５０ｎｍ程
度の膜厚で堆積し、その上の全面にＢＰＴＥＯＳ膜ある
いはＴＥＯＳ膜から成る第１の層間酸化膜２０を堆積し
た後、アニール、エッチバックあるいはＣＭＰ法などに
より表面の平坦化処理を行う。なお、拡散層１８形成の
ためのイオン注入は、シリコン窒化膜１９ｂ形成後に行
っても良い。
法を図２、図３に基づいて以下に示す。なお、図２は図
１（ｂ）と同様に、ビット線２４の配線方向に平行に切
断した断面図、図３は図１（ａ）と同様に、ゲート電極
１７の配線方向に平行に切断した断面図である。まず、
図２（ａ）に示すように、基板１４に分離酸化膜１５を
形成して素子分離した後、ゲート酸化膜１６を介してゲ
ート電極１７を形成する。このゲート電極１７はメモリ
セルのワード線となり所定の間隔で形成される細線状パ
ターンであり、ポリシリコン膜の上に低抵抗な高融点金
属膜あるいはそのシリサイド膜を形成した積層膜１７を
用い、さらにその上にシリコン窒化膜１９ａを７０ｎｍ
程度の膜厚で形成した後パターニングする。次に、ゲー
ト電極１７と図示しないレジストパターンとをマスクと
して、イオン注入法により基板１にソース・ドレイン領
域となる拡散層１８を形成する。この後、全面にシリコ
ン窒化膜１９ｂを例えば減圧ＣＶＤ法により５０ｎｍ程
度の膜厚で堆積し、その上の全面にＢＰＴＥＯＳ膜ある
いはＴＥＯＳ膜から成る第１の層間酸化膜２０を堆積し
た後、アニール、エッチバックあるいはＣＭＰ法などに
より表面の平坦化処理を行う。なお、拡散層１８形成の
ためのイオン注入は、シリコン窒化膜１９ｂ形成後に行
っても良い。
【００１６】次に、図２（ｂ）に示すように、第１の層
間酸化膜２０に、開口部２１をゲート電極１７に対して
ＳＡＣ方式で開口する。これは、例えばＡｒ／Ｃ４Ｆ８
ガスなどのフロロカーボン系ガスを用いた反応性イオン
エッチングにより、ゲート電極１７を覆う第１のシリコ
ン窒化膜１９（１９ａ、１９ｂ）をエッチングストッパ
膜として第１の層間酸化膜２０をレジストマスクを用い
て異方性エッチングし、続いてシリコン窒化膜１９ｂを
異方性エッチングにより除去して拡散層１８に到達する
開口部２１を形成する。なお、この場合、開口部２１形
成時に開口部底のシリコン窒化膜１９ｂを除去したが、
シリコン窒化膜１９ｂの成膜後、第１の層間酸化膜２０
を形成する前にエッチバックにより除去しておいても良
い。
間酸化膜２０に、開口部２１をゲート電極１７に対して
ＳＡＣ方式で開口する。これは、例えばＡｒ／Ｃ４Ｆ８
ガスなどのフロロカーボン系ガスを用いた反応性イオン
エッチングにより、ゲート電極１７を覆う第１のシリコ
ン窒化膜１９（１９ａ、１９ｂ）をエッチングストッパ
膜として第１の層間酸化膜２０をレジストマスクを用い
て異方性エッチングし、続いてシリコン窒化膜１９ｂを
異方性エッチングにより除去して拡散層１８に到達する
開口部２１を形成する。なお、この場合、開口部２１形
成時に開口部底のシリコン窒化膜１９ｂを除去したが、
シリコン窒化膜１９ｂの成膜後、第１の層間酸化膜２０
を形成する前にエッチバックにより除去しておいても良
い。
【００１７】次に、図２（ｃ）に示すように、リンが高
濃度に添加されたポリシリコン膜を開口部２１を埋め込
んで全面に堆積した後、エッチバックにより第１の層間
酸化膜２０上のポリシリコン膜を除去してプラグ電極２
２を形成し、その後、ＴＥＯＳ膜から成る第２の層間酸
化膜２３を全面に堆積する。次に、第２の層間酸化膜２
３に、ビット線用のコンタクトホール（図示せず）を開
口する。この場合、プラグ電極２２は、ビット線用のコ
ンタクトホール及びストレージノード用のコンタクトホ
ールの双方の下層に形成するものとし、ビット線用のコ
ンタクトホールは、異方性エッチングによりプラグ電極
２２に到達するように形成する。なお、ビット線用のコ
ンタクトホールのためのプラグ電極２２を形成せず、ビ
ット線コンタクトホールを、図４で示したように、ゲー
ト電極１７に対してＳＡＣ方式で拡散層１８に到達する
まで開口することもできる。
濃度に添加されたポリシリコン膜を開口部２１を埋め込
んで全面に堆積した後、エッチバックにより第１の層間
酸化膜２０上のポリシリコン膜を除去してプラグ電極２
２を形成し、その後、ＴＥＯＳ膜から成る第２の層間酸
化膜２３を全面に堆積する。次に、第２の層間酸化膜２
３に、ビット線用のコンタクトホール（図示せず）を開
口する。この場合、プラグ電極２２は、ビット線用のコ
ンタクトホール及びストレージノード用のコンタクトホ
ールの双方の下層に形成するものとし、ビット線用のコ
ンタクトホールは、異方性エッチングによりプラグ電極
２２に到達するように形成する。なお、ビット線用のコ
ンタクトホールのためのプラグ電極２２を形成せず、ビ
ット線コンタクトホールを、図４で示したように、ゲー
ト電極１７に対してＳＡＣ方式で拡散層１８に到達する
まで開口することもできる。
【００１８】次に、図３に示すように、ワード線（ゲー
ト電極１７）と交差する方向で所定の間隔で形成される
細線状パターンであるビット線２４を形成し、その表面
及び側壁に第２のシリコン窒化膜２５（２５ａ、２５
ｂ）を形成する。このビット線２４の形成は、ポリシリ
コン膜の上に低抵抗な高融点金属膜あるいはそのシリサ
イド膜を形成した積層膜２４を用い、さらにその上にシ
リコン窒化膜２５ａを形成した後パターニングし、続い
て全面にシリコン窒化膜２５ｂを５０ｎｍ程度の膜厚で
堆積し、エッチバックすることによりビット線２４の側
壁にもシリコン窒化膜２５ｂを設ける。
ト電極１７）と交差する方向で所定の間隔で形成される
細線状パターンであるビット線２４を形成し、その表面
及び側壁に第２のシリコン窒化膜２５（２５ａ、２５
ｂ）を形成する。このビット線２４の形成は、ポリシリ
コン膜の上に低抵抗な高融点金属膜あるいはそのシリサ
イド膜を形成した積層膜２４を用い、さらにその上にシ
リコン窒化膜２５ａを形成した後パターニングし、続い
て全面にシリコン窒化膜２５ｂを５０ｎｍ程度の膜厚で
堆積し、エッチバックすることによりビット線２４の側
壁にもシリコン窒化膜２５ｂを設ける。
【００１９】次に、全面にＢＰＴＥＯＳ膜あるいはＴＥ
ＯＳ膜から成る第３の層間酸化膜２６を堆積した後、ア
ニール、エッチバックあるいはＣＭＰ法などにより表面
の平坦化処理を行う。次に、第３の層間酸化膜２６に、
後工程で形成するストレージノードを接続するためのコ
ンタクトホール２７をビット線２４に対してＳＡＣ方式
で開口する。このコンタクトホール２７の形成につい
て、図１を参照して以下に詳細に説明する。
ＯＳ膜から成る第３の層間酸化膜２６を堆積した後、ア
ニール、エッチバックあるいはＣＭＰ法などにより表面
の平坦化処理を行う。次に、第３の層間酸化膜２６に、
後工程で形成するストレージノードを接続するためのコ
ンタクトホール２７をビット線２４に対してＳＡＣ方式
で開口する。このコンタクトホール２７の形成につい
て、図１を参照して以下に詳細に説明する。
【００２０】まず、図示しないレジストパターンを形成
し、該レジストパターンをマスクとして、フロロカーボ
ン系ガスとしてＡｒ／Ｃ５Ｆ８／ＣＨ２Ｆ２ガスを用い
た反応性イオンエッチングにより、数十ｍＴｏｒｒ程度
の圧力、Ｒｆ１５００Ｗ程度で、ビット線２４を覆う第
２のシリコン窒化膜２５をエッチングストッパ膜とし
て、第３の層間酸化膜２６及びその下層の第２の層間酸
化膜２３を異方性エッチングし、プラグ電極２２に到達
するコンタクトホール２７を開口する。このエッチング
において、コンタクトホール２７の平面形状は、ビット
線２４の配線方向に平行な方向の径寸法がゲート電極１
７の配線方向に平行な方向の径寸法よりも長い形状と
し、その長手方向の端部がプラグ電極２２を踏み外すよ
うにする。即ち、コンタクトホール２７形成時のエッチ
ングにおいて、プラグ電極２２を踏み外した部分では、
さらに下層の第１の層間酸化膜２０をエッチングしてゲ
ート電極１７上の第１のシリコン窒化膜１９上でエッチ
ングが停止する。
し、該レジストパターンをマスクとして、フロロカーボ
ン系ガスとしてＡｒ／Ｃ５Ｆ８／ＣＨ２Ｆ２ガスを用い
た反応性イオンエッチングにより、数十ｍＴｏｒｒ程度
の圧力、Ｒｆ１５００Ｗ程度で、ビット線２４を覆う第
２のシリコン窒化膜２５をエッチングストッパ膜とし
て、第３の層間酸化膜２６及びその下層の第２の層間酸
化膜２３を異方性エッチングし、プラグ電極２２に到達
するコンタクトホール２７を開口する。このエッチング
において、コンタクトホール２７の平面形状は、ビット
線２４の配線方向に平行な方向の径寸法がゲート電極１
７の配線方向に平行な方向の径寸法よりも長い形状と
し、その長手方向の端部がプラグ電極２２を踏み外すよ
うにする。即ち、コンタクトホール２７形成時のエッチ
ングにおいて、プラグ電極２２を踏み外した部分では、
さらに下層の第１の層間酸化膜２０をエッチングしてゲ
ート電極１７上の第１のシリコン窒化膜１９上でエッチ
ングが停止する。
【００２１】ＤＲＡＭのメモリセルでは、ストレージノ
ードコンタクトホール２７が隣接する他のコンタクトホ
ールとの間に有する寸法余裕は、通常、ビット線２４の
配線方向に平行な方向において比較的大きくとれるもの
である。また、コンタクトホール２７の開口は、ビット
線２４に対してＳＡＣ方式で開口されるため、ビット線
２４と交差する方向では第２のシリコン窒化膜２５によ
って寸法縮小され、開口面の寸法を大きくしてもプラグ
電極２２上での接触寸法を大きくするには限界がある。
これに対しビット線２４の配線方向では第２のシリコン
窒化膜２５によって寸法縮小されることはなく、プラグ
電極２２を踏み外す程度の大きな開口が可能になる。ま
た、ビット線２４の配線方向でプラグ電極２２を踏み外
しても、下層でゲート電極１７が交差するように配線さ
れているため、ゲート電極１７上の第１のシリコン窒化
膜１９がエッチングストッパとなり、ゲート電極１７と
短絡することはない。このため、ストレージノードコン
タクトホール２７は、プラグ電極２２の表面だけでなく
側面ともコンタクトでき、コンタクト面積が増大して良
好なコンタクト形成ができる。
ードコンタクトホール２７が隣接する他のコンタクトホ
ールとの間に有する寸法余裕は、通常、ビット線２４の
配線方向に平行な方向において比較的大きくとれるもの
である。また、コンタクトホール２７の開口は、ビット
線２４に対してＳＡＣ方式で開口されるため、ビット線
２４と交差する方向では第２のシリコン窒化膜２５によ
って寸法縮小され、開口面の寸法を大きくしてもプラグ
電極２２上での接触寸法を大きくするには限界がある。
これに対しビット線２４の配線方向では第２のシリコン
窒化膜２５によって寸法縮小されることはなく、プラグ
電極２２を踏み外す程度の大きな開口が可能になる。ま
た、ビット線２４の配線方向でプラグ電極２２を踏み外
しても、下層でゲート電極１７が交差するように配線さ
れているため、ゲート電極１７上の第１のシリコン窒化
膜１９がエッチングストッパとなり、ゲート電極１７と
短絡することはない。このため、ストレージノードコン
タクトホール２７は、プラグ電極２２の表面だけでなく
側面ともコンタクトでき、コンタクト面積が増大して良
好なコンタクト形成ができる。
【００２２】このように、ストレージノードコンタクト
ホール２７の形成において、隣接コンタクトホールとの
寸法余裕が比較的大きく、開口面寸法を大きくすること
により、プラグ電極２２上の接触寸法を効果的に増大で
きる方向（ビット線２４の配線方向に平行な方向）の径
寸法を大きくすることにより、上述したようにコンタク
ト面積の増大を図ることができる。なお、コンタクトホ
ール２７は、確実にプラグ電極２２を端部で踏み外すよ
うにしても良いし、また踏み外しを許容する寸法余裕で
形成しても良い。
ホール２７の形成において、隣接コンタクトホールとの
寸法余裕が比較的大きく、開口面寸法を大きくすること
により、プラグ電極２２上の接触寸法を効果的に増大で
きる方向（ビット線２４の配線方向に平行な方向）の径
寸法を大きくすることにより、上述したようにコンタク
ト面積の増大を図ることができる。なお、コンタクトホ
ール２７は、確実にプラグ電極２２を端部で踏み外すよ
うにしても良いし、また踏み外しを許容する寸法余裕で
形成しても良い。
【００２３】ところで上記実施の形態では、ストレージ
ノードコンタクトホール２７形成時に、Ａｒ／Ｃ５Ｆ８
／ＣＨ２Ｆ２ガスを用いた反応性イオンエッチングを用
いた。従来から一般的に用いられるＡｒ／Ｃ４Ｆ８ガス
系では、エッチングストッパとなるシリコン窒化膜との
選択比を確保すると、反応生成物であるフルオロカーボ
ン膜の堆積により、エッチングがストップしやすい。特
にストレージノードコンタクトホール２７では、配線間
スリットのエッチング深さが深く、上記実施の形態で示
したように、プラグ電極２２を設けた場合でも、第３の
層間酸化膜２６だけでなくビット線２４下層の第２の層
間酸化膜２３をさらにエッチングする必要がある。ま
た、通常、ゲート電極１７肩部の第１のシリコン窒化膜
１９の厚みに比してビット線２４肩部の第２のシリコン
窒化膜２５の厚みが薄いことから、シリコン窒化膜との
より高い選択比が求められる。
ノードコンタクトホール２７形成時に、Ａｒ／Ｃ５Ｆ８
／ＣＨ２Ｆ２ガスを用いた反応性イオンエッチングを用
いた。従来から一般的に用いられるＡｒ／Ｃ４Ｆ８ガス
系では、エッチングストッパとなるシリコン窒化膜との
選択比を確保すると、反応生成物であるフルオロカーボ
ン膜の堆積により、エッチングがストップしやすい。特
にストレージノードコンタクトホール２７では、配線間
スリットのエッチング深さが深く、上記実施の形態で示
したように、プラグ電極２２を設けた場合でも、第３の
層間酸化膜２６だけでなくビット線２４下層の第２の層
間酸化膜２３をさらにエッチングする必要がある。ま
た、通常、ゲート電極１７肩部の第１のシリコン窒化膜
１９の厚みに比してビット線２４肩部の第２のシリコン
窒化膜２５の厚みが薄いことから、シリコン窒化膜との
より高い選択比が求められる。
【００２４】フロロカーボン系ガスとしてＡｒ／Ｃ５Ｆ
８／ＣＨ２Ｆ２ガスを含む４種のガスを用いてストレー
ジノードコンタクトホール２７の形成を行った比較実験
の結果を以下に示す。平行平板型ＲＩＥ装置にて、圧
力；３０〜５０ｍＴｏｒｒ、Ｒｆ１５００Ｗ程度、酸化
膜のエッチング深さ；６５０ｎｍ、シリコン窒化膜の膜
厚；４０ｎｍ １． Ａｒ／Ｃ４Ｆ８／ＣＨ２Ｆ２ 対ＳｉＮ選択比；２０〜３０ ホール内エッチストップ；あり ２． Ａｒ／Ｃ４Ｆ８／ＣＨ２Ｆ２／ＣＯ 対ＳｉＮ選択比；２０（ショート ） ホール内エッチストップ；なし ３． Ａｒ／Ｃ５Ｆ８ 対ＳｉＮ選択比；４０〜 ホール内エッチストップ；あり ４． Ａｒ／Ｃ５Ｆ８／ＣＨ２Ｆ２ 対ＳｉＮ選択比；４０〜 ホール内エッチストップ；なし
８／ＣＨ２Ｆ２ガスを含む４種のガスを用いてストレー
ジノードコンタクトホール２７の形成を行った比較実験
の結果を以下に示す。平行平板型ＲＩＥ装置にて、圧
力；３０〜５０ｍＴｏｒｒ、Ｒｆ１５００Ｗ程度、酸化
膜のエッチング深さ；６５０ｎｍ、シリコン窒化膜の膜
厚；４０ｎｍ １． Ａｒ／Ｃ４Ｆ８／ＣＨ２Ｆ２ 対ＳｉＮ選択比；２０〜３０ ホール内エッチストップ；あり ２． Ａｒ／Ｃ４Ｆ８／ＣＨ２Ｆ２／ＣＯ 対ＳｉＮ選択比；２０（ショート ） ホール内エッチストップ；なし ３． Ａｒ／Ｃ５Ｆ８ 対ＳｉＮ選択比；４０〜 ホール内エッチストップ；あり ４． Ａｒ／Ｃ５Ｆ８／ＣＨ２Ｆ２ 対ＳｉＮ選択比；４０〜 ホール内エッチストップ；なし
【００２５】このように、エッチングストップしないで
開口できた２種のガスの内、Ａｒ／Ｃ４Ｆ８／ＣＨ２Ｆ
２／ＣＯでは、シリコン窒化膜２５の肩部がエッチング
されてショートした。Ｃ／Ｆ比の高いＣ５Ｆ８系のガス
を用い、添加ガスとしてＣＨ ２Ｆ２を用いたＡｒ／Ｃ５
Ｆ８／ＣＨ２Ｆ２では、ホール内でエッチングストップ
することなく、しかもシリコン窒化膜との選択比が確保
でき良好なコンタクトホール２７の形成が行えた。
開口できた２種のガスの内、Ａｒ／Ｃ４Ｆ８／ＣＨ２Ｆ
２／ＣＯでは、シリコン窒化膜２５の肩部がエッチング
されてショートした。Ｃ／Ｆ比の高いＣ５Ｆ８系のガス
を用い、添加ガスとしてＣＨ ２Ｆ２を用いたＡｒ／Ｃ５
Ｆ８／ＣＨ２Ｆ２では、ホール内でエッチングストップ
することなく、しかもシリコン窒化膜との選択比が確保
でき良好なコンタクトホール２７の形成が行えた。
【００２６】
【発明の効果】以上のようにこの発明に係る請求項１記
載の半導体装置は、半導体基板上に、表面及び側壁に第
１のシリコン窒化膜が形成された第１の配線層と、該第
１の配線層上の全面に形成された第１の層間酸化膜と、
該第１の層間酸化膜に上記第１の配線層に対して自己整
合的に開口された開口部を埋め込んで形成されたプラグ
電極と、該プラグ電極上の全面に形成された第２の層間
酸化膜と、該第２の層間酸化膜上に配設され表面及び側
壁に第２のシリコン窒化膜が形成された第２の配線層
と、該第２の配線層上の全面に形成された第３の層間酸
化膜と、該第３の層間酸化膜に上記第２の配線層に対し
て自己整合的に開口されて上記プラグ電極に達する接続
孔とを備えたため、第１の配線層間、およびその上層で
は第２の配線層間に配される微細な接続孔をプラグ電極
を介して制御性良く半導体基板上に設けることができ、
微細化、高集積化に適した半導体装置の構造を提供でき
る。
載の半導体装置は、半導体基板上に、表面及び側壁に第
１のシリコン窒化膜が形成された第１の配線層と、該第
１の配線層上の全面に形成された第１の層間酸化膜と、
該第１の層間酸化膜に上記第１の配線層に対して自己整
合的に開口された開口部を埋め込んで形成されたプラグ
電極と、該プラグ電極上の全面に形成された第２の層間
酸化膜と、該第２の層間酸化膜上に配設され表面及び側
壁に第２のシリコン窒化膜が形成された第２の配線層
と、該第２の配線層上の全面に形成された第３の層間酸
化膜と、該第３の層間酸化膜に上記第２の配線層に対し
て自己整合的に開口されて上記プラグ電極に達する接続
孔とを備えたため、第１の配線層間、およびその上層で
は第２の配線層間に配される微細な接続孔をプラグ電極
を介して制御性良く半導体基板上に設けることができ、
微細化、高集積化に適した半導体装置の構造を提供でき
る。
【００２７】またこの発明に係る請求項２記載の半導体
装置は、請求項１において、第１の配線層と第２の配線
層とは互いに交差する方向に配列された線状パターンで
あり、接続孔は、上記第２の配線層の配線方向に平行な
方向の端部が上記プラグ電極を踏み外し、第１のシリコ
ン窒化膜を上記踏み外し部分のエッチングストッパ膜と
して開口したため、接続孔とプラグ電極とのコンタクト
面積が増大でき、コンタクト抵抗の低減化が図れる。
装置は、請求項１において、第１の配線層と第２の配線
層とは互いに交差する方向に配列された線状パターンで
あり、接続孔は、上記第２の配線層の配線方向に平行な
方向の端部が上記プラグ電極を踏み外し、第１のシリコ
ン窒化膜を上記踏み外し部分のエッチングストッパ膜と
して開口したため、接続孔とプラグ電極とのコンタクト
面積が増大でき、コンタクト抵抗の低減化が図れる。
【００２８】またこの発明に係る請求項３記載の半導体
装置は、請求項１または２において、第１の配線層がゲ
ート電極であり、第２の配線層がビット線であり、接続
孔はストレージノードをプラグ電極を介して半導体基板
に接続するためのものであるため、ストレージノード用
の接続孔をビット線に対して自己整合的に開口でき、微
細な接続孔が、コンタクト面積を確保しつつ制御性良く
得られ、ＤＲＡＭの微細化、高集積化が促進できる。
装置は、請求項１または２において、第１の配線層がゲ
ート電極であり、第２の配線層がビット線であり、接続
孔はストレージノードをプラグ電極を介して半導体基板
に接続するためのものであるため、ストレージノード用
の接続孔をビット線に対して自己整合的に開口でき、微
細な接続孔が、コンタクト面積を確保しつつ制御性良く
得られ、ＤＲＡＭの微細化、高集積化が促進できる。
【００２９】またこの発明に係る請求項４記載の半導体
装置は、半導体基板上に、表面及び側壁に第１のシリコ
ン窒化膜が形成され所定の間隔で線状に配設されたゲー
ト電極と、該ゲート電極上の全面に形成された第１の層
間酸化膜と、該第１の層間酸化膜に上記ゲート電極に対
して自己整合的に開口された開口部を埋め込んで形成さ
れたプラグ電極と、該プラグ電極上の全面に形成された
第２の層間酸化膜と、該第２の層間酸化膜上に上記ゲー
ト電極と互いに交差する方向に所定の間隔で線状に配設
され、表面及び側壁に第２のシリコン窒化膜が形成され
たビット線と、該ビット線上の全面に形成された第３の
層間酸化膜と、該第３の層間酸化膜に上記ビット線に対
して自己整合的に開口されて上記プラグ電極に達する接
続孔とを備え、該接続孔における上記ビット線の配線方
向に平行な方向の径寸法が上記ゲート電極の配線方向に
平行な方向の径寸法よりも長いものであるため、微細な
接続孔が制御性良く得られると共に、コンタクト面積を
効果的に増大できてコンタクト抵抗の低減化が図れる。
装置は、半導体基板上に、表面及び側壁に第１のシリコ
ン窒化膜が形成され所定の間隔で線状に配設されたゲー
ト電極と、該ゲート電極上の全面に形成された第１の層
間酸化膜と、該第１の層間酸化膜に上記ゲート電極に対
して自己整合的に開口された開口部を埋め込んで形成さ
れたプラグ電極と、該プラグ電極上の全面に形成された
第２の層間酸化膜と、該第２の層間酸化膜上に上記ゲー
ト電極と互いに交差する方向に所定の間隔で線状に配設
され、表面及び側壁に第２のシリコン窒化膜が形成され
たビット線と、該ビット線上の全面に形成された第３の
層間酸化膜と、該第３の層間酸化膜に上記ビット線に対
して自己整合的に開口されて上記プラグ電極に達する接
続孔とを備え、該接続孔における上記ビット線の配線方
向に平行な方向の径寸法が上記ゲート電極の配線方向に
平行な方向の径寸法よりも長いものであるため、微細な
接続孔が制御性良く得られると共に、コンタクト面積を
効果的に増大できてコンタクト抵抗の低減化が図れる。
【００３０】またこの発明に係る請求項５記載の半導体
装置の製造方法は、請求項１〜４のいずれかにおいて、
自己整合的に開口される開口部及び接続孔を、フロロカ
ーボン系ガスを用い、シリコン窒化膜に対してエッチン
グ選択比を有する反応性イオンエッチング処理により形
成するため、第１の配線層間、およびその上層では第２
の配線層間に配される微細な接続孔をプラグ電極を介し
て制御性良く半導体基板上に形成することができる。
装置の製造方法は、請求項１〜４のいずれかにおいて、
自己整合的に開口される開口部及び接続孔を、フロロカ
ーボン系ガスを用い、シリコン窒化膜に対してエッチン
グ選択比を有する反応性イオンエッチング処理により形
成するため、第１の配線層間、およびその上層では第２
の配線層間に配される微細な接続孔をプラグ電極を介し
て制御性良く半導体基板上に形成することができる。
【００３１】またこの発明に係る請求項６記載の半導体
装置の製造方法は、請求項５において、接続孔形成時の
反応性イオンエッチング処理において、フロロカーボン
系ガスとしてＡｒ／Ｃ５Ｆ８／ＣＨ２Ｆ２ガスを用いる
ため、プラグ電極に達する接続孔を、シリコン窒化膜と
の選択比を確保しつつ信頼性良く形成できる。
装置の製造方法は、請求項５において、接続孔形成時の
反応性イオンエッチング処理において、フロロカーボン
系ガスとしてＡｒ／Ｃ５Ｆ８／ＣＨ２Ｆ２ガスを用いる
ため、プラグ電極に達する接続孔を、シリコン窒化膜と
の選択比を確保しつつ信頼性良く形成できる。
【図１】 この発明の実施の形態１による半導体装置の
構造及び製造方法を示す断面図である。
構造及び製造方法を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図４】 従来の半導体装置の構造を示す断面図であ
る。
る。
１４ 半導体基板、１７ 第１の配線層としてのゲート
電極、１９ 第１のシリコン窒化膜、２０ 第１の層間
酸化膜、２１ 開口部、２２ プラグ電極、２３ 第２
の層間酸化膜、２４ 第２の配線層としてのビット線、
２５ 第２のシリコン窒化膜、２６ 第３の層間酸化
膜、２７ 接続孔としてのストレージノードコンタクト
ホール。
電極、１９ 第１のシリコン窒化膜、２０ 第１の層間
酸化膜、２１ 開口部、２２ プラグ電極、２３ 第２
の層間酸化膜、２４ 第２の配線層としてのビット線、
２５ 第２のシリコン窒化膜、２６ 第３の層間酸化
膜、２７ 接続孔としてのストレージノードコンタクト
ホール。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 27/10 ６２１Ｃ Ｆターム(参考） 4M104 BB01 CC01 DD02 DD04 DD08 DD16 DD17 DD65 DD72 EE05 EE09 EE12 EE17 FF04 FF13 FF14 GG16 HH12 HH14 HH15 HH20 5F033 HH04 HH17 HH26 JJ04 KK01 LL04 MM07 MM15 NN12 NN40 QQ09 QQ13 QQ15 QQ16 QQ25 QQ31 QQ37 QQ48 QQ58 QQ65 QQ74 RR02 RR06 SS04 SS13 TT02 TT08 VV16 XX01 XX03 XX09 XX15 XX31 5F083 AD24 AD48 AD49 GA09 JA35 JA39 JA53 JA56 MA06 MA17 MA20 PR03 PR29 PR39 PR40
Claims (6)
- 【請求項１】 半導体基板上に、表面及び側壁に第１の
シリコン窒化膜が形成された第１の配線層と、該第１の
配線層上の全面に形成された第１の層間酸化膜と、該第
１の層間酸化膜に上記第１の配線層に対して自己整合的
に開口された開口部を埋め込んで形成されたプラグ電極
と、該プラグ電極上の全面に形成された第２の層間酸化
膜と、該第２の層間酸化膜上に配設され表面及び側壁に
第２のシリコン窒化膜が形成された第２の配線層と、該
第２の配線層上の全面に形成された第３の層間酸化膜
と、該第３の層間酸化膜に上記第２の配線層に対して自
己整合的に開口されて上記プラグ電極に達する接続孔と
を備えたことを特徴とする半導体装置。 - 【請求項２】 第１の配線層と第２の配線層とは互いに
交差する方向に配列された線状パターンであり、接続孔
は、上記第２の配線層の配線方向に平行な方向の端部が
上記プラグ電極を踏み外し、第１のシリコン窒化膜を上
記踏み外し部分のエッチングストッパ膜として開口した
ものであることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 第１の配線層がゲート電極であり、第２
の配線層がビット線であり、接続孔はストレージノード
をプラグ電極を介して半導体基板に接続するためのもの
であることを特徴とする請求項１または２記載の半導体
装置。 - 【請求項４】 半導体基板上に、表面及び側壁に第１の
シリコン窒化膜が形成され所定の間隔で線状に配設され
たゲート電極と、該ゲート電極上の全面に形成された第
１の層間酸化膜と、該第１の層間酸化膜に上記ゲート電
極に対して自己整合的に開口された開口部を埋め込んで
形成されたプラグ電極と、該プラグ電極上の全面に形成
された第２の層間酸化膜と、該第２の層間酸化膜上に上
記ゲート電極と互いに交差する方向に所定の間隔で線状
に配設され、表面及び側壁に第２のシリコン窒化膜が形
成されたビット線と、該ビット線上の全面に形成された
第３の層間酸化膜と、該第３の層間酸化膜に上記ビット
線に対して自己整合的に開口されて上記プラグ電極に達
する接続孔とを備え、該接続孔における上記ビット線の
配線方向に平行な方向の径寸法が上記ゲート電極の配線
方向に平行な方向の径寸法よりも長いことを特徴とする
半導体装置。 - 【請求項５】 自己整合的に開口される開口部及び接続
孔を、フロロカーボン系ガスを用い、シリコン窒化膜に
対してエッチング選択比を有する反応性イオンエッチン
グ処理により形成することを特徴とする請求項１〜４の
いずれかに記載の半導体装置の製造方法。 - 【請求項６】 接続孔形成時の反応性イオンエッチング
処理において、フロロカーボン系ガスとしてＡｒ／Ｃ５
Ｆ８／ＣＨ２Ｆ２ガスを用いることを特徴とする請求項
５記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001022881A JP2002231906A (ja) | 2001-01-31 | 2001-01-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
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| JP2002231906A true JP2002231906A (ja) | 2002-08-16 |
Family
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Country Status (1)
| Country | Link |
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| JP (1) | JP2002231906A (ja) |
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| KR100876817B1 (ko) | 2006-12-26 | 2009-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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| US11862281B2 (en) | 2020-05-28 | 2024-01-02 | Changxin Memory Tchnologies, Inc. | Word line lead-out structure and method for preparing same |
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- 2001-01-31 JP JP2001022881A patent/JP2002231906A/ja not_active Withdrawn
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