JPH10134559A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】データ書き込み速度の高速化を図れる半導体記
憶装置を実現する。 【解決手段】主メモリアレイ11に剰余セクタ領域を設
け、主メモリ11の記憶領域の各セクタ毎にセクタが剰余
セクタであるか否かを示す情報、消去／書き込み済状態
にあるか示す情報およびアドレス情報からなるセクタ情
報を記憶するセクタ情報用メモリ18と、このセクタ情報
に基づきアドレス指定のセクタが書き込み状態にある場
合、外部からのアドレスを剰余セクタであるアドレスに
入れ替えて書き込み対象のセクタアドレスとして出力す
るアドレス入替回路19と、アドレス入替情報に基づい
て、メモリ18の外部から指定されたアドレスのセクタ情
報を剰余セクタである情報に書き替え、書き込みが行わ
れたセクタ情報を剰余セクタではなく、書き込み状態に
あり、アドレス情報を外部から指定されたアドレスのセ
クタの主メモリアレイ上のアドレス情報に書き替える制
御回路20とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ページ単位で書き
込みおよび読み出しを行う半導体記憶装置に関するもの
である。

【０００２】

【従来の技術】たとえばＮＡＮＤ型フラッシュメモリ、
ＤＩＮＯＲ型フラッシュメモリ等の半導体記憶装置にお
いては、選択するワード線に接続された全てのメモリト
ランジスタ一括にページデータ書き込みが行われる。

【０００３】図８（ａ），（ｂ）は、それぞれＮＡＮＤ
型、ＤＩＮＯＲ型フラッシュメモリにおけるメモリアレ
イ構造を示す図である。

【０００４】図８（ａ）のＮＡＮＤ型フラッシュメモリ
は、便宜上、１本のビット線ＢＬに２個の選択トランジ
スタＳＴ１，ＳＴ２、および４個のメモリトランジスタ
ＭＴ１〜Ｍ４が直列に接続された場合のＮＡＮＤ型メモ
リアレイを示している。選択トランジスタＳＴ１，ＳＴ
２はそれぞれ接続ゲート線ＳＬ１，ＳＬ２により制御さ
れ、また、メモリトランジスタＭＴ１，ＭＴ２はそれぞ
れワード線ＷＬ１〜ＷＬ４により制御される。

【０００５】図８（ｂ）のＤＩＮＯＲ型フラッシュメモ
リは、便宜上、１本の主ビット線ＭＢＬに接続された副
ビット線１本に４個のメモリトランジスタＭＴ１〜ＭＴ
４が接続された場合のＤＩＮＯＲメモリアレイを示して
いる。ＤＩＮＯＲ型においては、主ビット線ＭＢと副ビ
ット線ＳＢＬは、選択ゲート線ＳＬにより制御される選
択トランジスタＳＴ１を介して接続される。副ビット線
ＳＢＬは、４本のワード線ＷＬ１〜ＷＬ４と交差し、各
交差位置に４個のメモリトランジスタＭＴ１，ＭＴ４が
配置される。

【０００６】

【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリ等のようなワ
ード線セクタを単位としたページ書き込みを行う半導体
記憶装置においては、データの書き込みは以下のように
行われる。すなわち、各ビット線（または主ビット線）
毎にページ書き込みデータを一時ラッチするためのデー
タラッチ回路を設け、このデータラッチ回路にページ書
き込みデータを転送するデータ転送過程と、ページ書き
込みデータに従って選択ワード線に接続されたメモリト
ランジスタ一括にページ書き込みを行うデータ書き込み
過程の２段階の過程を連続して行うことによりデータ書
き込みを行う。そして、そのセクタが消去状態であれば
そのまま書き込みを行い、既にデータが書き込み済のセ
クタである場合には、そのセクタに対する消去を行って
から上記書き込み動作を行う必要がある。

【０００７】このように、フラッシュメモリのデータ書
き込み動作においては、書き込み済セクタの場合には、
実際に書き込み動作前に消去動作を行ってから書き込み
動作を行うが、一般にフラッシュメモリの書き込み時間
は１ミリ秒程度であるのに対して、消去時間は１０ミリ
秒程度かかる。

【０００８】したがって、上述したフラッシュメモリの
場合、実際のデータ書き込み時間に対して書き込み前の
消去に要する時間がかなりの割合を占有し、実質的なデ
ータ書き込み速度が犠牲になる。

【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データ書き込み速度の高速化を
図れる半導体記憶装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、複数のメモリセルが配
列された主メモリに対して外部からのアドレス指定に従
いセクタ単位で書き込みおよび消去を行う半導体記憶装
置であって、上記主メモリは、アドレス指定される論理
記憶領域より少なくとも単位セクタ分だけ大きな剰余記
憶領域を有し、かつ、上記主メモリの全記憶領域の各セ
クタ毎に対応して、当該セクタが剰余記憶領域であるか
否かを示す情報、当該セクタが消去状態にあるか書き込
み済状態にあるかを示す情報、および当該セクタの主メ
モリ上のアドレス情報からなるセクタ情報を記憶するセ
クタ情報用メモリと、書き込み時に、上記セクタ情報用
メモリのセクタ情報に基づき、外部からアドレス指定さ
れたセクタが書き込み状態にある場合には、外部からの
アドレスを剰余記憶領域であるセクタのアドレスに入れ
替えて書き込み対象のセクタアドレスとして出力するア
ドレス入替回路と、上記アドレス入替回路のアドレス入
替情報に基づいて、上記セクタ情報用メモリの外部から
指定されたアドレスのセクタ情報を剰余記憶領域である
情報に書き替えるとともに、アドレスが入れ替えられ書
き込みが行われたセクタ情報を剰余記憶領域ではなく、
書き込み状態にあり、かつアドレス情報を上記外部から
指定されたアドレスのセクタの主メモリ上のアドレス情
報に書き替える制御回路とを有する。

【００１１】また、本発明では、スタンバイ時に、上記
セクタ情報用メモリのセクタ情報が剰余記憶領域であ
り、書き込み済状態を示すセクタをそのアドレス情報に
基づいて消去し、消去後に、当該セクタに対応するセク
タ情報を書き込み済状態から消去状態に書き替える手段
を有する。

【００１２】また、上記アドレス入替回路は、読み出し
時に、上記セクタ情報用メモリのセクタ情報に基づき、
外部からアドレス指定されたセクタが剰余記憶領域に指
定されている場合には、上記セクタ情報の書き替え先の
セクタからデータの読み出しを行う手段を有する。

【００１３】本発明の半導体記憶装置によれば、書き込
み時には、アドレス入替回路において、セクタ情報用メ
モリのセクタ情報に基づき、外部からアドレス指定され
たセクタが書き込み状態にある場合には、外部からのア
ドレスを剰余記憶領域であるセクタのアドレスに入れ替
えて書き込み対象のセクタアドレスとして出力され、こ
のアドレスに基づいてページ書き込みが行われる。そし
て、このアドレス入替回路におけるアドレス入替情報は
制御回路に供給される。制御回路では、入力されたアド
レス入替情報に基づいてセクタ情報用メモリの外部から
指定されたアドレスのセクタ情報が剰余記憶領域である
情報に書き替えられるとともに、アドレスが入れ替えら
れ書き込みが行われたセクタ情報を剰余記憶領域ではな
く、書き込み状態にあり、かつアドレス情報が外部から
指定されたアドレスのセクタの主メモリアレイ状のアド
レス情報に書き替えられる。

【００１４】また、書き込み・消去・読み出し命令が発
行されない、すなわちスタンバイ時に、剰余セクタセク
タ情報用メモリのセクタ情報で剰余記憶領域であり、書
き込み済状態であることが示されているセクタが消去さ
れる。そして、消去後に、当該セクタに対応するセクタ
情報が書き込み済状態から消去状態に書き替えられる。

【００１５】

【発明の実施の形態】図１は本発明に係る不揮発性半導
体記憶装置、たとえばＮＡＮＤ型フラッシュメモリの一
実施形態を示す回路図である。半導体記憶装置１０は、
図１に示すように、主メモリアレイ１１、ローデコーダ
１２、ラッチ回路群１３、カラム選択回路１４、入出力
バッファ１５、アドレスバッファ１６、コントロールバ
ッファ１７、セクタ情報用メモリアレイ１８、アドレス
入替回路１９、および書き込み系制御回路２０により構
成されている。

【００１６】メモリアレイ１１には、たとえばＮ＋２本
のワード線とｍ本のビット線ＢＬ１〜ＢＬｍが格子状に
配線されている。図１は、ワード線ＷＬｎを選択して、
メモリトランジスタＭＴn,1 〜ＭＴn,m に対してページ
書き込みを行う場合を示している。主メモリアレイ１１
は、図２に示すように、ワード線セクタを単位として書
き込み／消去が行われる。そして、図２（ａ）に示すよ
うに、ユーザーから見えるＮページアドレス論理空間Ｐ
Ｓ０〜ＰＳN に加えて実際には、図２（ｂ）に示すよう
に、余分の書き込み／消去単位セクタ（以下、剰余セク
タという）ＰN+1 が少なくも一つ設けられている構成と
なっている（本実施形態では一つであるとする）。な
お、ビット線ビット線ＢＬ１〜ＢＬｍへの書き込み、消
去、読み出しの各動作に応じた電圧の供給は図示しない
カラム制御系により行われる。

【００１７】ローデコーダ１２は、制御回路２０からの
制御信号Ｓ２０ａの指示に応じて、アドレス入替回路１
９による信号Ｓ１９でアドレス指定されたワード線をア
クテイブ状態に駆動し、他の非選択のワード線を非アク
ティブ状態に保持する。

【００１８】ラッチ回路群１３は、ビット線ＢＬ１〜Ｂ
Ｌｍ毎にデータラッチ回路が設けられて構成されてお
り、ワード線セクタ単位で行われる、主メモリアレイ１
１へのページ書き込みデータを一時格納する。また、ペ
ージ読み出し時には、主メモリアレイ１１からのワード
線セクタ単位で行われるページ読み出しデータを一時格
納する。

【００１９】カラム選択回路１４は、制御回路２０から
の制御信号Ｓ２０ｂの指示に応じて入出力バッファ１５
に入力されたページ書き込みデータのラッチ回路群１３
のアドレスに応じたデータラッチ回路への転送、および
ラッチ回路群１３に格納されたページ読み出しデータの
入出力バッファ１５への転送を行う。

【００２０】入出力バッファ１５は図示しないデータ線
からのページ書き込みデータの入力を行い、またページ
読み出しデータのデータ線への出力を行う。

【００２１】アドレスバッファ１６は、外部装置からの
アドレス信号Ａ0,Ａ1,…を受けてセクタ情報用メモリア
レイ１８およびアドレス入替回路１９に供給する。

【００２２】コントロールバッファ１７は、ローレベル
でアクティブのチップイネーブル信号／ＣＥ、やライト
イネーブル信号／ＷＥ等のコントロール信号を受けて、
セクタ情報用メモリアレイ１８および制御回路２０に出
力する。

【００２３】セクタ情報用メモリアレイ１８は、主メモ
リアレイ１１のページアドレス物理単位セクタ空間ＰＳ
０〜ＰＳN+1 に物理的に対応したＮ＋２個のたとえばフ
ローティングゲート型の不揮発性メモリトランジスタで
構成されたセクタ情報領域が形成されている。各セクタ
情報領域は、図３に示すように、剰余ビットフィールド
１８１、書き込み済ビットフィールド１８２、およびア
ドレス上位フィールド１８３により構成されているな
お、図３では説明の簡単化のため、単位セクタ４個に剰
余セクタが１個である場合を示している。

【００２４】剰余ビットフィールド１８１は、１ビット
からなり制御回路２０の制御の下に対応する単位セクタ
が剰余セクタである場合には論理「１」に設定され、剰
余セクタではなく通常の単位セクタの場合には論理
「０」に設定される。書き込み済ビットフィールド１８
２は、１ビットからなり制御回路２０の制御の下に対応
する単位セクタが書き込み状態にある場合には論理
「１」に設定され、消去状態にある場合には論理「０」
に設定される。アドレス上位フィールド１８３は、たと
えば２ビットからなり対応する単位セクタの上位論理ア
ドレスがセットされる。図３の例の場合は、第１行目か
ら順に「００」，「０１」，「１０」，「１１」という
ように設定され、剰余ビット１８１に「１」が設定され
ているセクタ情報領域のアドレス上位フィールド１８３
は「００」に設定される。

【００２５】また、図３において、（ａ）は初期化状
態、すなわち全ての単位セクタは消去状態にあり、末行
目の単位セクタが剰余セクタとして割り当てられている
ことを示している。そして、（ｂ）は第２行目と第３行
目の単位セクタは書き込み済ビットが「１」に設定さ
れ、それらの単位セクタにはデータが書き込まれている
ことを示している。

【００２６】このようのセクタ情報用メモリアレイ１８
の情報は、アドレスバッファ１６によるアドレス指定を
受けて、そのアドレス指定された単位セクタに対応する
セクタ情報領域のデータ並びに剰余ビットが「１」に設
定されているセクタ情報領域のデータを信号Ｓ１８とし
てアドレス入替回路１９に出力する。

【００２７】アドレス入替回路１９は、アドレスバッフ
ァ１６からのアドレス信号Ｓ１６ａとセクタ情報用メモ
リアレイ１８からの信号Ｓ１８を受けて、アドレス信号
Ｓ１６ａが示すアドレスの単位セクタに対応したセクタ
情報の書き込み済ビットに「１」が設定され、かつ剰余
ビットが「０」に設定されている場合には、剰余ビット
が「１」に設定されているセクタ情報が示すアドレスの
単位セクタに書き込みを行うようにアドレスを入れ替え
て、入れ替えたアドレスをローデコーダ１２に信号Ｓ１
９ａとして与えるとともに、そのアドレスの入れ替えの
情報を信号Ｓ１９ｂとしてセクタ情報用メモリアレイ１
８および制御回路２０に報知する。一方、アドレス信号
Ｓ１６ａが示すアドレスの単位セクタに対応したセクタ
情報の書き込み済ビットに「０」が設定されている場合
には、アドレス信号Ｓ１６ａで示すアドレスを信号Ｓ１
９として与えるとともに、アドレスの入れ替えを行わな
かった旨を信号Ｓ１９ｂとしてセクタ情報用メモリアレ
イ１８および制御回路２０に報知する。また、アドレス
信号Ｓ１６ａが示すアドレスの単位セクタに対応したセ
クタ情報の剰余ビットが「１」に設定され、かつ書き込
み済ビットが「０」に設定されたいる場合にもアドレス
信号Ｓ１６ａで示すアドレスを信号Ｓ１９として与える
とともに、剰余セクタに書き込みを行うべくそのアドレ
スを指定した旨を信号Ｓ１９ｂとしてセクタ情報用メモ
リアレイ１８および制御回路２０に報知する。

【００２８】制御回路２０は、信号Ｓ１９ａおよびセク
タ情報用メモリアレイ１８の情報を受けて、セクタ情報
用メモリアレイ１８の対応するセクタ情報領域の剰余ビ
ット、書き込み済ビット、並びにアドレス上位ビットの
書き換え制御を行う。

【００２９】また、制御回路２０は、コントロール情報
から書き込み・読み出し動作が行われていないときに、
デコーダ１２および図示しないカラム制御系を制御して
剰余ビットが「１」に設定され、かつ、書き込み済ビッ
トも「１」に設定されているアドレスの単位セクタに対
して消去動作を行い、消去後、セクタ情報用メモリアレ
イ１８の対応するセクタ情報領域の書き込み済ビットを
「０」に設定する。

【００３０】この制御回路２０のセクタ情報用メモリア
レイ１８の対応するセクタ情報領域の剰余ビット、書き
込み済ビット、並びにアドレス上位ビットの書き換え動
作の一例について、図４を参照しつつ説明する。たとえ
ば図４（ａ）に示す状態から第２行目のセクタ情報領域
（図中＊で示す）に対応する単位セクタに対して書き込
み指令が行われた場合、まず、図４（ｂ）に示すよう
に、第２行目のセクタ情報領域の剰余ビットを「１」に
設定する。これにより、第２行目のセクタ情報領域の剰
余ビットおよび書き込み済ビットが共にを「１」に設定
されたことになり、そのアドレス上位ビットが示す単位
セクタへは書き込み禁止状態となる。次に、図４（ｃ）
に示すように、剰余ビットが「１」に設定されていた末
行目の剰余ビットを「０」に設定するとともに、書き込
み済ビットを「１」に設定する。さらにアドレス上位ビ
ットを「０１」に設定する。そして、上述したように、
コントロール情報から書き込み・読み出し動作が行われ
ていないときに、デコーダ１２および図示しないカラム
制御系を制御して剰余ビットが「１」に設定され、か
つ、書き込み済ビットも「１」に設定されている書き込
み禁止状態にあるアドレスの単位セクタに対して消去動
作を行い、消去後、図４（ｄ）に示すように、セクタ情
報用メモリアレイ１８の対応するセクタ情報領域の書き
込み済ビットを「０」に設定するとともに、アドレス上
位ビットを「００」に設定する。

【００３１】次に、上記構成による動作を、図２および
図５〜図７を参照しながら説明する。なお、図５は書き
込み命令が書き込み済の単位セクタに対して発行された
場合の説明図、図６は書き込み／消去／読み出し状態で
ないときに内部で自動的に消去を行う場合の説明図、図
７は読み出し命令が発行された場合の説明図である。

【００３２】まず、図示しない外部装置から書き込み命
令を発行されるとその旨がコントロールバッファ１７を
介してセクタ情報用メモリアレイおよび制御回路２０に
報知される。また、書き込み命令の入力に並行して書き
込むべき論理セクタアドレスがアドレスバッファ１６に
入力され、そのアドレスが信号Ｓ１６ａとしてアドレス
入替回路１９に供給されるとともに、信号Ｓ１６ｂとし
てセクタ情報用メモリアレイ１８に供給される。

【００３３】セクタ情報用メモリアレイ１８の情報で
は、アドレスバッファ１６によるアドレス指定を受け
て、そのアドレス指定された単位セクタに対応するセク
タ情報領域のデータ並びに剰余ビットが「１」に設定さ
れているセクタ情報領域のデータを信号Ｓ１８としてア
ドレス入替回路１９に出力される。

【００３４】アドレス入替回路１９においては、アドレ
スバッファ１６からのアドレス信号Ｓ１６ａとセクタ情
報用メモリアレイ１８からの信号Ｓ１８を受けて、アド
レス信号Ｓ１６ａが示すアドレスの単位セクタに対応し
たセクタ情報の書き込み済ビットに「１」が設定され、
かつ剰余ビットが「０」に設定されているたとえば図５
に示すような場合には、剰余ビットが「１」に設定され
ているセクタ情報が示すアドレスの単位セクタに書き込
みを行うようにアドレスが入れ替えられ、入れ替えたア
ドレスがローデコーダ１２に信号Ｓ１９ａとして出力さ
れるとともに、そのアドレスの入れ替えの情報が信号Ｓ
１９ｂとしてセクタ情報用メモリアレイ１８および制御
回路２０に報知される。また、一方、アドレス信号Ｓ１
６ａが示すアドレスの単位セクタに対応したセクタ情報
の書き込み済ビットに「０」が設定されている場合に
は、アドレス信号Ｓ１６ａで示すアドレスが信号Ｓ１９
として出力されるとともに、アドレスの入れ替えを行わ
なかった旨が信号Ｓ１９ｂとしてセクタ情報用メモリア
レイ１８および制御回路２０に報知される。

【００３５】制御回路２０では、コントロールバッファ
１７からのコントロール情報を受けて、アドレス入替回
路１９、ローデコーダ１２、カラム選択回路１４の動作
制御が行われる。これにより、ページに書き込むデータ
がカラム選択回路１４を介してラッチ回路群に一端格納
された後、ローデコーダ１２によってワード線が駆動さ
れたセクタへのページデータの書き込みが行われる。

【００３６】また、制御回路２０においては、アドレス
入替回路１９による信号Ｓ１９ａおよびセクタ情報用メ
モリアレイ１８の情報を受けて、上述した図４に示すよ
うな手順に従って、セクタ情報用メモリアレイ１８の対
応するセクタ情報領域の剰余ビット、書き込み済ビッ
ト、並びにアドレス上位ビットの書き換え制御が行われ
る。そして、コントロール情報に基づき書き込み・消去
・読み出し動作が行われていないときに、デコーダ１２
および図示しないカラム制御系が制御されて剰余ビット
が「１」に設定され、かつ、書き込み済ビットも「１」
に設定されている書き込み禁止状態にあるアドレスの単
位セクタに対して、図６に示すように、消去動作が行わ
れる。そして、消去後、セクタ情報用メモリアレイ１８
の対応するセクタ情報領域の書き込み済ビットが「０」
に設定される。

【００３７】また、図５で示すように、剰余セクタであ
る末行目の単位セクタはアドレスが「０００２ｈ」に切
替えられて、物理的に「０００２ｈ」のセクタが剰余セ
クタとしてセクタ情報用メモリアレイ１８の対応するセ
クタ情報の剰余ビットに「１」が設定されいることか
ら、読み出し命令が発行された場合には、図７に示すよ
うに、末行目のセクタからページ単位で読み出される。

【００３８】以上説明したように、本実施形態によれ
ば、主メモリアレイ１１は、アドレス指定される論理記
録領域より少なくとも単位セクタ分だけ大きな剰余セク
タ領域を有し、かつ、主メモリアレイ１１の記憶領域の
各セクタ毎に対応して、当該セクタが剰余セクタである
か否かを示す情報、当該セクタが消去状態にあるか書き
込み済状態にあるかを示す情報、および当該セクタの主
メモリアレイ上のアドレス情報からなるセクタ情報を記
憶するセクタ情報用メモリアレイ１８と、書き込み時
に、上記セクタ情報用メモリアレイ１８のセクタ情報に
基づき、外部からアドレス指定されたセクタが書き込み
状態にある場合には、外部からのアドレスを剰余セクタ
のアドレスに入れ替えて書き込み対象のセクタアドレス
として出力するアドレス入替回路１９と、アドレス入替
回路１９のアドレス入替情報に基づいて、セクタ情報用
メモリアレイ１８の外部から指定されたアドレスのセク
タ情報を剰余セクタである情報に書き替えるとともに、
アドレスが入れ替えられ書き込みが行われたセクタ情報
を剰余セクタではなく、書き込み状態にあり、かつアド
レス情報を外部から指定されたアドレスのセクタの主メ
モリアレイ上のアドレス情報に書き替える制御回路２０
とを設けたので、書き込み前に消去を行う必要がなくな
り、書き込み速度の高速化を図れる利点がある。

【００３９】また、本実施形態では、剰余セクタが１つ
の場合を例に説明したが複数設けることも可能である。
剰余セクタの個数をＺ、書き込み時間をＴＷ，消去時間
をＴＥとすると、次の関係を満足する事により消去時間
が外部からは全く見えなくなる。

【００４０】

【数１】ＴＷ×（Ｚ＋１）≧ＴＥ

【００４１】この条件に従えば、消去時間ＴＥを１０ミ
リ秒、書き込み時間ＴＷを１ミリ秒として場合、剰余セ
クタは１１個以上あれば、消去時間は外部から全く見え
なくなる。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
書き込み前に消去を行う必要がなくなり、書き込み速度
の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施形態を示
す回路図である。

【図２】ユーザーから見えるＮページアドレス論理空間
と剰余セクタを含む実際の論理アドレスを示す図であ
る。

【図３】本発明に係るセクタ情報領域の構成例を示す図
である。

【図４】本発明に係る制御回路のセクタ情報の書き替え
動作を説明するための図である。

【図５】書き込み命令が書き込み済の単位セクタに対し
て発行された場合の説明図である。

【図６】書き込み／消去／読み出し状態でないときに内
部で自動的に消去を行う場合の説明図である。

【図７】読み出し命令が発行された場合の説明図であ
る。

【図８】ＮＡＮＤ型およびＤＩＮＯＲ型フラッシュメモ
リにおけるメモリアレイ構造を示す図である。

【符号の説明】

１０…半導体記憶装置、１１…主メモリアレイ、１２…
ローデコーダ、１３…ラッチ回路群、１４…カラム選択
回路、１５…入出力バッファ、１６…アドレスバッフ
ァ、１７…コントロールバッファ、１８…セクタ情報用
メモリアレイ、１９…アドレス入替回路、２０…書き込
み系制御回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが配列された主メモリ
   に対して外部からのアドレス指定に従いセクタ単位で書
   き込みおよび消去を行う半導体記憶装置であって、 上記主メモリは、アドレス指定される論理記憶領域より
   少なくとも単位セクタ分だけ大きな剰余記憶領域を有
   し、かつ、 上記主メモリの全記憶領域の各セクタ毎に対応して、当
   該セクタが剰余記憶領域であるか否かを示す情報、当該
   セクタが消去状態にあるか書き込み済状態にあるかを示
   す情報、および当該セクタの主メモリ上のアドレス情報
   からなるセクタ情報を記憶するセクタ情報用メモリと、 書き込み時に、上記セクタ情報用メモリのセクタ情報に
   基づき、外部からアドレス指定されたセクタが書き込み
   状態にある場合には、外部からのアドレスを剰余記憶領
   域であるセクタのアドレスに入れ替えて書き込み対象の
   セクタアドレスとして出力するアドレス入替回路と、 上記アドレス入替回路のアドレス入替情報に基づいて、
   上記セクタ情報用メモリの外部から指定されたアドレス
   のセクタ情報を剰余記憶領域である情報に書き替えると
   ともに、アドレスが入れ替えられ書き込みが行われたセ
   クタ情報を剰余記憶領域ではなく、書き込み状態にあ
   り、かつアドレス情報を上記外部から指定されたアドレ
   スのセクタの主メモリ上のアドレス情報に書き替える制
   御回路とを有する半導体記憶装置。
2. 【請求項２】 スタンバイ時に、上記セクタ情報用メモ
   リのセクタ情報が剰余記憶領域であり、書き込み済状態
   を示すセクタをそのアドレス情報に基づいて消去し、消
   去後に、当該セクタに対応するセクタ情報を書き込み済
   状態から消去状態に書き替える手段を有する請求項１記
   載の半導体記憶装置。
3. 【請求項３】 上記アドレス入替回路は、読み出し時
   に、上記セクタ情報用メモリのセクタ情報に基づき、外
   部からアドレス指定されたセクタが剰余記憶領域に指定
   されている場合には、上記セクタ情報の書き替え先のセ
   クタからデータの読み出しを行う手段を有する請求項１
   記載の半導体記憶装置。