JPH05290580A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05290580A JPH05290580A JP4119715A JP11971592A JPH05290580A JP H05290580 A JPH05290580 A JP H05290580A JP 4119715 A JP4119715 A JP 4119715A JP 11971592 A JP11971592 A JP 11971592A JP H05290580 A JPH05290580 A JP H05290580A
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Abstract
(57)【要約】
【目的】 高抵抗負荷型のスタティック型RAM等のテ
ーリング電流を抑制し、その情報保持特性を安定化す
る。 【構成】 高抵抗負荷型のスタティック型RAM等の高
電位側電源電圧とライトアンプWAの実質的な非反転及
び反転出力端子つまりは相補共通データ線CD*又は相
補ビット線B0*等の非反転及び反転信号線との間に、
NチャンネルMOSFETQ15〜Q18からなり書き
込み動作時において選択的に有効とされる書き込みロウ
レベル設定回路を設ける。これにより、書き込み信号の
ロウレベルを所定レベルだけ高め、選択状態とされる相
補ビット線に結合される非選択状態のメモリセルMCの
制御MOSFETQ13及びQ14のソース電位を高
め、そのしきい値電圧を等価的に大きくして、テーリン
グ電流を少なくする。
ーリング電流を抑制し、その情報保持特性を安定化す
る。 【構成】 高抵抗負荷型のスタティック型RAM等の高
電位側電源電圧とライトアンプWAの実質的な非反転及
び反転出力端子つまりは相補共通データ線CD*又は相
補ビット線B0*等の非反転及び反転信号線との間に、
NチャンネルMOSFETQ15〜Q18からなり書き
込み動作時において選択的に有効とされる書き込みロウ
レベル設定回路を設ける。これにより、書き込み信号の
ロウレベルを所定レベルだけ高め、選択状態とされる相
補ビット線に結合される非選択状態のメモリセルMCの
制御MOSFETQ13及びQ14のソース電位を高
め、そのしきい値電圧を等価的に大きくして、テーリン
グ電流を少なくする。
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、高抵抗負荷型のスタティック型RAM(ラ
ンダムアクセスメモリ)ならびにその情報保持特性の安
定化に利用して特に有効な技術に関するものである。
し、例えば、高抵抗負荷型のスタティック型RAM(ラ
ンダムアクセスメモリ)ならびにその情報保持特性の安
定化に利用して特に有効な技術に関するものである。
【0002】
【従来の技術】比較的高抵抗のドレイン負荷抵抗をそれ
ぞれ有しかつそのドレイン及びゲートが互いに交差結合
されるNチャンネル型の一対の駆動MOSFET(金属
酸化物半導体型電界効果トランジスタ。この明細書で
は、MOSFETをして絶縁ゲート型電界効果トランジ
スタの総称とする)と、これらの駆動MOSFETのド
レインと対応する相補ビット線の非反転信号線及び反転
信号線との間にそれぞれ設けられるNチャンネル型の一
対の制御MOSFETとを含むいわゆる高抵抗負荷型の
スタティック型メモリセルがある。また、このようなス
タティック型メモリセルが格子状に配置されてなるメモ
リアレイをその基本構成とするいわゆる高抵抗負荷型の
スタティック型RAMがある。
ぞれ有しかつそのドレイン及びゲートが互いに交差結合
されるNチャンネル型の一対の駆動MOSFET(金属
酸化物半導体型電界効果トランジスタ。この明細書で
は、MOSFETをして絶縁ゲート型電界効果トランジ
スタの総称とする)と、これらの駆動MOSFETのド
レインと対応する相補ビット線の非反転信号線及び反転
信号線との間にそれぞれ設けられるNチャンネル型の一
対の制御MOSFETとを含むいわゆる高抵抗負荷型の
スタティック型メモリセルがある。また、このようなス
タティック型メモリセルが格子状に配置されてなるメモ
リアレイをその基本構成とするいわゆる高抵抗負荷型の
スタティック型RAMがある。
【0003】高抵抗負荷型のスタティック型RAMにつ
いては、例えば、1991年9月、株式会社日立製作所
発行の『日立ICメモリデータブック1』第283頁〜
第293頁に記載されている。
いては、例えば、1991年9月、株式会社日立製作所
発行の『日立ICメモリデータブック1』第283頁〜
第293頁に記載されている。
【0004】
【発明が解決しようとする課題】高抵抗負荷型のスタテ
ィック型RAMにおいて、メモリアレイを構成する相補
ビット線B0*(ここで、例えば非反転ビット線B0T
及び反転ビット線B0Bをあわせて相補ビット線B0*
のように*を付して表す。また、それが有効とされると
き選択的にハイレベルとされるいわゆる非反転信号又は
非反転信号線等については、その名称の末尾にTを付し
て表し、それが有効とされるとき選択的にロウレベルと
されるいわゆる反転信号又は反転信号線等については、
その名称の末尾にBを付して表す。以下同様)等は、例
えば図6に示されるように、その一方において、2対の
ビット線負荷MOSFETQ1及びQ3ならびにQ2及
びQ4を介して回路の電源電圧に結合され、その他方に
おいて、ビット線選択信号YS0等に従って選択的にオ
ン状態とされる2対の相補スイッチS1及びS2を介し
て相補共通データ線CD*に選択的に接続される。相補
共通データ線CD*には、ライトアンプWAの出力端子
が結合されるとともに、図示されないセンスアンプSA
の入力端子が結合される。ライトアンプWAは、例えば
比較的大きな駆動能力を有するPチャンネル及びNチャ
ンネルMOSFETが組み合わされてなるナンドゲート
G1及びG2を含み、内部制御信号WPのハイレベルを
受けて相補書き込みデータD*に従った所定の相補書き
込み信号を形成し、メモリアレイMARYの指定された
メモリセルMCに書き込む。
ィック型RAMにおいて、メモリアレイを構成する相補
ビット線B0*(ここで、例えば非反転ビット線B0T
及び反転ビット線B0Bをあわせて相補ビット線B0*
のように*を付して表す。また、それが有効とされると
き選択的にハイレベルとされるいわゆる非反転信号又は
非反転信号線等については、その名称の末尾にTを付し
て表し、それが有効とされるとき選択的にロウレベルと
されるいわゆる反転信号又は反転信号線等については、
その名称の末尾にBを付して表す。以下同様)等は、例
えば図6に示されるように、その一方において、2対の
ビット線負荷MOSFETQ1及びQ3ならびにQ2及
びQ4を介して回路の電源電圧に結合され、その他方に
おいて、ビット線選択信号YS0等に従って選択的にオ
ン状態とされる2対の相補スイッチS1及びS2を介し
て相補共通データ線CD*に選択的に接続される。相補
共通データ線CD*には、ライトアンプWAの出力端子
が結合されるとともに、図示されないセンスアンプSA
の入力端子が結合される。ライトアンプWAは、例えば
比較的大きな駆動能力を有するPチャンネル及びNチャ
ンネルMOSFETが組み合わされてなるナンドゲート
G1及びG2を含み、内部制御信号WPのハイレベルを
受けて相補書き込みデータD*に従った所定の相補書き
込み信号を形成し、メモリアレイMARYの指定された
メモリセルMCに書き込む。
【0005】ところが、その低消費電力化が進み電源電
圧の低電圧化が進む中、上記のような従来のスタティッ
ク型RAMには次の問題点が生じることが本願発明者等
によって明らかとなった。すなわち、スタティック型R
AMの低消費電力化にともなって、メモリアレイMAR
Yのビット線負荷MOSFETQ1〜Q4ならびにメモ
リセルMCを構成するドレイン負荷抵抗R1及びR2の
抵抗値は大きくされ、スタティック型RAMの低電圧化
にともなって、メモリセルMCを構成する制御MOSF
ETQ13及びQ14のしきい値電圧は小さくされる傾
向にある。周知のように、書き込み動作時における相補
ビット線B0*等の非反転信号線及び反転信号線のハイ
レベル及びロウレベルは、ビット線負荷MOSFETQ
1〜Q4ならびにドレイン負荷抵抗R1及びR2とライ
トアンプWAのナンドゲートG1及びG2を構成するM
OSFETの抵抗比率によって設定される。スタティッ
ク型RAMが低消費電力化されビット線負荷MOSFE
TQ1〜Q4ならびにドレイン負荷抵抗R1〜R2の抵
抗値が大きくされるにしたがって、書き込み動作時にお
ける相補ビット線B0*等の非反転信号線及び反転信号
線のロウレベルは、図7に例示されるように、ほぼ回路
の接地電位GNDとなる。
圧の低電圧化が進む中、上記のような従来のスタティッ
ク型RAMには次の問題点が生じることが本願発明者等
によって明らかとなった。すなわち、スタティック型R
AMの低消費電力化にともなって、メモリアレイMAR
Yのビット線負荷MOSFETQ1〜Q4ならびにメモ
リセルMCを構成するドレイン負荷抵抗R1及びR2の
抵抗値は大きくされ、スタティック型RAMの低電圧化
にともなって、メモリセルMCを構成する制御MOSF
ETQ13及びQ14のしきい値電圧は小さくされる傾
向にある。周知のように、書き込み動作時における相補
ビット線B0*等の非反転信号線及び反転信号線のハイ
レベル及びロウレベルは、ビット線負荷MOSFETQ
1〜Q4ならびにドレイン負荷抵抗R1及びR2とライ
トアンプWAのナンドゲートG1及びG2を構成するM
OSFETの抵抗比率によって設定される。スタティッ
ク型RAMが低消費電力化されビット線負荷MOSFE
TQ1〜Q4ならびにドレイン負荷抵抗R1〜R2の抵
抗値が大きくされるにしたがって、書き込み動作時にお
ける相補ビット線B0*等の非反転信号線及び反転信号
線のロウレベルは、図7に例示されるように、ほぼ回路
の接地電位GNDとなる。
【0006】このため、例えばワード線W0及び相補ビ
ット線B0*の交点に配置されるメモリセルMCに対し
て論理“1”(ここで、例えば書き込み信号又は読み出
し信号が非反転ビット線B0Tにおいてハイレベルとさ
れ反転ビット線B0Bにおいてロウレベルとされる場合
を論理“1”と称し、その逆の状態を論理“0”と称す
る。以下同様)の書き込みデータの書き込み動作が行わ
れ、しかも例えばワード線Wm及び相補ビット線B0*
の交点に配置される非選択状態のメモリセルMCに論理
“0”の記憶データが保持される場合には、非選択状態
のメモリセルMCを構成する制御MOSFETQ14の
ドレインすなわちノードndとそのソースすなわち反転
ビット線B0Bとの間には、ほぼ電源電圧の絶対値に相
当するソースドレイン電圧がかかり、そのゲートソース
間電圧VGSは、対応するワード線Wmがロウレベルと
されるためにほぼ0V(ボルト)とされる。このこと
は、スタティック型RAMの低電圧化にともない制御M
OSFETQ14等のしきい値電圧が小さくされること
もあいまって、そのテーリング電流を増大させる原因と
なる。その結果、特に書き込み動作が比較的長い時間に
わたって継続される場合において、メモリセルMCの保
持データが反転するおそれが生じ、これによってスタテ
ィック型RAMの情報保持特性が不安定なものとなる。
ット線B0*の交点に配置されるメモリセルMCに対し
て論理“1”(ここで、例えば書き込み信号又は読み出
し信号が非反転ビット線B0Tにおいてハイレベルとさ
れ反転ビット線B0Bにおいてロウレベルとされる場合
を論理“1”と称し、その逆の状態を論理“0”と称す
る。以下同様)の書き込みデータの書き込み動作が行わ
れ、しかも例えばワード線Wm及び相補ビット線B0*
の交点に配置される非選択状態のメモリセルMCに論理
“0”の記憶データが保持される場合には、非選択状態
のメモリセルMCを構成する制御MOSFETQ14の
ドレインすなわちノードndとそのソースすなわち反転
ビット線B0Bとの間には、ほぼ電源電圧の絶対値に相
当するソースドレイン電圧がかかり、そのゲートソース
間電圧VGSは、対応するワード線Wmがロウレベルと
されるためにほぼ0V(ボルト)とされる。このこと
は、スタティック型RAMの低電圧化にともない制御M
OSFETQ14等のしきい値電圧が小さくされること
もあいまって、そのテーリング電流を増大させる原因と
なる。その結果、特に書き込み動作が比較的長い時間に
わたって継続される場合において、メモリセルMCの保
持データが反転するおそれが生じ、これによってスタテ
ィック型RAMの情報保持特性が不安定なものとなる。
【0007】この発明の目的は、高抵抗負荷型のスタテ
ィック型RAM等のテーリング電流を抑制し、その情報
保持特性を安定化することにある。
ィック型RAM等のテーリング電流を抑制し、その情報
保持特性を安定化することにある。
【0008】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、高抵抗負荷型のスタティック
型RAM等の高電位側電源電圧とライトアンプの実質的
な非反転出力端子及び反転出力端子つまりは相補ビット
線又は相補共通データ線の非反転信号線及び反転信号線
との間に、書き込み動作時において選択的に接続される
負荷手段を含み書き込み信号のロウレベルを所定レベル
に制限する書き込みロウレベル設定回路を設ける。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、高抵抗負荷型のスタティック
型RAM等の高電位側電源電圧とライトアンプの実質的
な非反転出力端子及び反転出力端子つまりは相補ビット
線又は相補共通データ線の非反転信号線及び反転信号線
との間に、書き込み動作時において選択的に接続される
負荷手段を含み書き込み信号のロウレベルを所定レベル
に制限する書き込みロウレベル設定回路を設ける。
【0010】
【作用】上記手段によれば、書き込み信号のロウレベル
を所定レベルだけ高め、選択状態とされる相補ビット線
に結合される非選択状態のメモリセルの制御MOSFE
Tのソース電位を高めることができるため、これらの制
御MOSFETのしきい値電圧を等価的に大きくし、そ
のテーリング電流を抑制することができる。その結果、
非選択状態のメモリセルの保持データの反転を防止し、
スタティック型RAMの情報保持特性を安定化すること
ができる。
を所定レベルだけ高め、選択状態とされる相補ビット線
に結合される非選択状態のメモリセルの制御MOSFE
Tのソース電位を高めることができるため、これらの制
御MOSFETのしきい値電圧を等価的に大きくし、そ
のテーリング電流を抑制することができる。その結果、
非選択状態のメモリセルの保持データの反転を防止し、
スタティック型RAMの情報保持特性を安定化すること
ができる。
【0011】
【実施例】図1には、この発明が適用されたスタティッ
ク型RAMの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のスタティック型RAMの
構成及び動作の概要について説明する。なお、図1の各
ブロックを構成する回路素子は、公知のCMOS(相補
型MOS)集積回路の製造技術により、単結晶シリコン
のような1個の半導体基板上に形成される。
ク型RAMの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のスタティック型RAMの
構成及び動作の概要について説明する。なお、図1の各
ブロックを構成する回路素子は、公知のCMOS(相補
型MOS)集積回路の製造技術により、単結晶シリコン
のような1個の半導体基板上に形成される。
【0012】図1において、スタティック型RAMに
は、特に制限されないが、外部端子CSB,WEB及び
OEBを介して起動制御信号となるチップ選択信号CS
B,ライトイネーブル信号WEB及び出力イネーブル信
号OEBがそれぞれ供給され、外部端子AX0〜AXi
ならびにAY0〜AYjを介してXアドレス信号AX0
〜AXiならびにYアドレス信号AY0〜AYjがそれ
ぞれ供給される。また、データ入出力端子DIOを介し
て、1ビット単位で書き込みデータが入力され、読み出
しデータが出力される。チップ選択信号CSB,ライト
イネーブル信号WEB及び出力イネーブル信号OEB
は、タイミング発生回路TGに供給され、これをもとに
スタティック型RAMの各部の動作を制御するための各
種内部制御信号が形成される。また、Xアドレス信号A
X0〜AXiならびにYアドレス信号AY0〜AYj
は、XアドレスバッファXB及びYアドレスバッファY
Bにそれぞれ供給され、データ入出力端子DIOは、デ
ータ入力バッファIBの入力端子及びデータ出力バッフ
ァOBの出力端子に共通結合される。
は、特に制限されないが、外部端子CSB,WEB及び
OEBを介して起動制御信号となるチップ選択信号CS
B,ライトイネーブル信号WEB及び出力イネーブル信
号OEBがそれぞれ供給され、外部端子AX0〜AXi
ならびにAY0〜AYjを介してXアドレス信号AX0
〜AXiならびにYアドレス信号AY0〜AYjがそれ
ぞれ供給される。また、データ入出力端子DIOを介し
て、1ビット単位で書き込みデータが入力され、読み出
しデータが出力される。チップ選択信号CSB,ライト
イネーブル信号WEB及び出力イネーブル信号OEB
は、タイミング発生回路TGに供給され、これをもとに
スタティック型RAMの各部の動作を制御するための各
種内部制御信号が形成される。また、Xアドレス信号A
X0〜AXiならびにYアドレス信号AY0〜AYj
は、XアドレスバッファXB及びYアドレスバッファY
Bにそれぞれ供給され、データ入出力端子DIOは、デ
ータ入力バッファIBの入力端子及びデータ出力バッフ
ァOBの出力端子に共通結合される。
【0013】この実施例のスタティック型RAMは、半
導体基板面の大半を占めて配置されるメモリアレイMA
RYをその基本構成とする。メモリアレイMARYは、
後述するように、同図の水平方向に平行して配置される
m+1本のワード線W0〜Wmと、垂直方向に平行して
配置されるn+1組の相補ビット線B0*〜Bn*とを
含む。これらのワード線及び相補ビット線の交点には、
(m+1)×(n+1)個のスタティック型メモリセル
が格子状に配置される。メモリアレイMARYの具体的
構成については、後で詳細に説明する。
導体基板面の大半を占めて配置されるメモリアレイMA
RYをその基本構成とする。メモリアレイMARYは、
後述するように、同図の水平方向に平行して配置される
m+1本のワード線W0〜Wmと、垂直方向に平行して
配置されるn+1組の相補ビット線B0*〜Bn*とを
含む。これらのワード線及び相補ビット線の交点には、
(m+1)×(n+1)個のスタティック型メモリセル
が格子状に配置される。メモリアレイMARYの具体的
構成については、後で詳細に説明する。
【0014】メモリアレイMARYを構成するワード線
W0〜Wmは、XアドレスデコーダXDに結合され、択
一的に選択状態とされる。XアドレスデコーダXDに
は、XアドレスバッファXBからi+1ビットの内部ア
ドレス信号X0〜Xiが供給され、タイミング発生回路
TGから内部制御信号CSが供給される。また、Xアド
レスバッファXBには、外部端子AX0〜AXiを介し
てXアドレス信号AX0〜AXiが供給され、タイミン
グ発生回路TGから内部制御信号ALが供給される。こ
こで、内部制御信号CSは、チップ選択信号CSBがロ
ウレベルとされスタティック型RAMが選択状態とされ
るとき、所定のタイミングでハイレベルとされる。ま
た、内部制御信号ALは、特に制限されないが、スタテ
ィック型RAMが選択状態とされるとき、上記内部制御
信号CSがハイレベルとされる当初において一時的にハ
イレベルとされる。
W0〜Wmは、XアドレスデコーダXDに結合され、択
一的に選択状態とされる。XアドレスデコーダXDに
は、XアドレスバッファXBからi+1ビットの内部ア
ドレス信号X0〜Xiが供給され、タイミング発生回路
TGから内部制御信号CSが供給される。また、Xアド
レスバッファXBには、外部端子AX0〜AXiを介し
てXアドレス信号AX0〜AXiが供給され、タイミン
グ発生回路TGから内部制御信号ALが供給される。こ
こで、内部制御信号CSは、チップ選択信号CSBがロ
ウレベルとされスタティック型RAMが選択状態とされ
るとき、所定のタイミングでハイレベルとされる。ま
た、内部制御信号ALは、特に制限されないが、スタテ
ィック型RAMが選択状態とされるとき、上記内部制御
信号CSがハイレベルとされる当初において一時的にハ
イレベルとされる。
【0015】XアドレスデコーダXDは、上記内部制御
信号CSがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、Xアドレスデコー
ダXDは、内部アドレス信号X0〜Xiをデコードし
て、メモリアレイMARYの対応するワード線を択一的
にハイレベルの選択状態とする。一方、Xアドレスバッ
ファXBは、外部端子AX0〜AXiを介して供給され
るXアドレス信号AX0〜AXiを内部制御信号ALに
従って取り込み、保持するとともに、これらのXアドレ
ス信号をもとに内部アドレス信号X0〜Xiを形成し
て、XアドレスデコーダXDに供給する。
信号CSがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、Xアドレスデコー
ダXDは、内部アドレス信号X0〜Xiをデコードし
て、メモリアレイMARYの対応するワード線を択一的
にハイレベルの選択状態とする。一方、Xアドレスバッ
ファXBは、外部端子AX0〜AXiを介して供給され
るXアドレス信号AX0〜AXiを内部制御信号ALに
従って取り込み、保持するとともに、これらのXアドレ
ス信号をもとに内部アドレス信号X0〜Xiを形成し
て、XアドレスデコーダXDに供給する。
【0016】次に、メモリアレイMARYを構成する相
補ビット線B0*〜Bn*は、後述するように、その一
方において、対応するPチャンネル型のビット線負荷M
OSFETQ1〜Q4を介して回路の電源電圧(高電位
側電源電圧)に結合され、その他方において、Yスイッ
チ回路YSの対応する相補スイッチS1及びS2を介し
て相補共通データ線CD*に結合される。ビット線負荷
MOSFETQ1及びQ2のゲートには、内部制御信号
WEが共通に供給され、ビット線負荷MOSFETQ3
及びQ4のゲートは、回路の接地電位に結合される。こ
こで、回路の電源電圧は、特に制限されないが、+3V
のような正の電源電圧とされる。また、ビット線負荷M
OSFETQ1及びQ2は、比較的小さなコンダクタン
スを持つべく設計され、ビット線負荷MOSFETQ3
及びQ4は、比較的大きなコンダクタンスを持つべく設
計される。さらに、内部制御信号WEは、特に制限され
ないが、ライトイネーブル信号WEBがロウレベルとさ
れスタティック型RAMが書き込みモードで選択状態と
されるとき、後述する内部制御信号WPに先立ってハイ
レベルとされる。これにより、ビット線負荷MOSFE
TQ1〜Q4は、スタティック型RAMの動作モードに
応じて選択的にオン状態とされ、メモリアレイMARY
を構成する相補ビット線B0*〜Bn*を書き込み動作
又は読み出し動作に適した所定のプリチャージレベルと
する。
補ビット線B0*〜Bn*は、後述するように、その一
方において、対応するPチャンネル型のビット線負荷M
OSFETQ1〜Q4を介して回路の電源電圧(高電位
側電源電圧)に結合され、その他方において、Yスイッ
チ回路YSの対応する相補スイッチS1及びS2を介し
て相補共通データ線CD*に結合される。ビット線負荷
MOSFETQ1及びQ2のゲートには、内部制御信号
WEが共通に供給され、ビット線負荷MOSFETQ3
及びQ4のゲートは、回路の接地電位に結合される。こ
こで、回路の電源電圧は、特に制限されないが、+3V
のような正の電源電圧とされる。また、ビット線負荷M
OSFETQ1及びQ2は、比較的小さなコンダクタン
スを持つべく設計され、ビット線負荷MOSFETQ3
及びQ4は、比較的大きなコンダクタンスを持つべく設
計される。さらに、内部制御信号WEは、特に制限され
ないが、ライトイネーブル信号WEBがロウレベルとさ
れスタティック型RAMが書き込みモードで選択状態と
されるとき、後述する内部制御信号WPに先立ってハイ
レベルとされる。これにより、ビット線負荷MOSFE
TQ1〜Q4は、スタティック型RAMの動作モードに
応じて選択的にオン状態とされ、メモリアレイMARY
を構成する相補ビット線B0*〜Bn*を書き込み動作
又は読み出し動作に適した所定のプリチャージレベルと
する。
【0017】一方、Yスイッチ回路YSは、後述するよ
うに、メモリアレイMARYの相補ビット線B0*〜B
n*に対応して設けられるn+1対の相補スイッチS1
及びS2を含む。これらの相補スイッチの一方は、メモ
リアレイMARYの対応する相補ビット線B0*〜Bn
*にそれぞれ結合され、その他方は、相補共通データ線
CD*に共通結合される。また、各相補スイッチを構成
するPチャンネル及びNチャンネルMOSFETのゲー
トには、YアドレスデコーダYDから対応するビット線
選択信号YS0〜YSnの非反転信号及び反転信号がそ
れぞれ供給される。これにより、相補スイッチS1及び
S2は、対応するビット線選択信号YS0〜YSnがハ
イレベルとされることで選択的にオン状態となり、メモ
リアレイMARYの対応する相補ビット線B0*〜Bn
*と相補共通データ線CD*とを選択的に接続状態とす
る。
うに、メモリアレイMARYの相補ビット線B0*〜B
n*に対応して設けられるn+1対の相補スイッチS1
及びS2を含む。これらの相補スイッチの一方は、メモ
リアレイMARYの対応する相補ビット線B0*〜Bn
*にそれぞれ結合され、その他方は、相補共通データ線
CD*に共通結合される。また、各相補スイッチを構成
するPチャンネル及びNチャンネルMOSFETのゲー
トには、YアドレスデコーダYDから対応するビット線
選択信号YS0〜YSnの非反転信号及び反転信号がそ
れぞれ供給される。これにより、相補スイッチS1及び
S2は、対応するビット線選択信号YS0〜YSnがハ
イレベルとされることで選択的にオン状態となり、メモ
リアレイMARYの対応する相補ビット線B0*〜Bn
*と相補共通データ線CD*とを選択的に接続状態とす
る。
【0018】この実施例において、Yスイッチ回路YS
は、メモリアレイMARYの相補ビット線B0*〜Bn
*に対応して設けられるn+1個の書き込みロウレベル
設定回路を含む。これらの書き込みロウレベル設定回路
は、後述するように、回路の電源電圧と相補ビット線B
0*〜Bn*の非反転信号線及び反転信号線との間に直
列形態に設けられる2対のNチャンネルMOSFETQ
15及びQ16ならびにQ17及びQ18を含む。この
うち、MOSFETQ15及びQ16のゲートには、上
記内部制御信号WEが共通に供給され、MOSFETQ
17及びQ18のゲートには、対応するビット線選択信
号YS0〜YSnが供給される。その結果、回路の電源
電圧と相補ビット線B0*〜Bn*の非反転信号線及び
反転信号線との間には、スタティック型RAMが書き込
みモードで選択状態とされかつ対応するビット線選択信
号YS0〜YSnがハイレベルであることを条件に、選
択的にMOSFETQ15〜Q18からなる負荷手段が
結合され、これによって相補ビット線B0*〜Bn*の
非反転信号線及び反転信号線における書き込み信号のロ
ウレベルが所定のレベルに制限されるものとなる。Yス
イッチ回路YSの具体的な構成については、後で詳細に
説明する。
は、メモリアレイMARYの相補ビット線B0*〜Bn
*に対応して設けられるn+1個の書き込みロウレベル
設定回路を含む。これらの書き込みロウレベル設定回路
は、後述するように、回路の電源電圧と相補ビット線B
0*〜Bn*の非反転信号線及び反転信号線との間に直
列形態に設けられる2対のNチャンネルMOSFETQ
15及びQ16ならびにQ17及びQ18を含む。この
うち、MOSFETQ15及びQ16のゲートには、上
記内部制御信号WEが共通に供給され、MOSFETQ
17及びQ18のゲートには、対応するビット線選択信
号YS0〜YSnが供給される。その結果、回路の電源
電圧と相補ビット線B0*〜Bn*の非反転信号線及び
反転信号線との間には、スタティック型RAMが書き込
みモードで選択状態とされかつ対応するビット線選択信
号YS0〜YSnがハイレベルであることを条件に、選
択的にMOSFETQ15〜Q18からなる負荷手段が
結合され、これによって相補ビット線B0*〜Bn*の
非反転信号線及び反転信号線における書き込み信号のロ
ウレベルが所定のレベルに制限されるものとなる。Yス
イッチ回路YSの具体的な構成については、後で詳細に
説明する。
【0019】YアドレスデコーダYDには、Yアドレス
バッファYBからj+1ビットの内部アドレス信号Y0
〜Yjが供給され、タイミング発生回路TGから内部制
御信号CSが供給される。また、YアドレスバッファY
Bには、外部端子AY0〜AYjを介してYアドレス信
号AY0〜AYjが供給され、タイミング発生回路TG
から内部制御信号ALが供給される。
バッファYBからj+1ビットの内部アドレス信号Y0
〜Yjが供給され、タイミング発生回路TGから内部制
御信号CSが供給される。また、YアドレスバッファY
Bには、外部端子AY0〜AYjを介してYアドレス信
号AY0〜AYjが供給され、タイミング発生回路TG
から内部制御信号ALが供給される。
【0020】YアドレスデコーダYDは、上記内部制御
信号CSがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、Yアドレスデコー
ダYDは、内部アドレス信号Y0〜Yjをデコードし
て、対応するビット線選択信号YS0〜YSnを択一的
にハイレベルとする。これらのビット線選択信号は、前
述のように、Yスイッチ回路YSの対応する相補スイッ
チS1及びS2にそれぞれ供給される。一方、Yアドレ
スバッファYBは、外部端子AY0〜AYjを介して供
給されるYアドレス信号AY0〜AYjを、内部制御信
号ALに従って取り込み、保持するとともに、これらの
Yアドレス信号をもとに内部アドレス信号Y0〜Yjを
形成して、YアドレスデコーダYDに供給する。
信号CSがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、Yアドレスデコー
ダYDは、内部アドレス信号Y0〜Yjをデコードし
て、対応するビット線選択信号YS0〜YSnを択一的
にハイレベルとする。これらのビット線選択信号は、前
述のように、Yスイッチ回路YSの対応する相補スイッ
チS1及びS2にそれぞれ供給される。一方、Yアドレ
スバッファYBは、外部端子AY0〜AYjを介して供
給されるYアドレス信号AY0〜AYjを、内部制御信
号ALに従って取り込み、保持するとともに、これらの
Yアドレス信号をもとに内部アドレス信号Y0〜Yjを
形成して、YアドレスデコーダYDに供給する。
【0021】相補共通データ線CD*は、ライトアンプ
WAの出力端子に結合され、さらにセンスアンプSAの
入力端子に結合される。ライトアンプWAの入力端子
は、データ入力バッファIBの出力端子に結合され、セ
ンスアンプSAの出力端子は、データ出力バッファOB
の入力端子に結合される。データ入力バッファIBの入
力端子ならびにデータ出力バッファOBの出力端子は、
データ入出力端子DIOに共通結合される。ライトアン
プWAには、タイミング発生回路TGから内部制御信号
WPが供給され、データ出力バッファOBには、タイミ
ング発生回路TGから内部制御信号OCが供給される。
ここで、内部制御信号WPは、スタティック型RAMが
書き込みモードで選択状態とされるとき、メモリアレイ
MARYの指定されたメモリセルの選択動作が終了する
所定のタイミングで一時的にハイレベルとされる。ま
た、内部制御信号OCは、スタティック型RAMが読み
出しモードで選択状態とされるとき、センスアンプSA
による読み出し信号の増幅動作が終了する所定のタイミ
ングで選択的にハイレベルとされる。
WAの出力端子に結合され、さらにセンスアンプSAの
入力端子に結合される。ライトアンプWAの入力端子
は、データ入力バッファIBの出力端子に結合され、セ
ンスアンプSAの出力端子は、データ出力バッファOB
の入力端子に結合される。データ入力バッファIBの入
力端子ならびにデータ出力バッファOBの出力端子は、
データ入出力端子DIOに共通結合される。ライトアン
プWAには、タイミング発生回路TGから内部制御信号
WPが供給され、データ出力バッファOBには、タイミ
ング発生回路TGから内部制御信号OCが供給される。
ここで、内部制御信号WPは、スタティック型RAMが
書き込みモードで選択状態とされるとき、メモリアレイ
MARYの指定されたメモリセルの選択動作が終了する
所定のタイミングで一時的にハイレベルとされる。ま
た、内部制御信号OCは、スタティック型RAMが読み
出しモードで選択状態とされるとき、センスアンプSA
による読み出し信号の増幅動作が終了する所定のタイミ
ングで選択的にハイレベルとされる。
【0022】データ入力バッファIBは、スタティック
型RAMが書き込みモードで選択状態とされるとき、デ
ータ入出力端子DIOを介して供給される書き込みデー
タを取り込み、ライトアンプWAに伝達する。このと
き、ライトアンプWAは、内部制御信号WPに従って選
択的に動作状態とされ、上記書き込みデータをもとに所
定の書き込み信号を形成して、相補共通データ線CD*
を介してメモリアレイMARYの選択されたメモリセル
に書き込む。一方、センスアンプSAは、スタティック
型RAMが読み出しモードで選択状態とされるとき、メ
モリアレイMARYの選択されたメモリセルから相補共
通データ線CD*を介して出力される読み出し信号を増
幅し、データ出力バッファOBに伝達する。このとき、
データ出力バッファOBは、内部制御信号OCに従って
選択的に動作状態とされ、上記読み出し信号をデータ入
出力端子DIOを介して送出する。
型RAMが書き込みモードで選択状態とされるとき、デ
ータ入出力端子DIOを介して供給される書き込みデー
タを取り込み、ライトアンプWAに伝達する。このと
き、ライトアンプWAは、内部制御信号WPに従って選
択的に動作状態とされ、上記書き込みデータをもとに所
定の書き込み信号を形成して、相補共通データ線CD*
を介してメモリアレイMARYの選択されたメモリセル
に書き込む。一方、センスアンプSAは、スタティック
型RAMが読み出しモードで選択状態とされるとき、メ
モリアレイMARYの選択されたメモリセルから相補共
通データ線CD*を介して出力される読み出し信号を増
幅し、データ出力バッファOBに伝達する。このとき、
データ出力バッファOBは、内部制御信号OCに従って
選択的に動作状態とされ、上記読み出し信号をデータ入
出力端子DIOを介して送出する。
【0023】タイミング発生回路TGは、チップ選択信
号CSB,ライトイネーブル信号WEB及び出力イネー
ブル信号OEBをもとに、上記各種の内部制御信号を形
成して、スタティック型RAMの各部に供給する。
号CSB,ライトイネーブル信号WEB及び出力イネー
ブル信号OEBをもとに、上記各種の内部制御信号を形
成して、スタティック型RAMの各部に供給する。
【0024】図2には、図1のスタティック型RAMの
メモリアレイMARY及びその周辺部の一実施例の部分
的な回路図が示されている。同図をもとに、この実施例
のスタティック型RAMのメモリアレイ及びその周辺部
の具体的な構成及び動作ならびにその特徴について説明
する。なお、以下の回路図において、そのチャンネル
(バックゲート)部に矢印が付されるMOSFETはP
チャンネル型であって、矢印の付されないNチャンネル
MOSFETと区別して示される。
メモリアレイMARY及びその周辺部の一実施例の部分
的な回路図が示されている。同図をもとに、この実施例
のスタティック型RAMのメモリアレイ及びその周辺部
の具体的な構成及び動作ならびにその特徴について説明
する。なお、以下の回路図において、そのチャンネル
(バックゲート)部に矢印が付されるMOSFETはP
チャンネル型であって、矢印の付されないNチャンネル
MOSFETと区別して示される。
【0025】図2において、この実施例のメモリアレイ
MARYは、特に制限されないが、同図の水平方向に平
行して配置されるm+1本のワード線W0〜Wmと、垂
直方向に平行して配置されるn+1組の相補ビット線B
0*〜Bn*とを含む。これらのワード線及び相補ビッ
ト線の交点には、(m+1)×(n+1)個のスタティ
ック型メモリセルMCが格子状に配置される。
MARYは、特に制限されないが、同図の水平方向に平
行して配置されるm+1本のワード線W0〜Wmと、垂
直方向に平行して配置されるn+1組の相補ビット線B
0*〜Bn*とを含む。これらのワード線及び相補ビッ
ト線の交点には、(m+1)×(n+1)個のスタティ
ック型メモリセルMCが格子状に配置される。
【0026】メモリアレイMARYを構成するメモリセ
ルMCのそれぞれは、図2に例示されるように、そのゲ
ート及びドレインが互いに交差結合されるNチャンネル
型の一対の駆動MOSFETQ11及びQ12を含む。
これらの駆動MOSFETのドレインは、高抵抗のドレ
イン負荷抵抗R1及びR2を介して回路の電源電圧にそ
れぞれ結合され、そのソースは回路の接地電位に結合さ
れる。これにより、駆動MOSFETQ11及びQ12
ならびにドレイン負荷抵抗R1及びR2は一つのラッチ
回路を構成し、スタティック型RAMの単位記憶素子と
して作用する。この単位記憶素子の非反転入出力ノード
na又はncとなる駆動MOSFETQ11のドレイン
は、さらにNチャンネル型の制御MOSFETQ13を
介して対応する相補ビット線B0*〜Bn*の非反転信
号線に結合され、その反転入出力ノードnb又はndと
なる駆動MOSFETQ12のドレインは、Nチャンネ
ル型の制御MOSFETQ14を介して対応する相補ビ
ット線B0*〜Bn*の反転信号線に結合される。メモ
リアレイMARYの同一の行に配置されるn+1個のメ
モリセルMCの制御MOSFETQ13及びQ14のゲ
ートは、対応するワード線W0〜Wmに共通結合され
る。
ルMCのそれぞれは、図2に例示されるように、そのゲ
ート及びドレインが互いに交差結合されるNチャンネル
型の一対の駆動MOSFETQ11及びQ12を含む。
これらの駆動MOSFETのドレインは、高抵抗のドレ
イン負荷抵抗R1及びR2を介して回路の電源電圧にそ
れぞれ結合され、そのソースは回路の接地電位に結合さ
れる。これにより、駆動MOSFETQ11及びQ12
ならびにドレイン負荷抵抗R1及びR2は一つのラッチ
回路を構成し、スタティック型RAMの単位記憶素子と
して作用する。この単位記憶素子の非反転入出力ノード
na又はncとなる駆動MOSFETQ11のドレイン
は、さらにNチャンネル型の制御MOSFETQ13を
介して対応する相補ビット線B0*〜Bn*の非反転信
号線に結合され、その反転入出力ノードnb又はndと
なる駆動MOSFETQ12のドレインは、Nチャンネ
ル型の制御MOSFETQ14を介して対応する相補ビ
ット線B0*〜Bn*の反転信号線に結合される。メモ
リアレイMARYの同一の行に配置されるn+1個のメ
モリセルMCの制御MOSFETQ13及びQ14のゲ
ートは、対応するワード線W0〜Wmに共通結合され
る。
【0027】メモリアレイMARYを構成するワード線
W0〜Wmは、前述のように、XアドレスデコーダXD
に結合され、択一的に回路の電源電圧のようなハイレベ
ルの選択状態とされる。また、相補ビット線B0*〜B
n*の非反転信号線及び反転信号線は、その一方におい
て、対応するPチャンネル型の2対のビット線負荷MO
SFETQ1及びQ3ならびにQ2及びQ4を介して回
路の電源電圧に結合され、その他方において、Yスイッ
チ回路YSの対応する2対の相補スイッチS1及びS2
を介して相補共通データ線CD*に結合される。
W0〜Wmは、前述のように、XアドレスデコーダXD
に結合され、択一的に回路の電源電圧のようなハイレベ
ルの選択状態とされる。また、相補ビット線B0*〜B
n*の非反転信号線及び反転信号線は、その一方におい
て、対応するPチャンネル型の2対のビット線負荷MO
SFETQ1及びQ3ならびにQ2及びQ4を介して回
路の電源電圧に結合され、その他方において、Yスイッ
チ回路YSの対応する2対の相補スイッチS1及びS2
を介して相補共通データ線CD*に結合される。
【0028】ビット線負荷MOSFETQ1及びQ2の
ゲートには、内部制御信号WEが共通に供給され、ビッ
ト線負荷MOSFETQ3及びQ4のゲートは、回路の
接地電位に結合される。この実施例において、ビット線
負荷MOSFETQ1及びQ2は、比較的大きなコンダ
クタンスを持つべく設計され、ビット線負荷MOSFE
TQ3及びQ4は、比較的小さなコンダクタンスを持つ
べく設計される。これにより、相補ビット線B0*〜B
n*の非反転信号線及び反転信号線は、スタティック型
RAMが非選択状態とされあるいは読み出しモードで選
択状態とされる場合、回路の電源電圧に近いレベルにプ
リチャージされ、スタティック型RAMが書き込みモー
ドで選択状態とされる場合には、ライトアンプWAから
供給される相補書き込み信号に従ってハイレベル又はロ
ウレベルとされる。
ゲートには、内部制御信号WEが共通に供給され、ビッ
ト線負荷MOSFETQ3及びQ4のゲートは、回路の
接地電位に結合される。この実施例において、ビット線
負荷MOSFETQ1及びQ2は、比較的大きなコンダ
クタンスを持つべく設計され、ビット線負荷MOSFE
TQ3及びQ4は、比較的小さなコンダクタンスを持つ
べく設計される。これにより、相補ビット線B0*〜B
n*の非反転信号線及び反転信号線は、スタティック型
RAMが非選択状態とされあるいは読み出しモードで選
択状態とされる場合、回路の電源電圧に近いレベルにプ
リチャージされ、スタティック型RAMが書き込みモー
ドで選択状態とされる場合には、ライトアンプWAから
供給される相補書き込み信号に従ってハイレベル又はロ
ウレベルとされる。
【0029】一方、Yスイッチ回路YSを構成する相補
スイッチS1及びS2の一方は、メモリアレイMARY
の対応する相補ビット線B0*〜Bn*の非反転信号線
及び反転信号線にそれぞれ結合され、その他方は、相補
共通データ線CD*の非反転信号及び反転信号にそれぞ
れ共通結合される。相補スイッチS1及びS2を構成す
るNチャンネルMOSFETのゲートには、Yアドレス
デコーダYDから対応するビット線選択信号YS0〜Y
Snがそれぞれ供給され、PチャンネルMOSFETの
ゲートには、対応するビット線選択信号のインバータN
1による反転信号が供給される。これにより、相補スイ
ッチS1及びS2は、対応するビット線選択信号YS0
〜YSnがハイレベルとされることで選択的にオン状態
となり、メモリアレイMARYの対応する相補ビット線
B0*〜Bn*と相補共通データ線CD*とを選択的に
接続状態とする。
スイッチS1及びS2の一方は、メモリアレイMARY
の対応する相補ビット線B0*〜Bn*の非反転信号線
及び反転信号線にそれぞれ結合され、その他方は、相補
共通データ線CD*の非反転信号及び反転信号にそれぞ
れ共通結合される。相補スイッチS1及びS2を構成す
るNチャンネルMOSFETのゲートには、Yアドレス
デコーダYDから対応するビット線選択信号YS0〜Y
Snがそれぞれ供給され、PチャンネルMOSFETの
ゲートには、対応するビット線選択信号のインバータN
1による反転信号が供給される。これにより、相補スイ
ッチS1及びS2は、対応するビット線選択信号YS0
〜YSnがハイレベルとされることで選択的にオン状態
となり、メモリアレイMARYの対応する相補ビット線
B0*〜Bn*と相補共通データ線CD*とを選択的に
接続状態とする。
【0030】この実施例において、Yスイッチ回路YS
は、さらに、回路の電源電圧と相補ビット線B0*〜B
n*の非反転信号線及び反転信号線との間にそれぞれ直
列形態に設けられる2対のNチャンネルMOSFETQ
15(第1のMOSFET)及びQ17(第2のMOS
FET)ならびにQ16(第1のMOSFET)及びQ
18(第2のMOSFET)からなる書き込みロウレベ
ル設定回路を含む。このうち、MOSFETQ15及び
Q16のゲートには、内部制御信号WE(書き込み制御
信号)が供給され、MOSFETQ17及びQ18のゲ
ートには、対応するビット線選択信号YS0〜YSnが
それぞれ供給される。これにより、MOSFETQ15
〜Q18からなる書き込みロウレベル設定回路は、スタ
ティック型RAMが書き込みモードで選択状態とされか
つ対応するビット線選択信号YS0〜YSnが択一的に
ハイレベルとされることで選択的に有効となり、対応す
る相補ビット線B0*〜Bn*における書き込み信号の
ロウレベルつまりはライトアンプWAから出力される相
補書き込み信号の実質的なロウレベルをMOSFETQ
15及びQ17あるいはQ16及びQ18とライトアン
プWAのナンドゲートG1又はG2を構成する2個のN
チャンネルMOSFETとの抵抗比率によって決まる所
定のレベルで制限すべく作用する。
は、さらに、回路の電源電圧と相補ビット線B0*〜B
n*の非反転信号線及び反転信号線との間にそれぞれ直
列形態に設けられる2対のNチャンネルMOSFETQ
15(第1のMOSFET)及びQ17(第2のMOS
FET)ならびにQ16(第1のMOSFET)及びQ
18(第2のMOSFET)からなる書き込みロウレベ
ル設定回路を含む。このうち、MOSFETQ15及び
Q16のゲートには、内部制御信号WE(書き込み制御
信号)が供給され、MOSFETQ17及びQ18のゲ
ートには、対応するビット線選択信号YS0〜YSnが
それぞれ供給される。これにより、MOSFETQ15
〜Q18からなる書き込みロウレベル設定回路は、スタ
ティック型RAMが書き込みモードで選択状態とされか
つ対応するビット線選択信号YS0〜YSnが択一的に
ハイレベルとされることで選択的に有効となり、対応す
る相補ビット線B0*〜Bn*における書き込み信号の
ロウレベルつまりはライトアンプWAから出力される相
補書き込み信号の実質的なロウレベルをMOSFETQ
15及びQ17あるいはQ16及びQ18とライトアン
プWAのナンドゲートG1又はG2を構成する2個のN
チャンネルMOSFETとの抵抗比率によって決まる所
定のレベルで制限すべく作用する。
【0031】ところで、ライトアンプWAは、その出力
端子が非反転共通データ線CDTに結合されるナンドゲ
ートG1と、その出力端子が反転共通データ線CDBに
結合されるもう1個のナンドゲートG2とを含む。この
うち、ナンドゲートG1の一方の入力端子には、非反転
書き込みデータDTが供給され、ナンドゲートG2の一
方の入力端子には、反転書き込みデータDBが供給され
る。これらのナンドゲートの他方の入力端子には、上記
内部制御信号WPが共通に供給される。なお、ナンドゲ
ートG1及びG2を構成するPチャンネル及びNチャン
ネルMOSFETは、比較的大きなコンダクタンスを持
つべく設計され、これによってナンドゲートG1及びG
2は比較的大きな駆動能力を持つものとされる。
端子が非反転共通データ線CDTに結合されるナンドゲ
ートG1と、その出力端子が反転共通データ線CDBに
結合されるもう1個のナンドゲートG2とを含む。この
うち、ナンドゲートG1の一方の入力端子には、非反転
書き込みデータDTが供給され、ナンドゲートG2の一
方の入力端子には、反転書き込みデータDBが供給され
る。これらのナンドゲートの他方の入力端子には、上記
内部制御信号WPが共通に供給される。なお、ナンドゲ
ートG1及びG2を構成するPチャンネル及びNチャン
ネルMOSFETは、比較的大きなコンダクタンスを持
つべく設計され、これによってナンドゲートG1及びG
2は比較的大きな駆動能力を持つものとされる。
【0032】スタティック型RAMが非選択状態とされ
あるいは読み出しモードで選択状態とされるとき、ナン
ドゲートG1及びG2の出力信号すなわち相補共通デー
タ線CD*の非反転信号線及び反転信号線のレベルは、
ともに回路の電源電圧のようなハイレベルとされる。一
方、スタティック型RAMが書き込みモードで選択状態
とされ内部制御信号WPがハイレベルとされると、ナン
ドゲートG1の出力信号すなわち非反転共通データ線C
DTのレベルは、反転書き込みデータDBがハイレベル
すなわちデータ入力バッファIBを介して与えられる書
き込みデータが論理“0”とされるとき選択的にロウレ
ベルとされ、ナンドゲートG2の出力信号すなわち反転
共通データ線CDBのレベルは、非反転書き込みデータ
DTがハイレベルすなわちデータ入力バッファIBを介
して与えられる書き込みデータが論理“1”とされると
き選択的にロウレベルとされる。
あるいは読み出しモードで選択状態とされるとき、ナン
ドゲートG1及びG2の出力信号すなわち相補共通デー
タ線CD*の非反転信号線及び反転信号線のレベルは、
ともに回路の電源電圧のようなハイレベルとされる。一
方、スタティック型RAMが書き込みモードで選択状態
とされ内部制御信号WPがハイレベルとされると、ナン
ドゲートG1の出力信号すなわち非反転共通データ線C
DTのレベルは、反転書き込みデータDBがハイレベル
すなわちデータ入力バッファIBを介して与えられる書
き込みデータが論理“0”とされるとき選択的にロウレ
ベルとされ、ナンドゲートG2の出力信号すなわち反転
共通データ線CDBのレベルは、非反転書き込みデータ
DTがハイレベルすなわちデータ入力バッファIBを介
して与えられる書き込みデータが論理“1”とされると
き選択的にロウレベルとされる。
【0033】図3には、図1のスタティック型RAMの
書き込みモードにおける一実施例の信号波形図が示され
ている。また、図4には、図2のメモリアレイMARY
の制御MOSFETQ13及びQ14として用いられる
NチャンネルMOSFETの一実施例のドレイン電流特
性図が示されている。これらの図をもとに、この実施例
のスタティック型RAMの書き込み動作の概要とその特
徴について説明する。なお、以下の説明は、ワード線W
0及び相補ビット線B0*の交点に配置されるメモリセ
ルが選択されかつこのメモリセルに論理“1”の書き込
みが行われる場合を例に進められるが、その他の組み合
わせについては類推されたい。
書き込みモードにおける一実施例の信号波形図が示され
ている。また、図4には、図2のメモリアレイMARY
の制御MOSFETQ13及びQ14として用いられる
NチャンネルMOSFETの一実施例のドレイン電流特
性図が示されている。これらの図をもとに、この実施例
のスタティック型RAMの書き込み動作の概要とその特
徴について説明する。なお、以下の説明は、ワード線W
0及び相補ビット線B0*の交点に配置されるメモリセ
ルが選択されかつこのメモリセルに論理“1”の書き込
みが行われる場合を例に進められるが、その他の組み合
わせについては類推されたい。
【0034】図3において、スタティック型RAMは、
チップ選択信号CSBがハイレベルとされることによっ
て非選択状態とされる。このとき、メモリアレイMAR
Yを構成するワード線W0〜Wmは、すべて回路の接地
電位(GND)のような非選択状態とされ、メモリセル
MCを構成する制御MOSFETQ13及びQ14はす
べてオフ状態とされる。また、内部制御信号WEはロウ
レベルとされ、メモリアレイMARYのビット線負荷M
OSFETQ1〜Q4はともにオン状態とされる。しか
るに、相補ビット線B0*〜Bn*の非反転信号線及び
反転信号線は、メモリセルMCの保持データによる影響
を受けることなく、ともに回路の電源電圧(VCC)の
ようなハイレベルにプリチャージされる。
チップ選択信号CSBがハイレベルとされることによっ
て非選択状態とされる。このとき、メモリアレイMAR
Yを構成するワード線W0〜Wmは、すべて回路の接地
電位(GND)のような非選択状態とされ、メモリセル
MCを構成する制御MOSFETQ13及びQ14はす
べてオフ状態とされる。また、内部制御信号WEはロウ
レベルとされ、メモリアレイMARYのビット線負荷M
OSFETQ1〜Q4はともにオン状態とされる。しか
るに、相補ビット線B0*〜Bn*の非反転信号線及び
反転信号線は、メモリセルMCの保持データによる影響
を受けることなく、ともに回路の電源電圧(VCC)の
ようなハイレベルにプリチャージされる。
【0035】なお、スタティック型RAMが非選択状態
とされるとき、メモリアレイMARYの各メモリセルM
Cでは、駆動MOSFETQ11及びQ12がその保持
データに従って相補的にオン状態とされる。このため、
論理“1”の記憶データを保持するメモリセルMCで
は、その非反転入出力ノードna又はncが回路の電源
電圧のようなハイレベルとされ、その反転入出力ノード
nb又はndが回路の接地電位のようなロウレベルとさ
れる。また、ワード線W0及びWmと相補ビット線B0
*の交点に配置され論理“0”の記憶データを保持する
2個のメモリセルMCでは、その非反転入出力ノードn
a及びncがともに回路の接地電位のようなロウレベル
とされ、その反転入出力ノードnb及びndがともに回
路の電源電圧のようなハイレベルとされる。
とされるとき、メモリアレイMARYの各メモリセルM
Cでは、駆動MOSFETQ11及びQ12がその保持
データに従って相補的にオン状態とされる。このため、
論理“1”の記憶データを保持するメモリセルMCで
は、その非反転入出力ノードna又はncが回路の電源
電圧のようなハイレベルとされ、その反転入出力ノード
nb又はndが回路の接地電位のようなロウレベルとさ
れる。また、ワード線W0及びWmと相補ビット線B0
*の交点に配置され論理“0”の記憶データを保持する
2個のメモリセルMCでは、その非反転入出力ノードn
a及びncがともに回路の接地電位のようなロウレベル
とされ、その反転入出力ノードnb及びndがともに回
路の電源電圧のようなハイレベルとされる。
【0036】次に、スタティック型RAMは、チップ選
択信号CSBがロウレベルとされることで選択状態とさ
れ、ライトイネーブル信号WEBがロウレベルとされる
ことで書き込みモードとされる。外部端子AX0〜AX
iには、チップ選択信号CSBのロウレベル変化に先立
って、Xアドレス信号AX0〜AXiがワード線W0を
指定する組み合わせで供給され、外部端子AY0〜AY
jには、Yアドレス信号AY0〜AYjが相補ビット線
B0*を指定する組み合わせで供給される。また、デー
タ入出力端子DIOには、ライトイネーブル信号WEB
のロウレベル変化に先立って、論理“1”の書き込みデ
ータが供給される。
択信号CSBがロウレベルとされることで選択状態とさ
れ、ライトイネーブル信号WEBがロウレベルとされる
ことで書き込みモードとされる。外部端子AX0〜AX
iには、チップ選択信号CSBのロウレベル変化に先立
って、Xアドレス信号AX0〜AXiがワード線W0を
指定する組み合わせで供給され、外部端子AY0〜AY
jには、Yアドレス信号AY0〜AYjが相補ビット線
B0*を指定する組み合わせで供給される。また、デー
タ入出力端子DIOには、ライトイネーブル信号WEB
のロウレベル変化に先立って、論理“1”の書き込みデ
ータが供給される。
【0037】スタティック型RAMでは、まずチップ選
択信号CSBのロウレベル変化を受けて内部制御信号C
Sがハイレベルとされ、その当初において内部制御信号
ALが一時的にハイレベルとされる。このため、外部端
子AX0〜AXiに供給されるXアドレス信号AX0〜
AXiがXアドレスバッファXBに取り込まれ、Xアド
レスデコーダXDによるワード線の選択動作が開始され
るとともに、外部端子AY0〜AYjに供給されるYア
ドレス信号AY0〜AYjがYアドレスバッファYBに
取り込まれ、YアドレスデコーダYD及びYスイッチ回
路YSによる相補ビット線の選択動作が開始される。こ
れにより、ワード線W0が択一的に回路の電源電圧のよ
うなハイレベルとされ、ビット線選択信号YS0が択一
的に回路の電源電圧のようなハイレベルとされる。
択信号CSBのロウレベル変化を受けて内部制御信号C
Sがハイレベルとされ、その当初において内部制御信号
ALが一時的にハイレベルとされる。このため、外部端
子AX0〜AXiに供給されるXアドレス信号AX0〜
AXiがXアドレスバッファXBに取り込まれ、Xアド
レスデコーダXDによるワード線の選択動作が開始され
るとともに、外部端子AY0〜AYjに供給されるYア
ドレス信号AY0〜AYjがYアドレスバッファYBに
取り込まれ、YアドレスデコーダYD及びYスイッチ回
路YSによる相補ビット線の選択動作が開始される。こ
れにより、ワード線W0が択一的に回路の電源電圧のよ
うなハイレベルとされ、ビット線選択信号YS0が択一
的に回路の電源電圧のようなハイレベルとされる。
【0038】メモリアレイMARYでは、ワード線W0
が択一的にハイレベルとされることで、このワード線W
0に結合されるn+1個のメモリセルMCの制御MOS
FETQ13及びQ14が一斉にオン状態とされる。ま
た、ビット線選択信号YS0が択一的にハイレベルとさ
れることで、Yスイッチ回路YSの対応する相補スイッ
チS1及びS2がオン状態とされ、相補ビット線B0*
と相補共通データ線CD*とが接続状態とされるととも
に、対応する書き込みロウレベル設定回路を構成するM
OSFETQ17及びQ18が択一的にオン状態とされ
る。このとき、メモリアレイMARYのビット線負荷M
OSFETQ1及びQ2は、ライトイネーブル信号WE
Bがロウレベルとされるまでの間、ビット線負荷MOS
FETQ3及びQ4とともにオン状態とされ、メモリセ
ルMCを構成する駆動MOSFETQ11及びQ12も
その保持データに従って相補的にオン状態とされる。こ
のため、すべての相補ビット線B0*〜Bn*の非反転
信号線及び反転信号線は、選択されたワード線W0に結
合されるn+1個のメモリセルMCの保持データに従っ
て選択的に所定のハイレベル又はロウレベルとされる。
が択一的にハイレベルとされることで、このワード線W
0に結合されるn+1個のメモリセルMCの制御MOS
FETQ13及びQ14が一斉にオン状態とされる。ま
た、ビット線選択信号YS0が択一的にハイレベルとさ
れることで、Yスイッチ回路YSの対応する相補スイッ
チS1及びS2がオン状態とされ、相補ビット線B0*
と相補共通データ線CD*とが接続状態とされるととも
に、対応する書き込みロウレベル設定回路を構成するM
OSFETQ17及びQ18が択一的にオン状態とされ
る。このとき、メモリアレイMARYのビット線負荷M
OSFETQ1及びQ2は、ライトイネーブル信号WE
Bがロウレベルとされるまでの間、ビット線負荷MOS
FETQ3及びQ4とともにオン状態とされ、メモリセ
ルMCを構成する駆動MOSFETQ11及びQ12も
その保持データに従って相補的にオン状態とされる。こ
のため、すべての相補ビット線B0*〜Bn*の非反転
信号線及び反転信号線は、選択されたワード線W0に結
合されるn+1個のメモリセルMCの保持データに従っ
て選択的に所定のハイレベル又はロウレベルとされる。
【0039】ここで、各相補ビット線の非反転又は反転
信号線のハイレベルは、ほぼ回路の電源電圧とされ、そ
のロウレベルは、ビット線負荷MOSFETQ1〜Q4
と制御MOSFETQ13及びQ14,駆動MOSFE
TQ11及びQ12ならびにドレイン負荷抵抗R1及び
R2の抵抗比率に従った所定のレベルとされる。したが
って、ワード線W0と相補ビット線B0*との交点に配
置され論理“0”の記憶データを保持するメモリセルM
Cの非反転入出力ノードnaは、非反転ビット線B0T
のロウレベルより低いロウレベルV2とされ、その反転
入出力ノードnbは、回路の電源電圧のようなハイレベ
ルとされる。また、ワード線Wmと相補ビット線B0*
との交点に配置され論理“0”の記憶データを保持する
メモリセルMCの非反転入出力ノードncは、制御MO
SFETQ13及びQ14がオフ状態とされるために回
路の接地電位のようなロウレベルとされ、その反転入出
力ノードndは回路の電源電圧のようなハイレベルとさ
れる。
信号線のハイレベルは、ほぼ回路の電源電圧とされ、そ
のロウレベルは、ビット線負荷MOSFETQ1〜Q4
と制御MOSFETQ13及びQ14,駆動MOSFE
TQ11及びQ12ならびにドレイン負荷抵抗R1及び
R2の抵抗比率に従った所定のレベルとされる。したが
って、ワード線W0と相補ビット線B0*との交点に配
置され論理“0”の記憶データを保持するメモリセルM
Cの非反転入出力ノードnaは、非反転ビット線B0T
のロウレベルより低いロウレベルV2とされ、その反転
入出力ノードnbは、回路の電源電圧のようなハイレベ
ルとされる。また、ワード線Wmと相補ビット線B0*
との交点に配置され論理“0”の記憶データを保持する
メモリセルMCの非反転入出力ノードncは、制御MO
SFETQ13及びQ14がオフ状態とされるために回
路の接地電位のようなロウレベルとされ、その反転入出
力ノードndは回路の電源電圧のようなハイレベルとさ
れる。
【0040】次に、ライトイネーブル信号WEBがロウ
レベルとされると、スタティック型RAMでは、内部制
御信号WEがハイレベルとされ、やや遅れて内部制御信
号WPがハイレベルとされる。このため、内部制御信号
WEのハイレベルを受けて、メモリアレイMARYのビ
ット線負荷MOSFETQ1及びQ2がオフ状態とされ
るとともに、Yスイッチ回路YSの書き込みロウレベル
設定回路を構成するMOSFETQ15及びQ16がオ
ン状態とされ、論理“1”の書き込みデータがデータ入
力バッファIBに取り込まれる。また、内部制御信号W
Pのハイレベルを受けて、ライトアンプWAが動作状態
とされ、相補共通データ線CD*にはその非反転信号線
を回路の電源電圧のようなハイレベルとしその反転信号
線を回路の接地電位のようなロウレベルとする相補書き
込み信号が出力される。
レベルとされると、スタティック型RAMでは、内部制
御信号WEがハイレベルとされ、やや遅れて内部制御信
号WPがハイレベルとされる。このため、内部制御信号
WEのハイレベルを受けて、メモリアレイMARYのビ
ット線負荷MOSFETQ1及びQ2がオフ状態とされ
るとともに、Yスイッチ回路YSの書き込みロウレベル
設定回路を構成するMOSFETQ15及びQ16がオ
ン状態とされ、論理“1”の書き込みデータがデータ入
力バッファIBに取り込まれる。また、内部制御信号W
Pのハイレベルを受けて、ライトアンプWAが動作状態
とされ、相補共通データ線CD*にはその非反転信号線
を回路の電源電圧のようなハイレベルとしその反転信号
線を回路の接地電位のようなロウレベルとする相補書き
込み信号が出力される。
【0041】ここで、相補共通データ線CD*及び相補
ビット線B0*を介してワード線W0に結合されるメモ
リセルMCに対する論理“1”の書き込みデータの書き
込み動作が行われるとき、ワード線Wmに結合され論理
“0”の記憶データを保持する非選択状態のメモリセル
MCでは、制御MOSFETQ14のドレインすなわち
反転入出力ノードndが回路の電源電圧のようなハイレ
ベルとされ、そのソースすなわち反転ビット線B0Bに
は回路の接地電位のようなロウレベルの書き込み信号が
供給される。このとき、制御MOSFETQ14のゲー
トすなわちワード線Wmは回路の接地電位のような非選
択状態とされ、制御MOSFETQ14のゲートソース
間電圧VGSはほぼ0Vとされる。このため、制御MO
SFETQ14のドレインには、図4に示されるよう
に、例えば10の−14乗程度のドレイン電流が流れ、
これがいわゆるテーリング電流となって反転入出力ノー
ドndの電位を低下させようとする。
ビット線B0*を介してワード線W0に結合されるメモ
リセルMCに対する論理“1”の書き込みデータの書き
込み動作が行われるとき、ワード線Wmに結合され論理
“0”の記憶データを保持する非選択状態のメモリセル
MCでは、制御MOSFETQ14のドレインすなわち
反転入出力ノードndが回路の電源電圧のようなハイレ
ベルとされ、そのソースすなわち反転ビット線B0Bに
は回路の接地電位のようなロウレベルの書き込み信号が
供給される。このとき、制御MOSFETQ14のゲー
トすなわちワード線Wmは回路の接地電位のような非選
択状態とされ、制御MOSFETQ14のゲートソース
間電圧VGSはほぼ0Vとされる。このため、制御MO
SFETQ14のドレインには、図4に示されるよう
に、例えば10の−14乗程度のドレイン電流が流れ、
これがいわゆるテーリング電流となって反転入出力ノー
ドndの電位を低下させようとする。
【0042】ところが、この実施例のスタティック型R
AMのYスイッチ回路YSには、前述のように、相補ビ
ット線B0*〜Bn*に対応してMOSFETQ15〜
Q18からなる書き込みロウレベル設定回路が設けら
れ、これらのMOSFETが内部制御信号WEならびに
ビット線選択信号YS0〜YSnに従って選択的にオン
状態とされる。言い換えるならば、スタティック型RA
Mが書き込みモードで選択状態とされライトアンプWA
から相補共通データ線CD*を介して所定の相補書き込
み信号が出力されるとき、回路の電源電圧と選択された
相補ビット線B0*の非反転信号線及び反転信号線との
間にはMOSFETQ15及びQ17あるいはQ16及
びQ18からなる負荷手段が結合され、これによって反
転信号線B0Bにおける書き込み信号のロウレベルが所
定のレベルV1に制限される。このレベルV1の値は、
例えば上記レベルV2に近い約0.3Vとされ、反転ビ
ット線B0Bつまりはそのソース電位の上昇によって等
価的に制御MOSFETQ14のしきい値電圧が約0.
1V程度大きくなる。
AMのYスイッチ回路YSには、前述のように、相補ビ
ット線B0*〜Bn*に対応してMOSFETQ15〜
Q18からなる書き込みロウレベル設定回路が設けら
れ、これらのMOSFETが内部制御信号WEならびに
ビット線選択信号YS0〜YSnに従って選択的にオン
状態とされる。言い換えるならば、スタティック型RA
Mが書き込みモードで選択状態とされライトアンプWA
から相補共通データ線CD*を介して所定の相補書き込
み信号が出力されるとき、回路の電源電圧と選択された
相補ビット線B0*の非反転信号線及び反転信号線との
間にはMOSFETQ15及びQ17あるいはQ16及
びQ18からなる負荷手段が結合され、これによって反
転信号線B0Bにおける書き込み信号のロウレベルが所
定のレベルV1に制限される。このレベルV1の値は、
例えば上記レベルV2に近い約0.3Vとされ、反転ビ
ット線B0Bつまりはそのソース電位の上昇によって等
価的に制御MOSFETQ14のしきい値電圧が約0.
1V程度大きくなる。
【0043】図4から明らかなように、制御MOSFE
TQ14のドレイン電流は、そのしきい値電圧Vth近
傍において、ゲートソース間電圧VGSが0.5V小さ
くなるごとに6桁程度少なくなる。この実施例のスタテ
ィック型RAMでは、前述のように、書き込みロウレベ
ル設定回路が設けられることによって等価的に制御MO
SFETQ14のしきい値電圧Vthが約0.1V程度
大きくされるが、このことは、ほぼゲートソース間電圧
VGSが0.1V小さくされることに相当し、これによ
って制御MOSFETQ14のドレイン電流つまりはテ
ーリング電流が1桁以上少なくなる。これらの結果、こ
の実施例のスタティック型RAMでは、特に比較的長い
時間にわたって書き込み動作が継続される場合において
も、選択状態とされる相補ビット線に結合される非選択
状態のメモリセルMCの保持データが反転されるおそれ
がなくなり、これによってスタティック型RAMの情報
保持特性が安定化されるものとなる。
TQ14のドレイン電流は、そのしきい値電圧Vth近
傍において、ゲートソース間電圧VGSが0.5V小さ
くなるごとに6桁程度少なくなる。この実施例のスタテ
ィック型RAMでは、前述のように、書き込みロウレベ
ル設定回路が設けられることによって等価的に制御MO
SFETQ14のしきい値電圧Vthが約0.1V程度
大きくされるが、このことは、ほぼゲートソース間電圧
VGSが0.1V小さくされることに相当し、これによ
って制御MOSFETQ14のドレイン電流つまりはテ
ーリング電流が1桁以上少なくなる。これらの結果、こ
の実施例のスタティック型RAMでは、特に比較的長い
時間にわたって書き込み動作が継続される場合において
も、選択状態とされる相補ビット線に結合される非選択
状態のメモリセルMCの保持データが反転されるおそれ
がなくなり、これによってスタティック型RAMの情報
保持特性が安定化されるものとなる。
【0044】以上の本実施例に示されるように、この発
明を高抵抗負荷型のスタティック型RAM等に適用する
ことで、次のような作用効果が得られる。すなわち、 (1)高抵抗負荷型のスタティック型RAM等の高電位
側電源電圧とライトアンプの実質的な非反転出力端子及
び反転出力端子つまりは相補ビット線又は相補共通デー
タ線の非反転信号線及び反転信号線との間に、書き込み
動作時において選択的に接続される負荷手段を含み書き
込み信号のロウレベルを所定レベルに制限する書き込み
ロウレベル設定回路を設けることで、書き込み信号のロ
ウレベルを所定レベルだけ高めることができるという効
果が得られる。 (2)上記(1)項により、選択状態とされる相補ビッ
ト線に結合される非選択状態のメモリセルを構成する制
御MOSFETのソース電位を高め、そのしきい値電圧
を等価的に大きくすることができるという効果が得られ
る。 (3)上記(1)項及び(2)項により、制御MOSF
ETのテーリング電流を抑制し、非選択状態のメモリセ
ルの保持データの反転を防止することができるという効
果が得られる。 (4)上記(1)項〜(3)項により、高抵抗負荷型の
スタティック型RAMの情報保持特性を安定化できると
いう効果が得られる。
明を高抵抗負荷型のスタティック型RAM等に適用する
ことで、次のような作用効果が得られる。すなわち、 (1)高抵抗負荷型のスタティック型RAM等の高電位
側電源電圧とライトアンプの実質的な非反転出力端子及
び反転出力端子つまりは相補ビット線又は相補共通デー
タ線の非反転信号線及び反転信号線との間に、書き込み
動作時において選択的に接続される負荷手段を含み書き
込み信号のロウレベルを所定レベルに制限する書き込み
ロウレベル設定回路を設けることで、書き込み信号のロ
ウレベルを所定レベルだけ高めることができるという効
果が得られる。 (2)上記(1)項により、選択状態とされる相補ビッ
ト線に結合される非選択状態のメモリセルを構成する制
御MOSFETのソース電位を高め、そのしきい値電圧
を等価的に大きくすることができるという効果が得られ
る。 (3)上記(1)項及び(2)項により、制御MOSF
ETのテーリング電流を抑制し、非選択状態のメモリセ
ルの保持データの反転を防止することができるという効
果が得られる。 (4)上記(1)項〜(3)項により、高抵抗負荷型の
スタティック型RAMの情報保持特性を安定化できると
いう効果が得られる。
【0045】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、スタティック型RAMは、同時に複
数ビットの記憶データを入出力するいわゆる多ビット構
成とされるものであってもよいし、そのメモリアレイM
ARYが、複数のサブメモリアレイに分割されるもので
あってもよい。スタティック型RAMのブロック構成
は、この実施例による制約を受けないし、起動制御信号
やアドレス信号ならびに内部制御信号の組み合わせ等も
任意である。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、スタティック型RAMは、同時に複
数ビットの記憶データを入出力するいわゆる多ビット構
成とされるものであってもよいし、そのメモリアレイM
ARYが、複数のサブメモリアレイに分割されるもので
あってもよい。スタティック型RAMのブロック構成
は、この実施例による制約を受けないし、起動制御信号
やアドレス信号ならびに内部制御信号の組み合わせ等も
任意である。
【0046】図2において、書き込みロウレベル設定回
路を構成するMOSFETQ15〜Q18は、例えばメ
モリアレイMARY内に設けてもよい。また、相補ビッ
ト線B0*〜Bn*のバラツキが小さい場合、書き込み
ロウレベル設定回路は、例えば図5に示されるように、
回路の電源電圧と相補共通データ線CD*の非反転信号
線及び反転信号線との間にそれぞれ設けられるNチャン
ネルMOSFET(第3のMOSFET)Q19及びQ
20によって構成してもよい。この場合、MOSFET
Q19及びQ20はすべての相補ビット線B0*〜Bn
*に共有され、内部制御信号WEに従って選択的に有効
とされる。図2及び図6に示されるメモリアレイMAR
Y及びその周辺部の具体的構成や電源電圧の極性及び絶
対値ならびにMOSFETの導電型等は、種々の実施形
態を採りうる。
路を構成するMOSFETQ15〜Q18は、例えばメ
モリアレイMARY内に設けてもよい。また、相補ビッ
ト線B0*〜Bn*のバラツキが小さい場合、書き込み
ロウレベル設定回路は、例えば図5に示されるように、
回路の電源電圧と相補共通データ線CD*の非反転信号
線及び反転信号線との間にそれぞれ設けられるNチャン
ネルMOSFET(第3のMOSFET)Q19及びQ
20によって構成してもよい。この場合、MOSFET
Q19及びQ20はすべての相補ビット線B0*〜Bn
*に共有され、内部制御信号WEに従って選択的に有効
とされる。図2及び図6に示されるメモリアレイMAR
Y及びその周辺部の具体的構成や電源電圧の極性及び絶
対値ならびにMOSFETの導電型等は、種々の実施形
態を採りうる。
【0047】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型RAMに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型RAMを基本構成とする各種の半導体記憶装置やスタ
ティック型RAMを内蔵するゲートアレイ集積回路及び
専用論理集積回路装置等にも適用できる。この発明は、
少なくとも高抵抗負荷型のスタティック型メモリセルが
格子状に配置されてなるメモリアレイを基本構成とする
半導体記憶装置ならびにこのような半導体記憶装置を内
蔵するディジタル集積回路装置に広く適用できる。
てなされた発明をその背景となった利用分野であるスタ
ティック型RAMに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型RAMを基本構成とする各種の半導体記憶装置やスタ
ティック型RAMを内蔵するゲートアレイ集積回路及び
専用論理集積回路装置等にも適用できる。この発明は、
少なくとも高抵抗負荷型のスタティック型メモリセルが
格子状に配置されてなるメモリアレイを基本構成とする
半導体記憶装置ならびにこのような半導体記憶装置を内
蔵するディジタル集積回路装置に広く適用できる。
【0048】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、高抵抗負荷型のスタティッ
ク型RAMの高電位側電源電圧とライトアンプの実質的
な非反転出力端子及び反転出力端子つまりは相補ビット
線又は相補共通データ線の非反転信号線及び反転信号線
との間に、書き込み動作時において選択的に接続される
負荷手段を含み書き込み信号のロウレベルを所定レベル
に制限する書き込みロウレベル設定回路を設けること
で、書き込み信号のロウレベルを所定レベルだけ高め、
選択状態とされる相補ビット線に結合される非選択状態
のメモリセルの制御MOSFETのソース電位を高める
ことができるため、これらの制御MOSFETのしきい
値電圧を等価的に大きくし、そのテーリング電流を抑制
することができる。その結果、非選択状態のメモリセル
の保持データの反転を防止し、スタティック型RAMの
情報保持特性を安定化することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、高抵抗負荷型のスタティッ
ク型RAMの高電位側電源電圧とライトアンプの実質的
な非反転出力端子及び反転出力端子つまりは相補ビット
線又は相補共通データ線の非反転信号線及び反転信号線
との間に、書き込み動作時において選択的に接続される
負荷手段を含み書き込み信号のロウレベルを所定レベル
に制限する書き込みロウレベル設定回路を設けること
で、書き込み信号のロウレベルを所定レベルだけ高め、
選択状態とされる相補ビット線に結合される非選択状態
のメモリセルの制御MOSFETのソース電位を高める
ことができるため、これらの制御MOSFETのしきい
値電圧を等価的に大きくし、そのテーリング電流を抑制
することができる。その結果、非選択状態のメモリセル
の保持データの反転を防止し、スタティック型RAMの
情報保持特性を安定化することができる。
【図1】この発明が適用されたスタティック型RAMの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図2】図1のスタティック型RAMに含まれるメモリ
アレイ及びその周辺部の第1の実施例を示す部分的な回
路図である。
アレイ及びその周辺部の第1の実施例を示す部分的な回
路図である。
【図3】図1のスタティック型RAMの書き込みモード
における一実施例を示す信号波形図である。
における一実施例を示す信号波形図である。
【図4】図2のメモリアレイに含まれるNチャンネルM
OSFETの一実施例を示すドレイン電流特性図であ
る。
OSFETの一実施例を示すドレイン電流特性図であ
る。
【図5】図1のスタティック型RAMに含まれるメモリ
アレイ及びその周辺部の第2の実施例を示す部分的な回
路図である。
アレイ及びその周辺部の第2の実施例を示す部分的な回
路図である。
【図6】この発明に先立って本願発明者等が開発したス
タティック型RAMに含まれるメモリアレイ及びその周
辺部の一例を示す部分的な回路図である。
タティック型RAMに含まれるメモリアレイ及びその周
辺部の一例を示す部分的な回路図である。
【図7】図6のスタティック型RAMの書き込みモード
における一例を示す信号波形図である。
における一例を示す信号波形図である。
MARY・・・メモリアレイ、XD・・・Xアドレスデ
コーダ、XB・・・Xアドレスバッファ、YS・・・・
Yスイッチ回路、YD・・・Yアドレスデコーダ、YB
・・・Yアドレスバッファ、WA・・・ライトアンプ、
SA・・・センスアンプ、IB・・・データ入力バッフ
ァ、OB・・・データ出力バッファ、TG・・・タイミ
ング発生回路。 W0〜Wm・・・ワード線、B0*〜Bn*・・・相補
ビット線、MC・・・スタティック型メモリセル、CD
*・・・相補共通データ線、Q1〜Q4・・・Pチャン
ネルMOSFET、Q11〜Q20・・・Nチャンネル
MOSFET、R1〜R2・・・抵抗、S1〜S2・・
・相補スイッチ、N1・・・・インバータ、G1〜G2
・・・ナンドゲート。
コーダ、XB・・・Xアドレスバッファ、YS・・・・
Yスイッチ回路、YD・・・Yアドレスデコーダ、YB
・・・Yアドレスバッファ、WA・・・ライトアンプ、
SA・・・センスアンプ、IB・・・データ入力バッフ
ァ、OB・・・データ出力バッファ、TG・・・タイミ
ング発生回路。 W0〜Wm・・・ワード線、B0*〜Bn*・・・相補
ビット線、MC・・・スタティック型メモリセル、CD
*・・・相補共通データ線、Q1〜Q4・・・Pチャン
ネルMOSFET、Q11〜Q20・・・Nチャンネル
MOSFET、R1〜R2・・・抵抗、S1〜S2・・
・相補スイッチ、N1・・・・インバータ、G1〜G2
・・・ナンドゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 良和 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所武蔵工場内 (72)発明者 山▲さき▼ 康司 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (4)
- 【請求項1】 直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子状に配置される高抵抗負荷型のスタティック型
メモリセルとを含むメモリアレイと、上記メモリアレイ
の指定される相補ビット線と相補共通データ線とを選択
的に接続するYスイッチ回路と、上記相補共通データ線
を介してメモリアレイの選択されたメモリセルに所定の
相補書き込み信号を供給するライトアンプと、上記ライ
トアンプから出力される相補書き込み信号の実質的なロ
ウレベルを所定のレベルに制限する書き込みロウレベル
設定回路とを具備することを特徴とする半導体記憶装
置。 - 【請求項2】 上記書き込みロウレベル設定回路は、書
き込み動作時において高電位側電源電圧と各相補ビット
線又は相補共通データ線の非反転信号線及び反転信号線
との間にそれぞれ選択的に接続される負荷手段を含むも
のであることを特徴とする請求項1の半導体記憶装置。 - 【請求項3】 上記負荷手段は、高電位側電源電圧と各
相補ビット線の非反転信号線及び反転信号線との間にそ
れぞれ直列形態に設けられそのゲートに書き込み制御信
号を受ける第1のMOSFETならびにそのゲートに対
応するビット線選択信号を受ける第2のMOSFETを
含むものであることを特徴とする請求項2の半導体記憶
装置。 - 【請求項4】 上記負荷手段は、高電位側電源電圧と相
補共通データ線の非反転信号線及び反転信号線との間に
それぞれ設けられそのゲートに書き込み制御信号を受け
る第3のMOSFETを含むものであることを特徴とす
る請求項2の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4119715A JPH05290580A (ja) | 1992-04-13 | 1992-04-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4119715A JPH05290580A (ja) | 1992-04-13 | 1992-04-13 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05290580A true JPH05290580A (ja) | 1993-11-05 |
Family
ID=14768321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4119715A Pending JPH05290580A (ja) | 1992-04-13 | 1992-04-13 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05290580A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007066509A (ja) * | 2005-09-01 | 2007-03-15 | Sony Computer Entertainment Inc | Sramのメモリシステムおよびその制御方法 |
-
1992
- 1992-04-13 JP JP4119715A patent/JPH05290580A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007066509A (ja) * | 2005-09-01 | 2007-03-15 | Sony Computer Entertainment Inc | Sramのメモリシステムおよびその制御方法 |
JP4519112B2 (ja) * | 2005-09-01 | 2010-08-04 | 株式会社ソニー・コンピュータエンタテインメント | Sramのメモリシステムおよびその制御方法 |
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