JPH07130184A

JPH07130184A - 半導体装置

Info

Publication number: JPH07130184A
Application number: JP5296076A
Authority: JP
Inventors: Takashi Koba; 孝木場; Sadayuki Morita; 貞幸森田; Takao Makiko; 高雄牧子; Yoshitaka Kinoshita; 嘉隆木下
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1993-11-01
Filing date: 1993-11-01
Publication date: 1995-05-19

Abstract

(57)【要約】【目的】異なる電位の複数の電源電圧に対応しうるス
タティック型ＲＡＭ等を実現する。これにより、スタテ
ィック型ＲＡＭ等の所要フォトマスク数を削減して低コ
スト化を推進し、その製品種数を削減してユーザの利便
性を高める。【構成】データ入力バッファ及びデータ出力バッファ
を備えるスタティック型ＲＡＭ等に、電源電圧の絶対値
が所定値を超えたときその出力信号ＶＤを選択的にハイ
レベルとする電源電圧識別回路を設けるとともに、デー
タ入力バッファＩＢの単位データ入力バッファＵＩＢ０
等に、電源電圧識別回路の出力信号ＶＤがハイレベルと
されるとき選択的に有効とされるＭＯＳＦＥＴＮ８を設
け、電源電圧の電位に応じて単位データ入力バッファＵ
ＩＢ０等の初段論理ゲートの論理スレッショルドレベル
を選択的にかつ実質的に切り換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、データ入力バッファ等の入力回路とデータ出力バ
ッファ等の出力回路とを備えるスタティック型ＲＡＭ
（ランダム・アクセス・メモリ）等に利用して特に有効
な技術に関する。

【０００２】

【従来の技術】データ入力バッファ等の入力回路とデー
タ出力バッファ等の出力回路とを備えるスタティック型
ＲＡＭがある。これらのスタティック型ＲＡＭ等では、
その入力信号レベル及び出力信号レベルがいわゆる入出
力インタフェース条件として規定され、ＴＴＬ（トラン
ジスタ・トランジスタ・ロジック）インタフェースを例
にあげると、例えばその入力信号の入力ハイレベル最小
値は２．２Ｖ（ボルト）また入力ロウレベル最大値が
０．８Ｖとされ、その出力信号の出力ハイレベル最小値
は２．４Ｖまた出力ロウレベル最大値が０．４Ｖとされ
る。各入力回路は、その初段論理ゲートにおいて上記入
力条件を満たすべく所定の論理スレッショルドレベルを
有するものとされ、各出力回路は、出力ＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）を含むその出力段において上記
出力条件を満たすべく所定の出力信号レベルを有するも
のとされる。

【０００３】一方、集積回路の微細化・高集積化にとも
なって、スタティック型ＲＡＭ等の動作電源の低電圧化
が進みつつあるが、他方で従来品との対応も必要とな
り、市場では例えば＋３．３Ｖのような低電圧電源に対
応する製品と従来の＋５Ｖの電源電圧に対応する製品と
が併存する状況にある。言うまでもなく、両製品におい
て入出力インタフェース条件に大きな差はなく、入力回
路では、電源電圧の電位に応じてその初段論理ゲートの
論理スレッショルドレベルを変える必要が生じ、出力回
路では、その出力信号レベルを切り換える必要が生じ
る。

【０００４】＋３．３Ｖの電源電圧に対応しうるスタテ
ィック型ＲＡＭについて、例えば、１９９３年９月、株
式会社日立製作所発行の『ＨＭ６２Ｗ８１２７Ｈシリー
ズデータブック』に記載されており、＋５Ｖの電源電圧
に対応しうるスタティック型ＲＡＭについては、例え
ば、同じく１９９３年９月、株式会社日立製作所発行の
『ＨＭ６２８１２７Ｈシリーズデータブック』に記載さ
れている。

【０００５】

【発明が解決しようとする課題】上記に記載される２種
のスタティック型ＲＡＭは、共通のベースチップをもと
に構成され、その入力回路の初段論理ゲートの論理スレ
ッショルドレベルならびに出力回路の出力信号レベル
は、例えば金属配線層形成のためのフォトマスクの一部
を部分的に変更することによって選択的に切り換えられ
る。つまり、これらのスタティック型ＲＡＭは、その大
半の部分が同一構成とされるにもかかわらず異種の製品
として扱われる訳であって、製造者から見ると用意すべ
きフォトマスクの数が増えてスタティック型ＲＡＭの低
コスト化が阻害され、ユーザから見ると電源電圧に応じ
た製品選択を強要され、その利便性が低下する。

【０００６】この発明の目的は、異なる電位の複数の電
源電圧に対応しうるスタティック型ＲＡＭ等を実現する
ことにある。この発明の他の目的は、スタティック型Ｒ
ＡＭ等の低コスト化を推進し、その利便性を高めること
にある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、データ入力バッファ等の入力
回路とデータ出力バッファ等の出力回路とを備えるスタ
ティック型ＲＡＭ等に、電源電圧の絶対値が所定値を超
えたときその出力信号を選択的に有効レベルとする電源
電圧識別回路を設けるとともに、この電源電圧識別回路
の出力信号に従って入力回路の初段論理ゲートの論理ス
レッショルドレベルを選択的に切り換え、また出力回路
の出力段における出力インピーダンスを選択的に切り換
える。

【０００９】

【作用】上記した手段によれば、電源電圧の電位に応じ
てスタティック型ＲＡＭ等の入出力インタフェース条件
を選択的にかつ自動的に切り換えることができるため、
異なる電位の複数の電源電圧に対応しうるスタティック
型ＲＡＭ等を実現することができる。この結果、スタテ
ィック型ＲＡＭ等の所要フォトマスク数を削減して、そ
の低コスト化を推進できるとともに、スタティック型Ｒ
ＡＭ等の製品種数を削減して、そのユーザの利便性を高
めることができる。

【００１０】

【実施例】図１には、この発明が適用されたスタティッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のスタティック型ＲＡＭの
構成及び動作の概要を説明する。なお、図１の各ブロッ
クを構成する回路素子は、特に制限されないが、公知の
ＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板面上に形成さ
れる。

【００１１】図１において、スタティック型ＲＡＭは、
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹをその基本構成要素とする。このメモリアレイＭ
ＡＲＹは、図の水平方向に平行して配置される複数のワ
ード線と、垂直方向に平行して配置される複数の相補ビ
ット線と、これらのワード線及び相補ビット線の交点に
格子状に配置される多数のスタティック型メモリセルと
を含む。

【００１２】メモリアレイＭＡＲＹを構成するワード線
は、その左方においてＸアドレスデコーダＸＤに結合さ
れ、択一的に選択状態とされる。ＸアドレスデコーダＸ
Ｄには、ＸアドレスバッファＸＢからｉ＋１ビットの内
部アドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生
回路ＴＧから内部制御信号ＣＳが供給される。また、Ｘ
アドレスバッファＸＢには、アドレス入力端子ＡＸ０〜
ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給さ
れるとともに、タイミング発生回路ＴＧから図示されな
い内部制御信号ＡＬが供給され、電源電圧識別回路ＶＣ
ＬＤからその出力信号つまり内部信号ＶＤが供給され
る。なお、内部制御信号ＣＳ及びＡＬは、チップイネー
ブル信号ＣＥＢがロウレベルとされるとき、それぞれ所
定のタイミングで選択的にハイレベルとされる。また、
内部信号ＶＤは、例えば電源電圧ＶＣＣの電位が＋４Ｖ
を超えたとき選択的にハイレベルとされる。

【００１３】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＸアドレス信号をもとに内
部アドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコ
ーダＸＤに供給する。この実施例において、Ｘアドレス
バッファＸＢは、Ｘアドレス信号ＡＸ０〜ＡＸｉに対応
して設けられるｉ＋１個の単位アドレスバッファを備
え、その初段論理ゲートの論理スレッショルドレベルと
電源電圧ＶＣＣの絶対値との比率は、内部信号ＶＤがハ
イレベルとされることによって選択的に小さくされる。
なお、このような内部信号ＶＤによる論理スレッショル
ドレベルの切り換えについては、後のデータ出力バッフ
ァＯＢに関する具体的記述の中で詳細に説明する。

【００１４】ＸアドレスデコーダＸＤは、内部制御信号
ＣＳのハイレベルを受けて選択的に動作状態とされ、内
部アドレス信号Ｘ０〜Ｘｉをデコードして、メモリアレ
イＭＡＲＹの対応するワード線を択一的に選択状態とす
る。

【００１５】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、その下方においてＹスイッチＹＳに結合
され、ｋ＋１組ずつ選択的に共通データ線ＣＤ０＊〜Ｃ
Ｄｋ＊（ここで、例えば非反転共通データ線ＣＤ０と反
転共通データ線ＣＤ０Ｂとをあわせて相補共通データ線
ＣＤ０＊のように＊を付して表す。また、それが有効と
されるとき選択的にロウレベルとされるいわゆる反転信
号等については、その名称の末尾にＢを付して表す。以
下同様）に接続される。ＹスイッチＹＳには、Ｙアドレ
スデコーダＹＤから所定数のビット選択信号が供給され
る。また、ＹアドレスデコーダＹＤには、Ｙアドレスバ
ッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０〜
Ｙｊが供給され、タイミング発生回路ＴＧから内部制御
信号ＣＳが供給される。さらに、ＹアドレスバッファＹ
Ｂには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹア
ドレス信号ＡＹ０〜ＡＹｊが供給されるとともに、タイ
ミング発生回路ＴＧから図示されない内部制御信号ＡＬ
が供給され、電源電圧識別回路ＶＣＬＤから内部信号Ｖ
Ｄが供給される。

【００１６】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｊを形成して、Ｙアドレスデコ
ーダＹＤに供給する。この実施例において、Ｙアドレス
バッファＹＢは、Ｙアドレス信号ＡＹ０〜ＡＹｊに対応
して設けられるｊ＋１個の単位アドレスバッファを備
え、その初段論理ゲートの論理スレッショルドレベルと
電源電圧ＶＣＣとの比率は、ＸアドレスバッファＸＢと
同様に、内部信号ＶＤがハイレベルとされることによっ
て選択的に小さくされる。このような内部信号ＶＤによ
る論理スレッショルドレベルの切り換えについては、後
のデータ出力バッファＯＢに関する具体的記述の中で詳
細に説明する。

【００１７】ＹアドレスデコーダＹＤは、内部制御信号
ＣＳのハイレベルを受けて選択的に動作状態とされ、内
部アドレス信号Ｙ０〜Ｙｊをデコードして、対応するビ
ット線選択信号を択一的にハイレベルの選択状態とす
る。

【００１８】一方、ＹスイッチＹＳは、メモリアレイＭ
ＡＲＹの各相補ビット線に対応して設けられる複数対の
スイッチＭＯＳＦＥＴを含む。これらのスイッチＭＯＳ
ＦＥＴの一方は、メモリアレイＭＡＲＹの対応する相補
ビット線に結合され、その他方は、相補共通データ線Ｃ
Ｄ０＊〜ＣＤｋ＊の非反転又は反転信号線に順次ｋ＋１
対おきに共通結合される。各スイッチＭＯＳＦＥＴのゲ
ートはｋ＋１対ずつ共通結合され、Ｙアドレスデコーダ
ＹＤから対応するビット線選択信号が供給される。これ
により、ＹスイッチＹＳの各スイッチＭＯＳＦＥＴは、
対応するビット線選択信号がハイレベルとされることで
ｋ＋１対ずつ選択的にオン状態となり、メモリアレイＭ
ＡＲＹの対応するｋ＋１組の相補ビット線と相補共通デ
ータ線ＣＤ０＊〜ＣＤｋ＊との間を選択的に接続状態と
する。

【００１９】相補共通データ線ＣＤ０＊〜ＣＤｋ＊は、
ライトアンプＷＡに結合され、さらにセンスアンプＳＡ
に結合される。ライトアンプＷＡ及びセンスアンプＳＡ
は、相補共通データ線ＣＤ０＊〜ＣＤｋ＊に対応して設
けられるｋ＋１個の単位回路をそれぞれ備え、データ入
力バッファＩＢ及びデータ出力バッファＯＢも、これら
の単位回路に対応して設けられるｋ＋１の単位回路をそ
れぞれ備える。

【００２０】ライトアンプＷＡの各単位回路の入力端子
は、入力回路つまりデータ入力バッファＩＢの対応する
単位回路の出力端子にそれぞれ結合され、データ入力バ
ッファＩＢの各単位回路の入力端子は、対応するデータ
入出力端子Ｄ０〜Ｄｋに結合される。一方、センスアン
プＳＡの各単位回路の出力端子は、出力回路つまりデー
タ出力バッファＯＢの対応する単位回路の入力端子にそ
れぞれ結合され、データ出力バッファＯＢの各単位回路
の出力端子は、対応するデータ入出力端子Ｄ０〜Ｄｋに
結合される。ライトアンプＷＡの各単位回路には、タイ
ミング発生回路ＴＧから内部制御信号ＷＰが共通に供給
される。また、データ入力バッファＩＢのすべての単位
回路には、タイミング発生回路ＴＧから内部制御信号Ｃ
Ｓが共通に供給され、電源電圧識別回路ＶＣＬＤから内
部信号ＶＤが共通に供給される。さらに、データ出力バ
ッファＯＢのすべての単位回路には、タイミング発生回
路ＴＧから内部制御信号ＯＣが共通に供給され、電源電
圧識別回路ＶＣＬＤから内部信号ＶＤが共通に供給され
る。

【００２１】データ入力バッファＩＢの各単位回路は、
スタティック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、データ入出力端子Ｄ０〜Ｄｋを介して供給さ
れる書き込みデータをライトアンプＷＡの対応する単位
回路に伝達する。このとき、ライトアンプＷＡの各単位
回路は、内部制御信号ＷＰのハイレベルを受けて選択的
に動作状態とされ、データ入力バッファＩＢから伝達さ
れる書き込みデータを所定の相補書き込み信号とする。
これらの相補書き込み信号は、相補共通データ線ＣＤ０
＊〜ＣＤｋ＊からＹスイッチＹＳを介してメモリアレイ
ＭＡＲＹの選択されたｋ＋１個のメモリセルに伝達さ
れ、書き込まれる。この実施例において、データ入力バ
ッファＩＢの各単位回路の初段論理ゲートの論理スレッ
ショルドレベルと電源電圧ＶＣＣの絶対値との比率は、
内部信号ＶＤがハイレベルとされることによって選択的
に小さくされる。このような内部信号ＶＤによる論理ス
レッショルドレベルの切り換えについては、後で詳細に
説明する。

【００２２】一方、センスアンプＳＡの各単位回路は、
スタティック型ＲＡＭが読み出しモードで選択状態とさ
れるとき、メモリアレイＭＡＲＹの選択されたｋ＋１個
のメモリセルからＹスイッチＹＳならびに相補共通デー
タ線ＣＤ０＊〜ＣＤｋ＊を介して出力される微小読み出
し信号を増幅して、データ出力バッファＯＢの対応する
単位回路に伝達する。データ出力バッファＯＢの各単位
回路は、内部制御信号ＯＣのハイレベルを受けて選択的
に動作状態とされ、センスアンプＳＡから伝達される読
み出し信号をさらに増幅して、データ入出力端子Ｄ０〜
Ｄｋを介してスタティック型ＲＡＭの外部に送出する。
この実施例において、データ出力バッファＯＢの各単位
回路から出力される出力信号のハイレベルは、内部信号
ＶＤがハイレベルとされることによって選択的に小さく
される。このような内部信号ＶＤによる出力信号のレベ
ル切り換えについては、後で詳細に説明する。

【００２３】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ，ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢをもとに、上記各種の内部制御信号を選択的に
形成し、スタティック型ＲＡＭの各部に供給する。この
実施例において、タイミング発生回路ＴＧは、各起動制
御信号に対応して設けられる３個の入力回路を備え、こ
れらの入力回路の初段論理ゲートの論理スレッショルド
レベルと電源電圧ＶＣＣとの比率は、内部信号ＶＤがハ
イレベルとされることによって選択的に小さくされる。
このような内部信号ＶＤによる論理スレッショルドレベ
ルの切り換えについては、後のデータ出力バッファＯＢ
に関する具体的記述の中で詳細に説明する。

【００２４】ところで、この実施例のスタティック型Ｒ
ＡＭには、外部端子ＶＣＣを介して電源電圧ＶＣＣ（第
１の電源電圧）が供給され、外部端子ＶＳＳを介して接
地電位ＶＳＳ（第２の電源電圧）が供給される。この実
施例において、電源電圧ＶＣＣは、特に制限されない
が、＋３．３Ｖのような比較的絶対値の小さい第１の電
源電圧電位と、＋５Ｖのような比較的絶対値の大きい第
２の電源電圧電位を採ることができ、スタティック型Ｒ
ＡＭは、電源電圧ＶＣＣがいずれの電位にあるかを識別
するための電源電圧識別回路ＶＣＬＤを備える。電源電
圧識別回路ＶＣＬＤは、後述するように、電源電圧ＶＣ
Ｃの電位が所定の値を超え第２の電源電圧電位とされる
とき、その出力信号つまり内部信号ＶＤを選択的に有効
レベルつまりハイレベルとする。この内部信号ＶＤは、
前述のように、データ入力バッファＩＢ，Ｘアドレスバ
ッファＸＢ，ＹアドレスバッファＹＢ及びタイミング発
生回路ＴＧに供給され、その初段論理ゲートの論理スレ
ッショルドレベルを切り換えるために供されるととも
に、データ出力バッファＯＢに供給され、その出力ＭＯ
ＳＦＥＴを含む出力段の出力信号レベルを切り換えるた
めに供される。電源電圧識別回路ＶＣＬＤの具体的構成
については、後で詳細に説明する。

【００２５】図２には、図１のスタティック型ＲＡＭに
含まれる電源電圧識別回路ＶＣＬＤの一実施例の回路図
が示されている。また、図３には、図２の電源電圧識別
回路ＶＣＬＤの一実施例の動作特性図が示されている。
これらの図により、この実施例の電源電圧識別回路ＶＣ
ＬＤの具体的構成及び動作について説明する。なお、以
下の回路図において、そのチャンネル（バックゲート）
部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型（第
１導電型）であって、矢印の付されないＮチャンネル型
（第２導電型）のＭＯＳＦＥＴと区別して示される。

【００２６】図２において、電源電圧識別回路ＶＣＬＤ
は、電源電圧ＶＣＣ及び接地電位ＶＳＳ間に直列形態に
設けられる計４個のＰチャンネルＭＯＳＦＥＴＰ１なら
びにＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ３を含む。この
うち、ＭＯＳＦＥＴＰ１は、そのゲートが接地電位ＶＳ
Ｓに結合されることで定常的にオン状態とされる。ま
た、ＭＯＳＦＥＴＮ１〜Ｎ３は、そのゲート及びドレイ
ンが共通結合されることでともにダイオード形態とされ
る。なお、ＭＯＳＦＥＴＮ１〜Ｎ３は、合わせて例えば
２．５Ｖのようなしきい値電圧ｖ１を持つべく設計され
る。

【００２７】ＭＯＳＦＥＴＰ１及びＮ１の共通結合され
たドレインは、内部ノードｎ１とされ、ＰチャンネルＭ
ＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ４から
なるインバータＶ１の入力端子つまりＭＯＳＦＥＴＰ２
及びＮ４の共通結合されたゲートに結合される。インバ
ータＶ１の出力端子つまりＭＯＳＦＥＴＰ２及びＮ４の
共通結合されたドレインにおける電位は、２個のインバ
ータＶ２及びＶ３を経て、電源電圧識別回路ＶＣＬＤの
出力信号つまり内部信号ＶＤとなる。なお、インバータ
Ｖ１は、例えば電源電圧ＶＣＣが＋４Ｖのような所定の
電位ｖ２とされるときＭＯＳＦＥＴＮ１〜Ｎ３の合計し
きい値電圧ｖ１に相当する論理スレッショルドレベルを
持つべく設計される。

【００２８】電源電圧ＶＣＣの電位がＭＯＳＦＥＴＮ１
〜Ｎ３の合計しきい値電圧ｖ１より低いとき、電源電圧
識別回路ＶＣＬＤでは、ＭＯＳＦＥＴＮ１〜Ｎ３がオフ
状態となり、内部ノードｎ１の電位は、図３に示される
ように、電源電圧ＶＣＣとほぼ同一電位となる。このた
め、インバータＶ１の出力信号は接地電位ＶＳＳのよう
なロウレベルとされ、電源電圧識別回路ＶＣＬＤの出力
信号つまり内部信号ＶＤも接地電位ＶＳＳのようなロウ
レベルとされる。

【００２９】一方、電源電圧ＶＣＣの電位がＭＯＳＦＥ
ＴＮ１〜Ｎ３の合計しきい値電圧ｖ１より高くなると、
電源電圧識別回路ＶＣＬＤでは、ＭＯＳＦＥＴＮ１〜Ｎ
３がオン状態となり、内部ノードｎ１の電位はほぼこれ
らのＭＯＳＦＥＴの合計しきい値電圧ｖ１でクランプさ
れる。そして、電源電圧ＶＣＣの電位が＋４Ｖのような
所定の電位ｖ２に達すると、内部ノードｎ１の電位がそ
の論理スレッショルドレベルを超えるためにインバータ
Ｖ１の出力信号がハイレベルとなり、内部信号ＶＤも電
源電圧ＶＣＣのようなハイレベルとなる。

【００３０】図４には、図１のスタティック型ＲＡＭに
含まれるデータ入力バッファＩＢの第１の実施例の回路
図が示され、図５には、その一実施例の動作特性図が示
されている。これらの図をもとに、データ入力バッファ
ＩＢの具体的構成及び動作ならびにその特徴について説
明する。なお、以下の説明は、単位データ入力バッファ
ＵＩＢ０を中心に進められるが、その他の単位データ入
力バッファＵＩＢ１〜ＵＩＢｋについては同一構成とさ
れるため、類推されたい。また、内部信号ＶＤによる単
位データ入力バッファＵＩＢ０の初段論理ゲートの論理
スレッショルドレベルの切り換えに関する以下の説明
は、ＸアドレスバッファＸＢ，ＹアドレスバッファＹＢ
及びタイミング発生回路ＴＧの入力回路にも適用でき
る。

【００３１】図４において、データ入力バッファＩＢ
は、データ入出力端子Ｄ０〜Ｄｋに対応して設けられる
ｋ＋１個の単位回路つまり単位データ入力バッファＵＩ
Ｂ０〜ＵＩＢｋを備え、これらの単位データ入力バッフ
ァのそれぞれは、単位データ入力バッファＵＩＢ０に代
表して示されるように、ＰチャンネルＭＯＳＦＥＴＰ３
及びＰ４（第１の入力ＭＯＳＦＥＴ）ならびにＮチャン
ネルＭＯＳＦＥＴＮ５及びＮ６（第２入力ＭＯＳＦＥ
Ｔ）からなりいわゆる初段論理ゲートとなる２入力のノ
アゲートを含む。これらのノアゲートの一方の入力端子
つまりＭＯＳＦＥＴＰ４及びＮ６の共通結合されたゲー
トは、対応するデータ入出力端子Ｄ０〜Ｄｋに結合さ
れ、その他方の入力端子つまりＭＯＳＦＥＴＰ３及びＮ
５の共通結合されたゲートには、内部制御信号ＣＳが共
通に供給される。ノアゲートの出力ノードつまりＭＯＳ
ＦＥＴＰ４ならびにＮ５及びＮ６の共通結合されたドレ
インにおける電位は、対応するインバータＶ４を経た
後、単位データ入力バッファＵＩＢ０〜ＵＩＢｋの出力
信号つまり内部入力データＩＤ０〜ＩＤｋとして、ライ
トアンプＷＡの対応する単位回路に供給される。

【００３２】この実施例において、単位データ入力バッ
ファＵＩＢ０〜ＵＩＢｋは、さらに各ノアゲートの出力
ノードと接地電位ＶＳＳとの間に直列形態に設けられる
２個のＮチャンネルＭＯＳＦＥＴＮ７（第１のＭＯＳＦ
ＥＴ）及びＮ８（第２のＭＯＳＦＥＴ）を含む。このう
ち、ＭＯＳＦＥＴＮ７のゲートには、電源電圧識別回路
ＶＣＬＤの出力信号つまり内部信号ＶＤが共通に供給さ
れる。また、ＭＯＳＦＥＴＮ８のゲートは、入力ＭＯＳ
ＦＥＴＮ６のゲートに共通結合され、結果的に対応する
データ入出力端子Ｄ０〜Ｄｋに結合される。

【００３３】これらのことから、単位データ入力バッフ
ァＵＩＢ０〜ＵＩＢｋの出力信号つまり内部入力データ
ＩＤ０〜ＩＤｋは、内部制御信号ＣＳがハイレベルとさ
れかつ対応するデータ入出力端子Ｄ０〜Ｄｋから入力さ
れる書き込みデータがハイレベルであることを条件に、
選択的にハイレベルとされる。このとき、電源電圧ＶＣ
Ｃが所定の電位ｖ２つまり＋４Ｖ以下とされ電源電圧識
別回路ＶＣＬＤの出力信号つまり内部信号ＶＤが接地電
位ＶＳＳのようなロウレベルであると、単位データ入力
バッファＵＩＢ０〜ＵＩＢｋではＭＯＳＦＥＴＮ７がオ
フ状態となる。このため、初段論理ゲートとなるノアゲ
ートの論理スレッショルドレベルは、ＭＯＳＦＥＴＰ３
及びＰ４とＭＯＳＦＥＴＮ６のコンダクタンス比に応じ
て設定され、ノアゲートの論理スレッショルドレベルＶ
ＬＴと電源電圧ＶＣＣの絶対値との比率は、図５に示さ
れるように、１／２のような比較的大きい値となる。こ
の結果、ノアゲートの論理スレッショルドレベルは、電
源電圧ＶＣＣを＋３．３Ｖとするとき＋１．６５Ｖとな
り、単位データ入力バッファＵＩＢ０〜ＵＩＢｋは比較
的絶対値の小さな第１の電源電圧電位に対応しうるもの
となる。

【００３４】一方、このとき、電源電圧ＶＣＣが所定の
電位ｖ２つまり＋４Ｖ以上とされ電源電圧識別回路ＶＣ
ＬＤの出力信号つまり内部信号ＶＤが電源電圧ＶＣＣの
ようなハイレベルであると、単位データ入力バッファＵ
ＩＢ０〜ＵＩＢｋではＭＯＳＦＥＴＮ７がオン状態とな
る。このため、ノアゲートの論理スレッショルドレベル
は、ＭＯＳＦＥＴＰ３及びＰ４とＭＯＳＦＥＴＮ６及び
Ｎ７のコンダクタンス比に応じて設定され、ノアゲート
の論理スレッショルドレベルＶＬＴと電源電圧ＶＣＣの
絶対値との比率は、図５に示されるように、１／３のよ
うな比較的小さい値となる。この結果、ノアゲートの論
理スレッショルドレベルは、電源電圧ＶＣＣを＋５Ｖと
するとき、電源電圧ＶＣＣが＋３．３Ｖとされる場合と
ほぼ同じ＋１．６７Ｖとなり、単位データ入力バッファ
ＵＩＢ０〜ＵＩＢｋは、比較的絶対値の大きな第２の電
源電圧電位に対応しうるものとなる。

【００３５】このように、この実施例のスタティック型
ＲＡＭでは、データ入力バッファＩＢの単位データ入力
バッファＵＩＢ０〜ＵＩＢｋの初段論理ゲートの論理ス
レッショルドレベルつまりはその入力インタフェース条
件が、電源電圧ＶＣＣの電位つまりは電源電圧識別回路
ＶＣＬＤの出力信号ＶＤに従って選択的かつ自動的に切
り換えられる訳であって、スタティック型ＲＡＭは、そ
の内部配線を切り換えることなく、異なる電位の複数の
電源電圧に対応しうるものとなる。

【００３６】図７には、図１のスタティック型ＲＡＭに
含まれるデータ出力バッファＯＢの一実施例の回路図が
示され、図８には、その一実施例の動作特性図が示され
ている。これらの図をもとに、データ出力バッファＯＢ
の具体的構成及び動作ならびにその特徴について説明す
る。なお、以下の説明は、単位データ出力バッファＵＯ
Ｂ０を中心に進められるが、その他の単位データ出力バ
ッファＵＯＢ１〜ＵＯＢｋについては同一構成とされる
ため、類推されたい。

【００３７】図７において、データ出力バッファＯＢ
は、データ入出力端子Ｄ０〜Ｄｋに対応して設けられる
ｋ＋１個の単位回路つまり単位データ出力バッファＵＯ
Ｂ０〜ＵＯＢｋを備え、これらの単位データ出力バッフ
ァのそれぞれは、単位データ出力バッファＵＯＢ０に代
表して示されるように、電源電圧ＶＣＣ及び接地電位Ｖ
ＳＳ間にトーテムポール形態に設けられるＮチャンネル
型の２個の出力ＭＯＳＦＥＴＮ１０（第１の出力ＭＯＳ
ＦＥＴ）及びＮ１１（第２の出力ＭＯＳＦＥＴ）を含
む。このうち、出力ＭＯＳＦＥＴＮ１０のゲートには、
ナンドゲートＮＡ２の出力信号のインバータＶ５による
反転信号が供給され、出力ＭＯＳＦＥＴＮ１１のゲート
には、ナンドゲートＮＡ３の出力信号のインバータＶ６
による反転信号が供給される。出力ＭＯＳＦＥＴＮ１０
のソースつまり出力ＭＯＳＦＥＴＮ１１のドレインは、
対応するデータ入出力端子Ｄ０〜Ｄｋに結合される。

【００３８】ナンドゲートＮＡ２の一方の入力端子に
は、センスアンプＳＡの対応する単位回路から内部出力
データＯＤ０〜ＯＤｋがそれぞれ供給され、その他方の
入力端子には、タイミング発生回路ＴＧから内部制御信
号ＯＣが共通に供給される。また、ナンドゲートＮＡ３
の一方の入力端子には、対応する内部出力データＯＤ０
〜ＯＤｋのインバータＶ７による反転信号がそれぞれ供
給され、その他方の入力端子には、上記内部制御信号Ｏ
Ｃが共通に供給される。

【００３９】この実施例において、単位データ出力バッ
ファＵＯＢ０〜ＵＯＢｋのそれぞれは、さらに、電源電
圧ＶＣＣと対応する出力端子つまりデータ入出力端子Ｄ
０〜Ｄｋとの間に設けられるＰチャンネルＭＯＳＦＥＴ
Ｐ６（第３のＭＯＳＦＥＴ）を含む。このＭＯＳＦＥＴ
Ｐ６のゲートには、ナンドゲートＮＡ１の出力信号が供
給される。また、ナンドゲートＮＡ１の一方の入力端子
には、インバータＶ５の出力信号が供給され、その他方
の入力端子には、内部信号ＶＤのインバータＶ８による
反転信号が共通に供給される。

【００４０】これらのことから、単位データ出力バッフ
ァＵＯＢ０〜ＵＯＢｋは、内部制御信号ＯＣがハイレベ
ルとされることで選択的に動作状態とされ、対応する内
部出力データＯＤ０〜ＯＤｋがハイレベルであることを
条件に、データ入出力端子Ｄ０〜Ｄｋにハイレベルの出
力信号を出力する。このとき、電源電圧ＶＣＣが所定の
電位ｖ２つまり＋４Ｖ以下とされ電源電圧識別回路ＶＣ
ＬＤの出力信号つまり内部信号ＶＤが接地電位ＶＳＳの
ようなロウレベルであると、単位データ出力バッファＵ
ＯＢ０〜ＵＯＢｋでは、ナンドゲートＮＡ１の出力信号
がロウレベルとなり、ＭＯＳＦＥＴＰ６がオン状態とな
る。このため、各単位データ出力バッファの出力段にお
ける実質的な出力インピーダンスが小さくなり、データ
入出力端子Ｄ０〜Ｄｋにおける出力信号のハイレベル
は、図８に示されるように、ＭＯＳＦＥＴＰ６を介して
電源電圧ＶＣＣまで引き上げられる。この結果、データ
入出力端子Ｄ０〜Ｄｋには、電源電圧ＶＣＣを＋３．３
Ｖとするときほぼ＋３．３Ｖのハイレベル出力が得ら
れ、単位データ入力バッファＵＩＢ０〜ＵＩＢｋは、比
較的絶対値の小さな第１の電源電圧電位に対応しうるも
のとなる。

【００４１】一方、このとき、電源電圧ＶＣＣが所定の
電位ｖ２つまり＋４Ｖ以上とされ電源電圧識別回路ＶＣ
ＬＤの出力信号つまり内部信号ＶＤが電源電圧ＶＣＣの
ようなハイレベルであると、単位データ出力バッファＵ
ＯＢ０〜ＵＯＢｋでは、ナンドゲートＮＡ１の出力信号
がハイレベルとなり、ＭＯＳＦＥＴＰ６はオフ状態とな
る。このため、単位データ出力バッファＵＯＢ０〜ＵＯ
Ｂｋの出力段における実質的な出力インピーダンスが大
きくなり、データ入出力端子Ｄ０〜Ｄｋにおける出力信
号のハイレベルは、図８に示されるように、出力ＭＯＳ
ＦＥＴＮ１０のしきい値電圧Ｖｔｈｎ分だけ低下する。
この結果、データ入出力端子Ｄ０〜Ｄｋには、電源電圧
ＶＣＣを＋５Ｖとし出力ＭＯＳＦＥＴＮ１０のしきい値
電圧Ｖｔｈｎを１Ｖとするときほぼ＋４Ｖのような比較
的低いハイレベル出力が得られ、単位データ出力バッフ
ァＵＯＢ０〜ＵＯＢｋは、その低消費電力化を図りつ
つ、比較的絶対値の大きな第２の電源電圧電位に対応し
うるものとなる。

【００４２】このように、この実施例のスタティック型
ＲＡＭでは、データ出力バッファＯＢの単位データ出力
バッファＵＯＢ０〜ＵＯＢｋの出力段における出力イン
ピーダンスつまりはその出力インタフェース条件が、電
源電圧ＶＣＣの電位つまりは電源電圧識別回路ＶＣＬＤ
の出力信号ＶＤに従って選択的かつ自動的に切り換えら
れる訳であって、スタティック型ＲＡＭは、その内部配
線を切り換えることなく、異なる電位の複数の電源電圧
に対応しうるものとなる。

【００４３】以上の本実施例に示されるように、この発
明をデータ入力バッファ等の入力回路とデータ出力バッ
ファ等の出力回路とを備えるスタティック型ＲＡＭ等の
半導体装置に適用することで、次のような作用効果が得
られる。すなわち、（１）データ入力バッファ等の入力回路とデータ出力バ
ッファ等の出力回路とを備えるスタティック型ＲＡＭ等
に、電源電圧の絶対値が所定値を超えたときその出力信
号を選択的に有効レベルとする電源電圧識別回路を設け
るとともに、この電源電圧識別回路の出力信号に従って
入力回路の初段論理ゲートの論理スレッショルドレベル
を選択的に切り換え、また出力回路の出力段における出
力信号レベルを選択的に切り換えることで、電源電圧の
電位に応じてスタティック型ＲＡＭ等の入出力インタフ
ェース条件を選択的にかつ自動的に切り換えることがで
きるという効果が得られる。

【００４４】（２）上記（１）項により、異なる電位の
複数の電源電圧に対応しうるスタティック型ＲＡＭ等を
実現できるという効果が得られる。（３）上記（１）項及び（２）項により、スタティック
型ＲＡＭ等の所要フォトマスク数を削減し、その低コス
ト化を推進できるという効果が得られる。（４）上記（１）項及び（２）項により、スタティック
型ＲＡＭ等の製品種数を削減し、その利便性を高めるこ
とができるという効果が得られる。

【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、スタティック型ＲＡＭは、複数ビッ
トの記憶データを同時に入出力するいわゆる多ビット構
成を採ることができる。また、そのメモリアレイＭＡＲ
Ｙは複数のサブメモリアレイに分割できるし、そのブロ
ック構成や起動制御信号及びアドレス信号の組み合わせ
等は、この実施例による制約を受けない。

【００４６】図２において、電源電圧識別回路ＶＣＬＤ
の内部ノードｎ１と接地電位ＶＳＳとの間に設けられる
ＮチャンネルＭＯＳＦＥＴの数は、任意に設定すること
ができるし、後段回路の論理条件を反転することで、そ
の出力信号つまり内部信号ＶＤの論理レベルを反転する
こともできる。図３において、内部ノードｎ１がクラン
プされるレベルは、上記条件によって任意に設定できる
し、インバータＶ１の論理スレッショルドレベルも任意
に設定することができる。

【００４７】図４において、単位データ入力バッファＵ
ＩＢ０〜ＵＩＢｋの初段論理ゲートは、図６に例示され
るように、ＰチャンネルＭＯＳＦＥＴＰ５及びＮチャン
ネルＭＯＳＦＥＴＮ９からなるインバータとすることが
できるし、各種の論理ゲートを用いることができる。ま
た、初段論理ゲートとなるノアゲートの論理スレッショ
ルドレベルを切り換える方法は、ＭＯＳＦＥＴＮ８に相
当するＭＯＳＦＥＴを複数個設ける等、種々の実施形態
が考えられよう。図５において、内部信号ＶＤがロウレ
ベル又はハイレベルとされる場合における初段論理ゲー
トの論理スレッショルドレベルＶＬＴと電源電圧ＶＣＣ
との比率は、任意に設定できる。

【００４８】図７において、単位データ出力バッファＵ
ＯＢ０〜ＵＯＢｋに設けられる出力ＭＯＳＦＥＴＮ１０
及びＮ１１は、それぞれ並列形態とされる複数の出力Ｍ
ＯＳＦＥＴに置き換えることができる。また、前段のセ
ンスアンプＳＡから内部出力データＯＤ０〜ＯＤｋの反
転信号が出力される場合、インバータＶ７を設ける必要
がない。さらに、図２に示される電源電圧識別回路ＶＣ
ＬＤ，図４に示される単位データ入力バッファＵＩＢ０
〜ＵＩＢｋならびに図７に示される単位データ出力バッ
ファＵＯＢ０〜ＵＯＢｋの具体的構成や電源電圧の極性
及び絶対値ならびにＭＯＳＦＥＴの導電型等は、種々の
実施形態を採りうる。

【００４９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、データ入力バ
ッファ及びデータ出力バッファ等を備えるダイナミック
型ＲＡＭ等の各種メモリ集積回路装置やこれらのメモリ
集積回路装置を搭載するゲートアレイ集積回路等の論理
集積回路装置にも適用できる。本発明は、少なくとも入
力回路又は出力回路を備える半導体装置に広く適用でき
る。さらに、本発明が、入力回路又は出力回路のいずれ
か一方にのみ適用しうるものであることは言うまでもな
い。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、データ入力バッファ等の入
力回路とデータ出力バッファ等の出力回路とを備えるス
タティック型ＲＡＭ等に、電源電圧の絶対値が所定値を
超えたときその出力信号を選択的に有効レベルとする電
源電圧識別回路を設けるとともに、この電源電圧識別回
路の出力信号に従って入力回路の初段論理ゲートの論理
スレッショルドレベルを選択的に切り換え、また出力回
路の出力段における出力信号レベルを選択的に切り換え
ることで、電源電圧の電位に応じて入出力インタフェー
ス条件を選択的かつ自動的に切り換えることができるた
め、異なる電位の複数の電源電圧に対応しうるスタティ
ック型ＲＡＭ等を実現できる。この結果、スタティック
型ＲＡＭ等の所要フォトマスク数を削減して、その低コ
スト化を推進できるとともに、スタティック型ＲＡＭ等
の製品種数を削減して、そのユーザの利便性を高めるこ
とができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれる電源電
圧識別回路の一実施例を示す回路図である。

【図３】図２の電源電圧識別回路の一実施例を示す動作
特性図である。

【図４】図１のスタティック型ＲＡＭに含まれるデータ
入力バッファの第１の実施例を示す回路図である。

【図５】図４のデータ入力バッファの一実施例を示す動
作特性図である。

【図６】図１のスタティック型ＲＡＭに含まれるデータ
入力バッファの第２の実施例を示す回路図である。

【図７】図１のスタティック型ＲＡＭに含まれるデータ
出力バッファの一実施例を示す回路図である。

【図８】図７のデータ出力バッファの一実施例を示す動
作特性図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ・・・Ｙ
スイッチ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・
Ｙアドレスバッファ、ＷＡ・・・ライトアンプ、ＳＡ・
・・センスアンプ、ＩＢ・・・データ入力バッファ、Ｏ
Ｂ・・・データ出力バッファ、ＴＧ・・・タイミング発
生回路、ＶＣＬＤ・・・電源電圧識別回路。ＵＩＢ０〜
ＵＩＢｋ・・・単位データ入力バッファ。ＵＯＢ０〜Ｕ
ＯＢｋ・・・単位データ出力バッファ。Ｐ１〜Ｐ６・・
・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ１１・・・Ｎチ
ャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ８・・インバータ、Ｎ
Ａ１〜ＮＡ３・・・ナンド（ＮＡＮＤ）ゲート。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/003 Ｚ (72)発明者森田貞幸東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者牧子高雄東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者木下嘉隆東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】電源電圧の電位に応じてその入出力イン
タフェース条件が選択的に切り換えられることを特徴と
する半導体装置。
【請求項２】上記半導体装置は、電源電圧の電位を識
別する電源電圧識別回路と、上記電源電圧識別回路の出
力信号に従ってその初段論理ゲートの論理スレッショル
ドレベルが選択的に切り換えられる入力回路と、上記電
源電圧識別回路の出力信号に従ってその出力信号レベル
が選択的に切り換えられる出力回路とを具備するもので
あることを特徴とする請求項１の半導体装置。
【請求項３】上記電源電圧識別回路の出力信号は、電
源電圧の絶対値が所定値を超えるとき選択的にハイレベ
ルとされるものであって、上記入力回路の初段論理ゲー
トは、第１の電源電圧と回路の出力ノードとの間に設け
られる第１導電型の第１の入力ＭＯＳＦＥＴと、回路の
出力ノードと第２の電源電圧との間に設けられる第２導
電型の第２の入力ＭＯＳＦＥＴと、回路の出力ノードと
第２の電源電圧との間に直列形態に設けられそのゲート
に上記電源電圧識別回路の出力信号を受ける第２導電型
の第１のＭＯＳＦＥＴならびにそのゲートが所定の上記
第２の入力ＭＯＳＦＥＴのゲートに共通結合される第２
導電型の第２のＭＯＳＦＥＴとを含むものであり、上記
データ出力バッファは、第１の電源電圧と対応する出力
端子との間に設けられる第２導電型の第１の出力ＭＯＳ
ＦＥＴと、上記出力端子と第２の電源電圧との間に設け
られる第２導電型の第２の出力ＭＯＳＦＥＴと、第１の
電源電圧と上記出力端子との間に設けられ上記電源電圧
識別回路の出力信号がロウレベルであることを条件に選
択的に上記第１の出力ＭＯＳＦＥＴと同時にオン状態と
される第１導電型の第３のＭＯＳＦＥＴとを含むもので
あることを特徴とする請求項１又は請求項２の半導体装
置。
【請求項４】上記半導体装置は、比較的絶対値の小さ
な第１の電源電圧電位と比較的絶対値の大きな第２の電
源電圧電位に対応しうるスタティック型ＲＡＭであっ
て、上記入力回路は、上記スタティック型ＲＡＭのデー
タ入力バッファ及びアドレスバッファならびにタイミン
グ発生回路に含まれるものであり、上記出力回路は、上
記スタティック型ＲＡＭのデータ出力バッファに含まれ
るものであることを特徴とする請求項１，請求項２又は
請求項３の半導体装置。