JPH05289989A

JPH05289989A - 多出力遅延回路

Info

Publication number: JPH05289989A
Application number: JP4095568A
Authority: JP
Inventors: Mitsuharu Oki; 光晴大木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-04-15
Filing date: 1992-04-15
Publication date: 1993-11-05

Abstract

(57)【要約】【目的】少ないメモリー素子の回路で多出力遅延回路
を構成する。【構成】制御回路１００を用いて、１入力４出力のセ
レクタ１０、及び、ｍ／４ワードＲＡＭ１〜４のライト
アドレスを制御する。さらにリードアドレスを制御し
て、ＲＡＭ１〜４に格納されているデータａ_h、
ａ_h+1、ａ_h+2、ａ_h+3（ｈ＝「４の倍数」）を読み出
してクロスバースイッチ５を通して、さらに、単位遅延
素子３０〜３５を数段介して、即ち、数サイクル遅らし
て出力端子Ｏ₀〜Ｏ ₃から出力することにより、４（＝
ｎ）出力遅延回路が実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ列がシリアルに
入力されて来たときに、ある特定のディレイ（Ｃ₀）だ
け遅れて出力する出力端子Ｏ₀と、ある特定のディレイ
（Ｃ₁）だけ遅れて出力する出力端子Ｏ₁と、・・・あ
る特定のディレイ（Ｃ_n-1）だけ遅れて出力する出力端
子Ｏ_n-1とを有する多出力遅延回路に関するものであ
る。

【０００２】

【従来の技術】データ列｛ａ₀、ａ₁、ａ₂、ａ₃・・
・｝がシリアルに入力されて来たときにある特定のディ
レイ（Ｃ₀）だけ遅れて出力する出力端子Ｏ₀と、ある
特定のディレイ（Ｃ₁）だけ遅れて出力する出力端子Ｏ
₁と、・・・ある特定のディレイ（Ｃ_n-1）だけ遅れて
出力する出力端子Ｏ_n-1とを有する多出力遅延回路を構
成しようとすると、従来ｎ個のｍワードＦＩＦＯが必要
であった。ただし、ｍ＝ｍａｘ〔Ｃ₀、Ｃ₁・・・Ｃ
_n-1〕である。また、ｍワードＦＩＦＯとは０〜ｍの任
意の値だけ入力データ列をディレイさせて出力すること
の出来る可変遅延素子のことである（ｎは２以上の整
数）。

【０００３】つまり、従来は、ｎ個のＦＩＦＯの入力端
子すべてに入力データ列｛ａ₀、ａ ₁、ａ₂、ａ₃・・
・｝をシリアルに入力し、１番目のＦＩＦＯのディレイ
量はＣ₀に設定し、２番目のＦＩＦＯのディレイ量はＣ
₁に設定し、・・・ｎ番目のＦＩＦＯのディレイ量はＣ
_n-1に設定すれば、１番目のＦＩＦＯの出力端子から
は、Ｃ₀だけ遅れて出力することができ、２番目のＦＩ
ＦＯの出力端子からは、Ｃ₁だけ遅れて出力することが
でき、・・・ｎ番目のＦＩＦＯの出力端子からは、Ｃ
_n-1だけ遅れて出力することができるので、１〜ｎ番目
のＦＩＦＯの出力端子をそれぞれ出力端子Ｏ₀〜Ｏ_n-1
とすれば良かった。

【０００４】ところがこの場合に、データａ_iの語長を
ｂビットとすると、ｍワードＦＩＦＯ内にはｍ×ｂビッ
トのメモリー素子が必要であり、上述の従来回路ではｎ
個ｍワードＦＩＦＯがあるので、合計ｎ×ｍ×ｂビット
のメモリー素子が必要である。従って、回路規模が大き
くなるという欠点があった。

【０００５】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の装置では回路規模が大きくなるという欠点
があったというものである。

【０００６】

【課題を解決するための手段】本発明は、データ列がシ
リアルに入力されて来たときに、ある特定のディレイ
（Ｃ₀）だけ遅れて出力する出力端子Ｏ₀と、ある特定
のディレイ（Ｃ₁）だけ遅れて出力する出力端子Ｏ
₁と、・・・ある特定のディレイ（Ｃ_n-1）だけ遅れて
出力する出力端子Ｏ_n-1とを有する多出力遅延回路にお
いて、合計でｍ（＝ｍａｘ〔Ｃ₀、Ｃ₁・・・
Ｃ_n-1〕）ワードとなる複数のメモリ１〜４を有し、上
記メモリの出力をクロスバースイッチ５、及び、１出力
遅延回路３０〜３５を介して出力することを特徴とする
多出力遅延回路である。

【０００７】

【作用】これによれば、ｍ×ｂビットのメモリー素子程
度の回路規模で多出力遅延回路を構成することができ
る。

【０００８】

【実施例】ｎ＝４、ｍ＝「４の倍数」の場合についての
本発明の実施例を図１に記す。この図において、制御回
路１００を用いて、１入力４出力のセレクタ１０、及
び、ｍ／４ワードＲＡＭ１〜４のライトアドレスを制御
する。

【０００９】これによって、０サイクル目に入力されて
来るデータａ₀をＲＡＭ１の０番地に書き込み、１サイ
クル目に入力されて来るデータａ₁をＲＡＭ２の０番地
に書き込み、２サイクル目に入力されて来るデータａ₂
をＲＡＭ３の０番地に書き込み、３サイクル目に入力さ
れて来るデータａ₃をＲＡＭ４の０番地に書き込む。

【００１０】さらに、４サイクル目に入力されて来るデ
ータａ₄をＲＡＭ１の１番地に書き込み、５サイクル目
に入力されて来るデータａ₅をＲＡＭ２の１番地に書き
込み、６サイクル目に入力されて来るデータａ₆をＲＡ
Ｍ３の１番地に書き込み、７サイクル目に入力されて来
るデータａ₇をＲＡＭ４の１番地に書き込む。

【００１１】また、８サイクル目に入力されて来るデー
タａ₈をＲＡＭ１の２番地に書き込み、９サイクル目に
入力されて来るデータａ₉をＲＡＭ２の２番地に書き込
み、以下、同様の動作を繰り返す。

【００１２】さらに、ｍ−６サイクル目に入力されて来
るデータａ_m-6をＲＡＭ３の（ｍ／４）−２番地に書き
込み、ｍ−５サイクル目に入力されて来るデータａ_m-5
をＲＡＭ４の（ｍ／４）−２番地に書き込む。

【００１３】また、ｍ−４サイクル目に入力されて来る
データａ_m-4をＲＡＭ１の（ｍ／４）−１番地に書き込
み、ｍ−３サイクル目に入力されて来るデータａ_m-3を
ＲＡＭ２の（ｍ／４）−１番地に書き込み、ｍ−２サイ
クル目に入力されて来るデータａ_m-2をＲＡＭ３の（ｍ
／４）−１番地に書き込み、ｍ−１サイクル目に入力さ
れて来るデータａ_m-1をＲＡＭ４の（ｍ／４）−１番地
に書き込む。

【００１４】さらに、ｍサイクル目に入力されて来るデ
ータａ_mをＲＡＭ１の０番地に書き込み、ｍ＋１サイク
ル目に入力されて来るデータａ_m+1をＲＡＭ２の０番地
に書き込み、ｍ＋２サイクル目に入力されて来るデータ
ａ_m+2をＲＡＭ３の０番地に書き込み、ｍ＋３サイクル
目に入力されて来るデータａ_m+3をＲＡＭ４の０番地に
書き込む。

【００１５】また、ｍ＋４サイクル目に入力されて来る
データａ_m+4をＲＡＭ１の１番地に書き込み、ｍ＋５サ
イクル目に入力されて来るデータａ_m+5をＲＡＭ２の１
番地に書き込み、ｍ＋６サイクル目に入力されて来るデ
ータａ_m+6をＲＡＭ３の１番地に書き込み、ｍ＋７サイ
クル目に入力されて来るデータａ_m+7をＲＡＭ４の１番
地に書き込む。

【００１６】さらに、ｍ＋８サイクル目に入力されて来
るデータａ_m+8をＲＡＭ１の２番地に書き込み、ｍ＋９
サイクル目に入力されて来るデータａ_m+9をＲＡＭ２の
２番地に書き込み、以下、同様の動作を繰り返す。

【００１７】また、ｋｍ−６サイクル目に入力されて来
るデータａ_km-6をＲＡＭ３の（ｍ／４）−２番地に書き
込み、ｋｍ−５サイクル目に入力されて来るデータａ
_km-5をＲＡＭ４の（ｍ／４）−２番地に書き込む。

【００１８】さらに、ｋｍ−４サイクル目に入力されて
来るデータａ_km-4をＲＡＭ１の（ｍ／４）−１番地に書
き込み、ｋｍ−３サイクル目に入力されて来るデータａ
_km-3をＲＡＭ２の（ｍ／４）−１番地に書き込み、ｋｍ
−２サイクル目に入力されて来るデータａ_km-2をＲＡＭ
３の（ｍ／４）−１番地に書き込み、ｋｍ−１サイクル
目に入力されて来るデータａ_km-1をＲＡＭ４の（ｍ／
４）−１番地に書き込む。

【００１９】また、ｋｍサイクル目に入力されて来るデ
ータａ_kmをＲＡＭ１の０番地に書き込み、ｋｍ＋１サイ
クル目に入力されて来るデータａ_km+1をＲＡＭ２の０番
地に書き込み、ｋｍ＋２サイクル目に入力されて来るデ
ータａ_km+2をＲＡＭ３の０番地に書き込み、ｋｍ＋３サ
イクル目に入力されて来るデータａ_km+3をＲＡＭ４の０
番地に書き込む。

【００２０】さらに、ｋｍ＋４サイクル目に入力されて
来るデータａ_km+4をＲＡＭ１の１番地に書き込み、ｋｍ
＋５サイクル目に入力されて来るデータａ_km+5をＲＡＭ
２の１番地に書き込み、ｋｍ＋６サイクル目に入力され
て来るデータａ_km+6をＲＡＭ３の１番地に書き込み、ｋ
ｍ＋７サイクル目に入力されて来るデータａ_km+7をＲＡ
Ｍ４の１番地に書き込む。

【００２１】また、ｋｍ＋８サイクル目に入力されて来
るデータａ_km+8をＲＡＭ１の２番地に書き込み、ｋｍ＋
９サイクル目に入力されて来るデータａ_km+9をＲＡＭ２
の２番地に書き込み、以下、同様の動作を繰り返す（ｋ
＝２、３、４・・・）。

【００２２】そして、リードアドレスを制御して、ＲＡ
Ｍ１〜４に格納されているデータａ _h、ａ_h+1、
ａ_h+2、ａ_h+3（ｈ＝「４の倍数」）を読み出してクロ
スバースイッチ５を通して、さらに、単位遅延素子３０
〜３５を数段介して、即ち、数サイクル遅らして出力端
子Ｏ₀〜Ｏ₃から出力することにより、４（＝ｎ）出力
遅延回路が実現できる。

【００２３】さらに、説明を続けていくために、Ｃ₀＝
２０、Ｃ₁＝１５、Ｃ₂＝１９、Ｃ ₃＝２７とする。勿
論、これ以外の場合も図１の回路で可能である。このと
き、ｍは、ｍａｘ（Ｃ₀、Ｃ₁、Ｃ₂、Ｃ₃）＝２７以
上であることはいうまでもない。すなわちＲＡＭ１〜４
は７ワード以上の大きさのＲＡＭである。またこのと
き、セレクタ２０、２１、２２は、図１に示すように設
定する。

【００２４】以下、図２を参照しながら説明する。

【００２５】まず、出力端子Ｏ₀について考える。Ｃ₀
＝２０なので、制御回路１００から、ＲＡＭ１〜４にそ
れぞれ独立したリードアドレスを与えて、２０サイクル
目にＲＡＭ１から０番地のデータａ₀を読み出し、２１
サイクル目にＲＡＭ２から０番地のデータａ₁を読み出
し、２２サイクル目にＲＡＭ３から０番地のデータａ₂
を読み出し、２３サイクル目にＲＡＭ４から０番地のデ
ータａ₃を読み出す。

【００２６】さらに、２４サイクル目にＲＡＭ１から１
番地のデータａ₄を読み出し、２５サイクル目にＲＡＭ
２から１番地のデータａ₅を読み出し、２６サイクル目
にＲＡＭ３から１番地のデータａ₆を読み出し、２７サ
イクル目にＲＡＭ４から１番地のデータａ₇を読み出
し、以下、同様の動作を繰り返す。

【００２７】そして、クロスバースイッチ５を制御し
て、２０、２４、２８・・・サイクル目にはＲＡＭ１の
出力である（ア）を（オ）に、２１、２５、２９・・・
サイクル目にはＲＡＭ２の出力である（イ）を（オ）
に、２２、２６、３０・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（オ）に、２３、２７、３１・・・
サイクル目にはＲＡＭ４の出力である（エ）を（オ）に
出力させて、この値（オ）を出力端子Ｏ₀から取り出せ
ば、入力に対して２０サイクル遅れたデータ列が得られ
る。

【００２８】ここで、注意すべき点は出力端子Ｏ₀の為
に、４ｊサイクル目にはＲＡＭ１を使用しており、４ｊ
＋１サイクル目にはＲＡＭ２を使用しており、４ｊ＋２
サイクル目にはＲＡＭ３を使用しており、４ｊ＋３サイ
クル目にはＲＡＭ４を使用していることである。

【００２９】次に、出力端子Ｏ₁について考える。Ｃ₁
＝１５なので、制御回路１００から、ＲＡＭ１〜４にそ
れぞれ独立したリードアドレスを与えて、１５サイクル
目にＲＡＭ１から０番地のデータａ₀を読み出し、１６
サイクル目にＲＡＭ２から０番地のデータａ₁を読み出
し、１７サイクル目にＲＡＭ３から０番地のデータａ₂
を読み出し、１８サイクル目にＲＡＭ４から０番地のデ
ータａ₃を読み出す。

【００３０】さらに、１９サイクル目にＲＡＭ１から１
番地のデータａ₄を読み出し、２０サイクル目にＲＡＭ
２から１番地のデータａ₅を読み出し、２１サイクル目
にＲＡＭ３から１番地のデータａ₆を読み出し、２２サ
イクル目にＲＡＭ４から１番地のデータａ₇を読み出
し、以下、同様の動作を繰り返す。

【００３１】そして、クロスバースイッチ５を制御し
て、１５、１９、２３・・・サイクル目にはＲＡＭ１の
出力である（ア）を（カ）に、１６、２０、２４・・・
サイクル目にはＲＡＭ２の出力である（イ）を（カ）
に、１７、２１、２５・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（カ）に、１８、２２、２６・・・
サイクル目にはＲＡＭ４の出力である（エ）を（カ）に
出力させて、この値（カ）をセレクタ２０を介して出力
端子Ｏ₁から取り出せば、入力に対して１５サイクル遅
れたデータ列が得られる。

【００３２】ここで、注意すべき点は出力端子Ｏ₁の為
に、４ｊ＋３サイクル目にはＲＡＭ１を使用しており、
４ｊサイクル目にはＲＡＭ２を使用しており、４ｊ＋１
サイクル目にはＲＡＭ３を使用しており、４ｊ＋２サイ
クル目にはＲＡＭ４を使用していることである。

【００３３】さて次に、出力端子Ｏ₂について考える。
Ｃ₂＝１９なので、制御回路１００から、ＲＡＭ１〜４
にそれぞれ独立したリードアドレスを与えて、１９サイ
クル目にＲＡＭ１から０番地のデータａ₀を読み出し、
２０サイクル目にＲＡＭ２から０番地のデータａ₁を読
み出し、２１サイクル目にＲＡＭ３から０番地のデータ
ａ₂を読み出し、２２サイクル目にＲＡＭ４から０番地
のデータａ₃を読み出せば良い。

【００３４】また、２３サイクル目にＲＡＭ１から１番
地のデータａ₄を読み出し、２４サイクル目にＲＡＭ２
から１番地のデータａ₅を読み出し、２５サイクル目に
ＲＡＭ３から１番地のデータａ₆を読み出し、２６サイ
クル目にＲＡＭ４から１番地のデータａ₇を読み出し、
以下、同様の動作を繰り返す。

【００３５】そして、クロスバースイッチ５を制御し
て、１９、２３、２７・・・サイクル目にはＲＡＭ１の
出力である（ア）を（キ）に、２０、２４、２８・・・
サイクル目にはＲＡＭ２の出力である（イ）を（キ）
に、２１、２５、２９・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（キ）に、２２、２６、３０・・・
サイクル目にはＲＡＭ４の出力である（エ）を（キ）に
出力させて、この値（キ）をセレクタ２１を介して出力
端子Ｏ₂として取り出せば、入力に対して１９サイクル
遅れたデータ列が得られる。

【００３６】しかし、出力端子Ｏ₂の為に、４ｊ＋３サ
イクル目にＲＡＭ１を使用し、４ｊサイクル目にＲＡＭ
２を使用し、４ｊ＋１サイクル目にＲＡＭ３を使用し、
４ｊ＋２サイクル目にＲＡＭ４を使用することになる
が、各サイクル（時刻）においてＲＡＭ１〜４は既に出
力端子Ｏ₁の為に使用しているのでこれは、不可能であ
る。

【００３７】そこで、（キ）に入力に対して１８＝Ｃ₂
−１サイクル遅らせたデータを出力させることを考え
る。制御回路１００から、ＲＡＭ１〜４にそれぞれ独立
したリードアドレスを与えて、１８サイクル目にＲＡＭ
１から０番地のデータａ₀を読み出し、１９サイクル目
にＲＡＭ２から０番地のデータａ₁を読み出し、２０サ
イクル目にＲＡＭ３から０番地のデータａ₂を読み出
し、２１サイクル目にＲＡＭ４から０番地のデータａ₃
を読み出す。

【００３８】さらに、２２サイクル目にＲＡＭ１から１
番地のデータａ₄を読み出し、２３サイクル目にＲＡＭ
２から１番地のデータａ₅を読み出し、２４サイクル目
にＲＡＭ３から１番地のデータａ₆を読み出し、２５サ
イクル目にＲＡＭ４から１番地のデータａ₇を読み出
し、以下、同様の動作を繰り返す。

【００３９】そして、クロスバースイッチ５を制御し
て、１８、２２、２６・・・サイクル目にはＲＡＭ１の
出力である（ア）を（キ）に、１９、２３、２７・・・
サイクル目にはＲＡＭ２の出力である（イ）を（キ）
に、２０、２４、２８・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（キ）に、２１、２５、２９・・・
サイクル目にはＲＡＭ４の出力である（エ）を（キ）に
出力させれば、入力に対して１８サイクル遅れたデータ
列が得られる。

【００４０】今度は、４ｊ＋２サイクル目にはＲＡＭ１
を使用しており、４ｊ＋３サイクル目にはＲＡＭ２を使
用しており、４ｊサイクル目にはＲＡＭ３を使用し
ており、４ｊ＋１サイクル目にはＲＡＭ４を使用してい
ることになり、出力端子Ｏ₀と出力端子Ｏ₁の為に使用
している時刻と重なっていないので、大丈夫である。

【００４１】さて、（キ）の値は入力に対して１８＝Ｃ
₂−１サイクル遅れたデータであるので、単位遅延素子
３１を介して出力端子Ｏ₂から取り出せば、入力に対し
て１９サイクル遅れたデータ列が得られる。

【００４２】最後に、出力端子Ｏ₃について考える。
Ｃ₃＝２７なので、制御回路１００から、ＲＡＭ１〜４
にそれぞれ独立したリードアドレスを与えて、２７サイ
クル目にＲＡＭ１から０番地のデータａ₀を読み出し、
２８サイクル目にＲＡＭ２から０番地のデータａ₁を読
み出し、２９サイクル目にＲＡＭ３から０番地のデータ
ａ₂を読み出し、３０サイクル目にＲＡＭ４から０番地
のデータａ₃を読み出せば良い。

【００４３】また、３１サイクル目にＲＡＭ１から１番
地のデータａ₄を読み出し、３２サイクル目にＲＡＭ２
から１番地のデータａ₅を読み出し、３３サイクル目に
ＲＡＭ３から１番地のデータａ₆を読み出し、３４サイ
クル目にＲＡＭ４から１番地のデータａ₇を読み出し、
以下、同様の動作を繰り返す。

【００４４】そして、クロスバースイッチ５を制御し
て、２７、３１、３５・・・サイクル目にはＲＡＭ１の
出力である（ア）を（ク）に、２８、３２、３６・・・
サイクル目にはＲＡＭ２の出力である（イ）を（ク）
に、２９、３３、３７・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（ク）に、３０、３４、３８・・・
サイクル目にはＲＡＭ４の出力である（エ）を（ク）
に、出力させて、この値（ク）をセレクタ２２を介して
出力端子Ｏ₃として取り出せば、入力に対して２７サイ
クル遅れたデータ列が得られる。

【００４５】しかし、出力端子Ｏ₃の為に、４ｊ＋３サ
イクル目にＲＡＭ１を使用し、４ｊサイクル目にＲＡＭ
２を使用し、４ｊ＋１サイクル目にＲＡＭ３を使用し、
４ｊ＋２サイクル目にＲＡＭ４を使用することになる
が、各サイクル（時刻）においてＲＡＭ１〜４は既に出
力端子Ｏ₁の為に使用しているのでこれは、不可能であ
る。

【００４６】そこで、（ク）に入力に対して２６＝Ｃ₃
−１サイクル遅らせたデータを出力させることを考え
る。制御回路１００から、ＲＡＭ１〜４にそれぞれ独立
したリードアドレスを与えて、２６サイクル目にＲＡＭ
１から０番地のデータａ₀を読み出し、２７サイクル目
にＲＡＭ２から０番地のデータａ₁を読み出し、２８サ
イクル目にＲＡＭ３から０番地のデータａ₂を読み出
し、２９サイクル目にＲＡＭ４から０番地のデータａ₃
を読み出せば良い。

【００４７】また、３０サイクル目にＲＡＭ１から１番
地のデータａ₄を読み出し、３１サイクル目にＲＡＭ２
から１番地のデータａ₅を読み出し、３２サイクル目に
ＲＡＭ３から１番地のデータａ₆を読み出し、３３サイ
クル目にＲＡＭ４から１番地のデータａ₇を読み出し、
以下、同様の動作を繰り返す。

【００４８】そして、クロスバースイッチ５を制御し
て、２６、３０、３４・・・サイクル目にはＲＡＭ１の
出力である（ア）を（ク）に、２７、３１、３５・・・
サイクル目にはＲＡＭ２の出力である（イ）を（ク）
に、２８、３２、３６・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（ク）に、２９、３３、３７・・・
サイクル目にはＲＡＭ４の出力である（エ）を（ク）に
出力させれば良い。

【００４９】しかし、今度は、４ｊ＋２サイクル目にＲ
ＡＭ１を使用し、４ｊ＋３サイクル目にＲＡＭ２を使用
し、４ｊサイクル目にＲＡＭ３を使用し、４ｊ＋１サイ
クル目にＲＡＭ４を使用することになるが、各サイクル
（時刻）においてＲＡＭ１〜４は既に出力端子Ｏ₂の為
に使用しているのでこれも、不可能である。

【００５０】そこで、さらに（ク）に入力に対して２５
＝Ｃ₃−２サイクル遅らせたデータを出力させることを
考える。制御回路１００から、ＲＡＭ１〜４にそれぞれ
独立したリードアドレスを与えて、２５サイクル目にＲ
ＡＭ１から０番地のデータａ０を読み出し、２６サイク
ル目にＲＡＭ２から０番地のデータａ１を読み出し、２
７サイクル目にＲＡＭ３から０番地のデータａ２を読み
出し、２８サイクル目にＲＡＭ４から０番地のデータａ
３を読み出す。

【００５１】また、２９サイクル目にＲＡＭ１から１番
地のデータａ４を読み出し、３０サイクル目にＲＡＭ２
から１番地のデータａ５を読み出し、３１サイクル目に
ＲＡＭ３から１番地のデータａ６を読み出し、３２サイ
クル目にＲＡＭ４から１番地のデータａ７を読み出し、
以下、同様の動作を繰り返す。

【００５２】そして、クロスバースイッチ５を制御し
て、２５、２９、３３・・・サイクル目にはＲＡＭ１の
出力である（ア）を（ク）に、２６、３０、３４・・・
サイクル目にはＲＡＭ２の出力である（イ）を（ク）
に、２７、３１、３５・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（ク）に、２８、３２、３６・・・
サイクル目にはＲＡＭ４の出力である（エ）を（ク）に
出力させれば、入力に対して２５サイクル遅れたデータ
列が得られる。

【００５３】今度は、４ｊ＋１サイクル目にはＲＡＭ１
を使用しており、４ｊ＋２サイクル目にはＲＡＭ２を使
用しており、４ｊ＋３サイクル目にはＲＡＭ３を使用し
ており、４ｊサイクル目にはＲＡＭ４を使用しているこ
とになり、出力端子Ｏ₀、Ｏ₁およびＯ₂の為に使用し
ている時刻と重なっていないので、大丈夫である。

【００５４】さて、（ク）の値は入力に対して２５＝Ｃ
₃−２サイクル遅れたデータであるので、単位遅延素子
３３、３４を介して出力端子Ｏ₃から取り出せば、入力
に対して２７サイクル遅れたデータ列が得られる。

【００５５】以上をまとめると、出力端子Ｏ_g（ｇ＝
１、２・・・ｎ−１）について考える場合、まず、Ｃ_g
サイクル目にＲＡＭ１から０番地のデータａ₀を読み出
し、Ｃ_g+1サイクル目にＲＡＭ２から０番地のデータａ
₁を読み出し、Ｃ_g+2サイクル目にＲＡＭ３から０番地
のデータａ₂を読み出し、Ｃ_g+3サイクル目にＲＡＭ４
から０番地のデータａ₃を読み出す。

【００５６】さらに、Ｃ_g+4サイクル目にＲＡＭ１から
１番地のデータａ₄を読み出し、Ｃ_g+5サイクル目にＲ
ＡＭ２から１番地のデータａ₅を読み出し、Ｃ_g+6サイ
クル目にＲＡＭ３から１番地のデータａ₆を読み出し、
Ｃ_g+7サイクル目にＲＡＭ４から１番地のデータａ₇を
読み出し、以下、同様の動作を繰り返して出力させるこ
とを考え、各サイクル（時刻）においてＲＡＭ１〜４が
出力端子Ｏ₀〜Ｏ_g-1の為に使用していないときは、上
述の読み出した値をクロスバースイッチ５を介して出力
端子Ｏ_gから取り出せば良い。

【００５７】もし使用しているときは、Ｃ_g-1サイクル
目にＲＡＭ１から０番地のデータａ₀を読み出し、Ｃ_g
サイクル目にＲＡＭ２から０番地のデータａ₁を読み出
し、Ｃ_g+1サイクル目にＲＡＭ３から０番地のデータａ
₂を読み出し、Ｃ_g+2サイクル目にＲＡＭ４から０番地
のデータａ₃を読み出す。

【００５８】さらに、Ｃ_g+3サイクル目にＲＡＭ１から
１番地のデータａ₄を読み出し、Ｃ_g+4サイクル目にＲ
ＡＭ２から１番地のデータａ₅を読み出し、Ｃ_g+5サイ
クル目にＲＡＭ３から１番地のデータａ₆を読み出し、
Ｃ_g+6サイクル目にＲＡＭ４から１番地のデータａ₇を
読み出し、以下、同様の動作を繰り返して出力させるこ
とを考え、各サイクル（時刻）においてＲＡＭ１〜４が
出力端子Ｏ₀〜Ｏ_g-1の為に使用していないときは、上
述の読み出した値をクロスバースイッチ５、および単位
遅延素子１個を介して、出力端子Ｏ_gから取り出せば良
い。

【００５９】もし使用しているときは、Ｃ_g-2サイクル
目にＲＡＭ１から０番地のデータａ₀を読み出し、Ｃ
_g-1サイクル目にＲＡＭ２から０番地のデータａ₁を読
み出し、Ｃ_gサイクル目にＲＡＭ３から０番地のデータ
ａ₂を読み出し、Ｃ_g+1サイクル目にＲＡＭ４から０番
地のデータａ₃を読み出す。

【００６０】また、Ｃ_g+2サイクル目にＲＡＭ１から１
番地のデータａ₄を読み出し、Ｃ_g+3サイクル目にＲＡ
Ｍ２から１番地のデータａ₅を読み出し、Ｃ_g+4サイク
ル目にＲＡＭ３から１番地のデータａ₆を読み出し、Ｃ
_g+5サイクル目にＲＡＭ４から１番地のデータａ₇を読
み出し、以下、同様の動作を繰り返して出力させること
を考え、各サイクル（時刻）においてＲＡＭ１〜４が出
力端子Ｏ₀〜Ｏ_g-1の為に使用していないときは、上述
の読み出した値をクロスバースイッチ５、および単位遅
延素子２個を介して、出力端子Ｏ_gから取り出せば良
い。

【００６１】以下、同様にしていけば、各サイクル（時
刻）においてＲＡＭ１〜４が出力端子Ｏ₀〜Ｏ_g-1の為
に使用していないときが必ずあるので、そのときの値を
クロスバースイッチ５、および単位遅延素子数個を介し
て、出力端子Ｏ_gから取り出せば良い。

【００６２】また、入力データレートに対して図１の構
成がｐ倍の高速動作可能な場合は、ｐ重の時分割多重処
理により、さらに回路規模を小さくできる。

【００６３】こうして上述の装置によれば、ｍ×ｂビッ
トのメモリー素子程度の回路規模で多出力遅延回路を構
成することができるものである。

【００６４】以上で、図１の説明を終わるが、図１にお
いては各ＲＡＭは１サイクル内に、ライトとリードが各
１回ずつ行えることが前提であるが、もし１サイクル内
にライトもしくはリードのどちらか１回のみしか行えな
いときは、図３の構成をとれば良い。

【００６５】図３において、出力端子Ｏ_g（ｇ＝０、
１、２・・・ｎ−１）について考える場合、まず、Ｃ_g
サイクル目にＲＡＭ４１から０番地のデータａ₀を読み
出し、Ｃ_g+1サイクル目にＲＡＭ４２から０番地のデー
タａ₁を読み出し、Ｃ_g+2サイクル目にＲＡＭ４３から
０番地のデータａ₂を読み出し、Ｃ_g+3サイクル目にＲ
ＡＭ４４から０番地のデータａ₃を読み出し、Ｃ_g+4サ
イクル目にＲＡＭ４５から０番地のデータａ₄を読み出
す。

【００６６】また、Ｃ_g+5サイクル目にＲＡＭ４１から
１番地のデータａ₅を読み出し、Ｃ_g+6サイクル目にＲ
ＡＭ４２から１番地のデータａ₆を読み出し、Ｃ_g+7サ
イクル目にＲＡＭ４３から１番地のデータａ₇を読み出
し、以下、同様の動作を繰り返して出力させることを考
え、各サイクル（時刻）においてＲＡＭ４１〜４５が入
力端子Ｉからのデータを書き込む為、または出力端子Ｏ
₀〜Ｏ_g-1への読み出しの為のどちらにも使用していな
いときは、上述の読み出した値をクロスバースイッチ４
６を介して出力端子Ｏ_gから取り出せば良い。

【００６７】もし使用しているときは、Ｃ_g-1サイクル
目にＲＡＭ４１から０番地のデータａ₀を読み出し、Ｃ
_gサイクル目にＲＡＭ４２から０番地のデータａ₁を読
み出し、Ｃ_g+1サイクル目にＲＡＭ４３から０番地のデ
ータａ₂を読み出し、Ｃ_g+2サイクル目にＲＡＭ４４か
ら０番地のデータａ₃を読み出し、Ｃ_g+3サイクル目に
ＲＡＭ４５から０番地のデータａ₄を読み出す。

【００６８】さらに、Ｃ_g+4サイクル目にＲＡＭ４１か
ら１番地のデータａ₅を読み出し、Ｃ_g+5サイクル目に
ＲＡＭ４２から１番地のデータａ₆を読み出し、Ｃ_g+6
サイクル目にＲＡＭ４３から１番地のデータａ₇を読み
出し、以下、同様の動作を繰り返して出力させることを
考え、各サイクル（時刻）においてＲＡＭ４１〜４５が
入力端子Ｉからのデータを書き込む為、または出力端子
Ｏ₀〜Ｏ_g-1への読み出しの為のどちらにも使用してい
ないときは、上述の読み出した値をクロスバースイッチ
４６、および単位遅延素子１個を介して、出力端子Ｏ_g
から取り出せば良い。

【００６９】もし使用しているときは、Ｃ_g-2サイクル
目にＲＡＭ４１から０番地のデータａ₀を読み出し、Ｃ
_g-1サイクル目にＲＡＭ４２から０番地のデータａ₁を
読み出し、Ｃ_gサイクル目にＲＡＭ４３から０番地のデ
ータａ₂を読み出し、Ｃ_g+1サイクル目にＲＡＭ４４か
ら０番地のデータａ₃を読み出し、Ｃ_g+2サイクル目に
ＲＡＭ４５から０番地のデータａ₄を読み出す。

【００７０】また、Ｃ_g+3サイクル目にＲＡＭ４１から
１番地のデータａ₅を読み出し、Ｃ_g+4サイクル目にＲ
ＡＭ４２から１番地のデータａ₆を読み出し、Ｃ_g+5サ
イクル目にＲＡＭ４３から１番地のデータａ₇を読み出
し、以下、同様の動作を繰り返して出力させることを考
え、各サイクル（時刻）においてＲＡＭ４１〜４５が入
力端子Ｉからのデータを書き込む為、または出力端子Ｏ
₀〜Ｏ_g-1への読み出しの為のどちらにも使用していな
いときは、上述の読み出した値をクロスバースイッチ４
６、および単位遅延素子２個を介して、出力端子Ｏ_gか
ら取り出せば良い。

【００７１】以下、同様にしていけば、各サイクル（時
刻）においてＲＡＭ４１〜４５が入力端子Ｉからのデー
タを書き込む為、または出力端子Ｏ₀〜Ｏ_g-1への読み
出しの為のどちらにも使用していないときが必ずあるの
で、そのときの値をクロスバースイッチ４６、および単
位遅延素子数個を介して、出力端子Ｏ_gから取り出せば
良い。

【００７２】

【発明の効果】この発明によれば、ｍ×ｂビットのメモ
リー素子程度の回路規模で多出力遅延回路を構成するこ
とができるようになった。

【図面の簡単な説明】

【図１】本発明による多出力遅延回路の一例の構成図で
ある。

【図２】その説明のための図である。

【図３】本発明による多出力遅延回路の他の例の構成図
である。

【符号の説明】

１〜４ｍ／４ワードＲＡＭ５クロスバースイッチ１０１入力４出力のセレクタ３０〜３５レジスタ２０〜２２セレクタ１００制御回路

Claims

【特許請求の範囲】

【請求項１】データ列がシリアルに入力されて来たと
きに、ある特定のディレイ（Ｃ₀）だけ遅れて出力する
出力端子Ｏ₀と、ある特定のディレイ（Ｃ₁）だけ遅れ
て出力する出力端子Ｏ₁と、・・・ある特定のディレイ
（Ｃ_n-1）だけ遅れて出力する出力端子Ｏ_n-1とを有す
る多出力遅延回路において、合計でｍ（＝ｍａｘ〔Ｃ₀、Ｃ₁・・・Ｃ_n-1〕）ワー
ドとなる複数のメモリを有し、上記メモリの出力をクロスバースイッチ、及び、１出力
遅延回路を介して出力することを特徴とする多出力遅延
回路。