JPH05289989A - Multi-output delay circuit - Google Patents
Multi-output delay circuitInfo
- Publication number
- JPH05289989A JPH05289989A JP4095568A JP9556892A JPH05289989A JP H05289989 A JPH05289989 A JP H05289989A JP 4095568 A JP4095568 A JP 4095568A JP 9556892 A JP9556892 A JP 9556892A JP H05289989 A JPH05289989 A JP H05289989A
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- data
- address
- read
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、データ列がシリアルに
入力されて来たときに、ある特定のディレイ(C0 )だ
け遅れて出力する出力端子O0 と、ある特定のディレイ
(C1 )だけ遅れて出力する出力端子O1 と、・・・あ
る特定のディレイ(Cn-1 )だけ遅れて出力する出力端
子On-1 とを有する多出力遅延回路に関するものであ
る。The present invention relates, when the data row came inputted serially, an output terminal O 0 to a certain delay (C 0) delayed output, a certain delay (C 1 ), And a multi-output delay circuit having an output terminal O 1 that outputs with a delay of ( 1 ) and an output terminal O n-1 that outputs with a certain delay (C n-1 ).
【0002】[0002]
【従来の技術】データ列{a0 、a1 、a2 、a3 ・・
・}がシリアルに入力されて来たときにある特定のディ
レイ(C0 )だけ遅れて出力する出力端子O0 と、ある
特定のディレイ(C1 )だけ遅れて出力する出力端子O
1 と、・・・ある特定のディレイ(Cn-1 )だけ遅れて
出力する出力端子On-1 とを有する多出力遅延回路を構
成しようとすると、従来n個のmワードFIFOが必要
であった。ただし、m=max〔C0 、C1 ・・・C
n-1 〕である。また、mワードFIFOとは0〜mの任
意の値だけ入力データ列をディレイさせて出力すること
の出来る可変遅延素子のことである(nは2以上の整
数)。2. Description of the Related Art Data strings {a 0 , a 1 , a 2 , a 3 ...
.} Is serially input, the output terminal O 0 is delayed by a specific delay (C 0 ) and the output terminal O is delayed by a specific delay (C 1 ) and is output.
1, when you try to configure a multi-output delay circuit and an output terminal O n-1 to output delayed by ... certain delay (C n-1), requires a conventional n m-word FIFO there were. However, m = max [C 0 , C 1 ... C
n-1 ]. The m-word FIFO is a variable delay element capable of delaying and outputting the input data string by an arbitrary value of 0 to m (n is an integer of 2 or more).
【0003】つまり、従来は、n個のFIFOの入力端
子すべてに入力データ列{a0 、a 1 、a2 、a3 ・・
・}をシリアルに入力し、1番目のFIFOのディレイ
量はC0 に設定し、2番目のFIFOのディレイ量はC
1 に設定し、・・・n番目のFIFOのディレイ量はC
n-1 に設定すれば、1番目のFIFOの出力端子から
は、C0 だけ遅れて出力することができ、2番目のFI
FOの出力端子からは、C1 だけ遅れて出力することが
でき、・・・n番目のFIFOの出力端子からは、C
n-1 だけ遅れて出力することができるので、1〜n番目
のFIFOの出力端子をそれぞれ出力端子O0 〜On-1
とすれば良かった。That is, conventionally, the input terminals of n FIFOs have been used.
Input data string for all children {a0, A 1, A2, A3・ ・
.} Is serially input and the delay of the first FIFO
Amount is C0And the delay amount of the second FIFO is C
1, And the delay amount of the nth FIFO is C
n-1If set to, from the output terminal of the first FIFO
Is C0Can be output with a delay only by the second FI
From the output terminal of FO, C1Can be output only after a delay
You can ... C from the output terminal of the nth FIFO
n-1Since it can be output with only a delay, the 1st to nth
The output terminals of the FIFO of0~ On-1
It should have been said.
【0004】ところがこの場合に、データai の語長を
bビットとすると、mワードFIFO内にはm×bビッ
トのメモリー素子が必要であり、上述の従来回路ではn
個mワードFIFOがあるので、合計n×m×bビット
のメモリー素子が必要である。従って、回路規模が大き
くなるという欠点があった。In this case, however, assuming that the word length of the data a i is b bits, an m word FIFO requires m × b bit memory elements.
Since there are m word FIFOs, a total of n × m × b bits of memory elements are required. Therefore, there is a drawback that the circuit scale becomes large.
【0005】[0005]
【発明が解決しようとする課題】解決しようとする問題
点は、従来の装置では回路規模が大きくなるという欠点
があったというものである。The problem to be solved is that the conventional device has a drawback that the circuit scale becomes large.
【0006】[0006]
【課題を解決するための手段】本発明は、データ列がシ
リアルに入力されて来たときに、ある特定のディレイ
(C0 )だけ遅れて出力する出力端子O0 と、ある特定
のディレイ(C1 )だけ遅れて出力する出力端子O
1 と、・・・ある特定のディレイ(Cn-1 )だけ遅れて
出力する出力端子On-1 とを有する多出力遅延回路にお
いて、合計でm(=max〔C0 、C1 ・・・
Cn-1 〕)ワードとなる複数のメモリ1〜4を有し、上
記メモリの出力をクロスバースイッチ5、及び、1出力
遅延回路30〜35を介して出力することを特徴とする
多出力遅延回路である。According to the present invention, when a data string is serially input, an output terminal O 0 which outputs with a delay of a certain delay (C 0 ) and a certain delay (C 0 ). Output terminal O that outputs with a delay of C 1 )
In the multi-output delay circuit having 1 and the output terminal O n-1 which outputs with a delay of a specific delay (C n-1 ), a total of m (= max [C 0 , C 1, ...・
C n-1 ]) has a plurality of memories 1 to 4 each serving as a word, and outputs the outputs of the memories through the crossbar switch 5 and the 1-output delay circuits 30 to 35. It is a delay circuit.
【0007】[0007]
【作用】これによれば、m×bビットのメモリー素子程
度の回路規模で多出力遅延回路を構成することができ
る。According to this, a multi-output delay circuit can be constructed with a circuit scale of about m × b bit memory element.
【0008】[0008]
【実施例】n=4、m=「4の倍数」の場合についての
本発明の実施例を図1に記す。この図において、制御回
路100を用いて、1入力4出力のセレクタ10、及
び、m/4ワードRAM1〜4のライトアドレスを制御
する。EXAMPLE An example of the present invention in the case of n = 4 and m = “multiple of 4” is shown in FIG. In this figure, the control circuit 100 is used to control the 1-input 4-output selector 10 and the write addresses of the m / 4 word RAMs 1 to 4.
【0009】これによって、0サイクル目に入力されて
来るデータa0 をRAM1の0番地に書き込み、1サイ
クル目に入力されて来るデータa1 をRAM2の0番地
に書き込み、2サイクル目に入力されて来るデータa2
をRAM3の0番地に書き込み、3サイクル目に入力さ
れて来るデータa3 をRAM4の0番地に書き込む。As a result, the data a 0 input at the 0th cycle is written to the address 0 of the RAM 1 and the data a 1 input at the 1st cycle is written to the address 0 of the RAM 2 and the data a 1 is input at the second cycle. Data a 2
Is written in the address 0 of the RAM 3 and the data a 3 input in the third cycle is written in the address 0 of the RAM 4.
【0010】さらに、4サイクル目に入力されて来るデ
ータa4 をRAM1の1番地に書き込み、5サイクル目
に入力されて来るデータa5 をRAM2の1番地に書き
込み、6サイクル目に入力されて来るデータa6 をRA
M3の1番地に書き込み、7サイクル目に入力されて来
るデータa7 をRAM4の1番地に書き込む。Further, the data a 4 input in the 4th cycle is written in the address 1 of the RAM 1, the data a 5 input in the 5th cycle is written in the address 1 of the RAM 2, and the data a 4 is input in the 6th cycle. RA for incoming data a 6
The data is written in the address 1 of M3, and the data a 7 input in the 7th cycle is written in the address 1 of the RAM4.
【0011】また、8サイクル目に入力されて来るデー
タa8 をRAM1の2番地に書き込み、9サイクル目に
入力されて来るデータa9 をRAM2の2番地に書き込
み、以下、同様の動作を繰り返す。Further, the data a 8 input in the 8th cycle is written in the address 2 of the RAM 1, the data a 9 input in the 9th cycle is written in the address 2 of the RAM 2, and the same operation is repeated. ..
【0012】さらに、m−6サイクル目に入力されて来
るデータam-6 をRAM3の(m/4)−2番地に書き
込み、m−5サイクル目に入力されて来るデータam-5
をRAM4の(m/4)−2番地に書き込む。Further, the data a m-6 input in the m-6th cycle is written in the address (m / 4) -2 of the RAM 3 and the data a m-5 input in the m-5th cycle.
Is written in the address (m / 4) -2 of RAM4.
【0013】また、m−4サイクル目に入力されて来る
データam-4 をRAM1の(m/4)−1番地に書き込
み、m−3サイクル目に入力されて来るデータam-3 を
RAM2の(m/4)−1番地に書き込み、m−2サイ
クル目に入力されて来るデータam-2 をRAM3の(m
/4)−1番地に書き込み、m−1サイクル目に入力さ
れて来るデータam-1 をRAM4の(m/4)−1番地
に書き込む。Further, the data a m-4 input in the m-4th cycle is written to the address (m / 4) -1 of the RAM 1 and the data a m-3 input in the m-3th cycle is written. Data (m / 4) -1 of RAM2 is written to and data a m-2 input at the m-2 cycle is input to (m / 4) of RAM3.
/ 4) -1 address, and the data a m-1 input at the m-1 cycle is written to the (m / 4) -1 address of RAM4.
【0014】さらに、mサイクル目に入力されて来るデ
ータam をRAM1の0番地に書き込み、m+1サイク
ル目に入力されて来るデータam+1 をRAM2の0番地
に書き込み、m+2サイクル目に入力されて来るデータ
am+2 をRAM3の0番地に書き込み、m+3サイクル
目に入力されて来るデータam+3 をRAM4の0番地に
書き込む。Further, the data a m input at the m-th cycle is written in the address 0 of the RAM1, the data a m + 1 input at the m + 1-th cycle is written in the address 0 of the RAM2, and the data is input at the m + 2-th cycle. The received data a m + 2 is written in the address 0 of the RAM 3, and the data a m + 3 input in the m + 3 cycle is written in the address 0 of the RAM 4.
【0015】また、m+4サイクル目に入力されて来る
データam+4 をRAM1の1番地に書き込み、m+5サ
イクル目に入力されて来るデータam+5 をRAM2の1
番地に書き込み、m+6サイクル目に入力されて来るデ
ータam+6 をRAM3の1番地に書き込み、m+7サイ
クル目に入力されて来るデータam+7 をRAM4の1番
地に書き込む。Further, the data a m + 4 input in the m + 4 cycle is written in the first address of the RAM1, and the data a m + 5 input in the m + 5 cycle is written in the RAM1.
The data a m + 6 input at the m + 6th cycle is written to the first address of the RAM3, and the data am + 7 input at the m + 7th cycle is written to the first address of the RAM4.
【0016】さらに、m+8サイクル目に入力されて来
るデータam+8 をRAM1の2番地に書き込み、m+9
サイクル目に入力されて来るデータam+9 をRAM2の
2番地に書き込み、以下、同様の動作を繰り返す。Further, the data a m + 8 input in the m + 8th cycle is written in the second address of the RAM1 and m + 9.
The data a m + 9 input in the cycle is written in the second address of the RAM 2, and the same operation is repeated thereafter.
【0017】また、km−6サイクル目に入力されて来
るデータakm-6をRAM3の(m/4)−2番地に書き
込み、km−5サイクル目に入力されて来るデータa
km-5をRAM4の(m/4)−2番地に書き込む。Further, the data a km-6 input in the km-6th cycle is written to the address (m / 4) -2 of the RAM 3 and the data a input in the km-5th cycle is written.
Write km-5 to address (m / 4) -2 of RAM4.
【0018】さらに、km−4サイクル目に入力されて
来るデータakm-4をRAM1の(m/4)−1番地に書
き込み、km−3サイクル目に入力されて来るデータa
km-3をRAM2の(m/4)−1番地に書き込み、km
−2サイクル目に入力されて来るデータakm-2をRAM
3の(m/4)−1番地に書き込み、km−1サイクル
目に入力されて来るデータakm-1をRAM4の(m/
4)−1番地に書き込む。Further, the data a km-4 input in the km-4th cycle is written into the address (m / 4) -1 of the RAM 1 and the data a input in the km-3th cycle a.
Write km-3 to (m / 4) -1 address of RAM2, km
-RAM of the data a km-2 input in the -2nd cycle
3 (m / 4) -1 address, and the data a km-1 input at the km-1 cycle is stored in RAM4 (m /).
4) Write in address -1.
【0019】また、kmサイクル目に入力されて来るデ
ータakmをRAM1の0番地に書き込み、km+1サイ
クル目に入力されて来るデータakm+1をRAM2の0番
地に書き込み、km+2サイクル目に入力されて来るデ
ータakm+2をRAM3の0番地に書き込み、km+3サ
イクル目に入力されて来るデータakm+3をRAM4の0
番地に書き込む。Further, the data a km input at the kmth cycle is written to the address 0 of the RAM1, the data a km + 1 input at the km + 1 cycle is written to the address 0 of the RAM2, and the data is input at the km + 2th cycle. writes the data a km + 2 coming is to address 0 of RAM3, 0 of the data a km + 3 to come is input to km + 3 cycle RAM4
Write in the address.
【0020】さらに、km+4サイクル目に入力されて
来るデータakm+4をRAM1の1番地に書き込み、km
+5サイクル目に入力されて来るデータakm+5をRAM
2の1番地に書き込み、km+6サイクル目に入力され
て来るデータakm+6をRAM3の1番地に書き込み、k
m+7サイクル目に入力されて来るデータakm+7をRA
M4の1番地に書き込む。Further, the data a km + 4 input in the km + 4th cycle is written in the first address of the RAM1, and km
RAM input data a km + 5 input in the + 5th cycle
Write to address 1 of 2 and write data a km + 6 input in the km + 6th cycle to address 1 of RAM3, k
RA is the data a km + 7 input in the m + 7th cycle
Write in address 1 of M4.
【0021】また、km+8サイクル目に入力されて来
るデータakm+8をRAM1の2番地に書き込み、km+
9サイクル目に入力されて来るデータakm+9をRAM2
の2番地に書き込み、以下、同様の動作を繰り返す(k
=2、3、4・・・)。Further, the data a km + 8 input in the km + 8th cycle is written to the second address of the RAM1, and km +
RAM2 for the data a km + 9 input in the 9th cycle
No. 2 is written, and the same operation is repeated thereafter (k
= 2,3,4 ...).
【0022】そして、リードアドレスを制御して、RA
M1〜4に格納されているデータa h 、ah+1 、
ah+2 、ah+3 (h=「4の倍数」)を読み出してクロ
スバースイッチ5を通して、さらに、単位遅延素子30
〜35を数段介して、即ち、数サイクル遅らして出力端
子O0 〜O3 から出力することにより、4(=n)出力
遅延回路が実現できる。Then, by controlling the read address, RA
Data a stored in M1-4 h, Ah + 1,
ah + 2, Ah + 3(H = "multiple of 4") is read and black
The unit delay element 30 is further passed through the sub switch 5.
~ 35 through several stages, that is, delayed by several cycles
Child O0~ O34 (= n) outputs by outputting from
A delay circuit can be realized.
【0023】さらに、説明を続けていくために、C0 =
20、C1 =15、C2 =19、C 3 =27とする。勿
論、これ以外の場合も図1の回路で可能である。このと
き、mは、max(C0 、C1 、C2 、C3 )=27以
上であることはいうまでもない。すなわちRAM1〜4
は7ワード以上の大きさのRAMである。またこのと
き、セレクタ20、21、22は、図1に示すように設
定する。Further, in order to continue the explanation, C0=
20, C1= 15, C2= 19, C 3= 27. Of course
Of course, other cases are possible with the circuit of FIG. This and
M is max (C0, C1, C2, C3) = 27 or more
It goes without saying that it is above. That is, RAM1 to 4
Is a RAM having a size of 7 words or more. Again with this
The selectors 20, 21, 22 as shown in FIG.
Set.
【0024】以下、図2を参照しながら説明する。A description will be given below with reference to FIG.
【0025】まず、出力端子O0 について考える。C0
=20なので、制御回路100から、RAM1〜4にそ
れぞれ独立したリードアドレスを与えて、20サイクル
目にRAM1から0番地のデータa0 を読み出し、21
サイクル目にRAM2から0番地のデータa1 を読み出
し、22サイクル目にRAM3から0番地のデータa2
を読み出し、23サイクル目にRAM4から0番地のデ
ータa3 を読み出す。First, consider the output terminal O 0 . C 0
= 20, the control circuit 100 gives independent read addresses to the RAMs 1 to 4 to read the data a 0 at the address 0 from the RAM 1 in the 20th cycle,
The data a 1 at address 0 is read from the RAM 2 in the cycle, and the data a 2 at address 0 from the RAM 3 is read in the 22nd cycle.
And the data a 3 at address 0 is read from the RAM 4 in the 23rd cycle.
【0026】さらに、24サイクル目にRAM1から1
番地のデータa4 を読み出し、25サイクル目にRAM
2から1番地のデータa5 を読み出し、26サイクル目
にRAM3から1番地のデータa6 を読み出し、27サ
イクル目にRAM4から1番地のデータa7 を読み出
し、以下、同様の動作を繰り返す。Further, in the 24th cycle, RAM1 to RAM1
Read the data a 4 of the address and RAM in the 25th cycle
The data a 5 at the address 2 to 1 is read, the data a 6 at the address 1 is read from the RAM 3 at the 26th cycle, the data a 7 at the address 1 is read from the RAM 4 at the 27th cycle, and the same operation is repeated.
【0027】そして、クロスバースイッチ5を制御し
て、20、24、28・・・サイクル目にはRAM1の
出力である(ア)を(オ)に、21、25、29・・・
サイクル目にはRAM2の出力である(イ)を(オ)
に、22、26、30・・・サイクル目にはRAM3の
出力である(ウ)を(オ)に、23、27、31・・・
サイクル目にはRAM4の出力である(エ)を(オ)に
出力させて、この値(オ)を出力端子O0 から取り出せ
ば、入力に対して20サイクル遅れたデータ列が得られ
る。Then, the crossbar switch 5 is controlled to change the output (A) of the RAM 1 to (E) at the 20th, 24th, 28th ... Cycle 21, 21, 25, 29 ...
In the second cycle, the output of RAM2 is changed from (a) to (e)
At the 22, 26, 30 ... Cycle, (C) which is the output of the RAM 3 is turned to (E), 23, 27, 31 ...
In the cycle, if the output (D) of the RAM 4 is output to (E) and this value (O) is taken out from the output terminal O 0 , a data string delayed by 20 cycles from the input can be obtained.
【0028】ここで、注意すべき点は出力端子O0 の為
に、4jサイクル目にはRAM1を使用しており、4j
+1サイクル目にはRAM2を使用しており、4j+2
サイクル目にはRAM3を使用しており、4j+3サイ
クル目にはRAM4を使用していることである。Here, the point to be noted is that the RAM1 is used at the 4jth cycle because of the output terminal O 0.
RAM2 is used in the + 1st cycle and 4j + 2
This means that RAM3 is used in the cycle and RAM4 is used in the 4j + 3 cycle.
【0029】次に、出力端子O1 について考える。C1
=15なので、制御回路100から、RAM1〜4にそ
れぞれ独立したリードアドレスを与えて、15サイクル
目にRAM1から0番地のデータa0 を読み出し、16
サイクル目にRAM2から0番地のデータa1 を読み出
し、17サイクル目にRAM3から0番地のデータa2
を読み出し、18サイクル目にRAM4から0番地のデ
ータa3 を読み出す。Next, consider the output terminal O 1 . C 1
= 15, the control circuit 100 gives independent read addresses to the RAMs 1 to 4 to read the data a 0 at the address 0 from the RAM 1 in the 15th cycle,
The data a 1 at address 0 is read from the RAM 2 in the cycle, and the data a 2 at address 0 from the RAM 3 is read in the 17th cycle.
And the data a 3 at address 0 is read from the RAM 4 in the 18th cycle.
【0030】さらに、19サイクル目にRAM1から1
番地のデータa4 を読み出し、20サイクル目にRAM
2から1番地のデータa5 を読み出し、21サイクル目
にRAM3から1番地のデータa6 を読み出し、22サ
イクル目にRAM4から1番地のデータa7 を読み出
し、以下、同様の動作を繰り返す。Further, in the 19th cycle, RAM1 to RAM1
The data a 4 at the address is read out and the RAM is read in the 20th cycle.
The data a 5 of the address 2 to 1 is read, the data a 6 of the address 1 is read from the RAM 3 in the 21st cycle, the data a 7 of the address 1 is read from the RAM 4 in the 22nd cycle, and the same operation is repeated.
【0031】そして、クロスバースイッチ5を制御し
て、15、19、23・・・サイクル目にはRAM1の
出力である(ア)を(カ)に、16、20、24・・・
サイクル目にはRAM2の出力である(イ)を(カ)
に、17、21、25・・・サイクル目にはRAM3の
出力である(ウ)を(カ)に、18、22、26・・・
サイクル目にはRAM4の出力である(エ)を(カ)に
出力させて、この値(カ)をセレクタ20を介して出力
端子O1 から取り出せば、入力に対して15サイクル遅
れたデータ列が得られる。Then, the crossbar switch 5 is controlled so that the output (A) of the RAM 1 is changed to (F) at the 15, 19, 23 ... Cycles, 16, 20, 24 ...
In the second cycle, the output of RAM2 is changed from (A) to (F).
In the 17th, 21st, 25th ... Cycle, the output (C) of the RAM 3 is changed to (F), 18, 22, 26 ...
At the cycle, if the output (d) of the RAM 4 is output to (f) and this value (f) is taken out from the output terminal O 1 via the selector 20, the data string delayed by 15 cycles from the input Is obtained.
【0032】ここで、注意すべき点は出力端子O1 の為
に、4j+3サイクル目にはRAM1を使用しており、
4jサイクル目にはRAM2を使用しており、4j+1
サイクル目にはRAM3を使用しており、4j+2サイ
クル目にはRAM4を使用していることである。Here, it should be noted that the RAM1 is used at the 4j + 3th cycle because of the output terminal O 1 .
RAM2 is used in the 4th cycle and 4j + 1
This means that RAM3 is used in the cycle and RAM4 is used in the 4j + 2 cycle.
【0033】さて次に、出力端子O2 について考える。
C2 =19なので、制御回路100から、RAM1〜4
にそれぞれ独立したリードアドレスを与えて、19サイ
クル目にRAM1から0番地のデータa0 を読み出し、
20サイクル目にRAM2から0番地のデータa1 を読
み出し、21サイクル目にRAM3から0番地のデータ
a2 を読み出し、22サイクル目にRAM4から0番地
のデータa3 を読み出せば良い。Next, the output terminal O 2 will be considered.
Since C 2 = 19, the control circuit 100 sends RAMs 1 to 4
Independent read address is given to each of them, and data a 0 at address 0 is read from RAM 1 in the 19th cycle,
The data a 1 at address 0 is read from the RAM 2 in the 20th cycle, the data a 2 at address 0 is read from the RAM 3 in the 21st cycle, and the data a 3 at address 0 is read from the RAM 4 in the 22nd cycle.
【0034】また、23サイクル目にRAM1から1番
地のデータa4 を読み出し、24サイクル目にRAM2
から1番地のデータa5 を読み出し、25サイクル目に
RAM3から1番地のデータa6 を読み出し、26サイ
クル目にRAM4から1番地のデータa7 を読み出し、
以下、同様の動作を繰り返す。The data a 4 at the first address is read from the RAM1 in the 23rd cycle, and the RAM2 is read in the 24th cycle.
Data a 5 of the first address is read from the RAM 3, the data a 6 of the first address is read from the RAM 3 in the 25th cycle, and the data a 7 of the first address is read from the RAM 4 in the 26th cycle.
Hereinafter, the same operation is repeated.
【0035】そして、クロスバースイッチ5を制御し
て、19、23、27・・・サイクル目にはRAM1の
出力である(ア)を(キ)に、20、24、28・・・
サイクル目にはRAM2の出力である(イ)を(キ)
に、21、25、29・・・サイクル目にはRAM3の
出力である(ウ)を(キ)に、22、26、30・・・
サイクル目にはRAM4の出力である(エ)を(キ)に
出力させて、この値(キ)をセレクタ21を介して出力
端子O2 として取り出せば、入力に対して19サイクル
遅れたデータ列が得られる。Then, the crossbar switch 5 is controlled so that the output (A) of the RAM 1 is changed to (G) at the 19, 23, 27 ... Cycles, 20, 24, 28 ...
At the second cycle, the output of RAM2 is changed from (A) to (K).
In the 21st, 25th, 29th ... Cycle, the output (C) of the RAM 3 is changed to (G), 22, 26, 30 ...
At the cycle, if the output (D) of the RAM 4 is output to (K) and this value (K) is taken out through the selector 21 as the output terminal O 2 , the data string delayed by 19 cycles from the input. Is obtained.
【0036】しかし、出力端子O2 の為に、4j+3サ
イクル目にRAM1を使用し、4jサイクル目にRAM
2を使用し、4j+1サイクル目にRAM3を使用し、
4j+2サイクル目にRAM4を使用することになる
が、各サイクル(時刻)においてRAM1〜4は既に出
力端子O1 の為に使用しているのでこれは、不可能であ
る。However, because of the output terminal O 2 , the RAM1 is used at the 4j + 3th cycle, and the RAM is used at the 4jth cycle.
2 is used, RAM3 is used in the 4j + 1 cycle,
The RAM4 is used in the 4j + 2th cycle, but this is impossible because the RAM1 to RAM4 are already used for the output terminal O 1 in each cycle (time).
【0037】そこで、(キ)に入力に対して18=C2
−1サイクル遅らせたデータを出力させることを考え
る。制御回路100から、RAM1〜4にそれぞれ独立
したリードアドレスを与えて、18サイクル目にRAM
1から0番地のデータa0 を読み出し、19サイクル目
にRAM2から0番地のデータa1 を読み出し、20サ
イクル目にRAM3から0番地のデータa2 を読み出
し、21サイクル目にRAM4から0番地のデータa3
を読み出す。Therefore, 18 = C 2 with respect to the input in (ki)
Consider output of data delayed by one cycle. The control circuit 100 gives independent read addresses to the RAMs 1 to 4, and the RAMs are supplied in the 18th cycle.
The data a 0 of the address 1 to 0 is read, the data a 1 of the address 0 is read from the RAM 2 in the 19th cycle, the data a 2 of the address 0 is read from the RAM 3 in the 20th cycle, and the data a 0 of the RAM 4 is read in the 21st cycle. Data a 3
Read out.
【0038】さらに、22サイクル目にRAM1から1
番地のデータa4 を読み出し、23サイクル目にRAM
2から1番地のデータa5 を読み出し、24サイクル目
にRAM3から1番地のデータa6 を読み出し、25サ
イクル目にRAM4から1番地のデータa7 を読み出
し、以下、同様の動作を繰り返す。Further, in the 22nd cycle, RAM1 to RAM1
The data a 4 of the address is read out and the RAM is read in the 23rd cycle.
The data a 5 of the address 2 to 1 is read, the data a 6 of the address 1 is read from the RAM 3 in the 24th cycle, the data a 7 of the address 1 is read from the RAM 4 in the 25th cycle, and the same operation is repeated.
【0039】そして、クロスバースイッチ5を制御し
て、18、22、26・・・サイクル目にはRAM1の
出力である(ア)を(キ)に、19、23、27・・・
サイクル目にはRAM2の出力である(イ)を(キ)
に、20、24、28・・・サイクル目にはRAM3の
出力である(ウ)を(キ)に、21、25、29・・・
サイクル目にはRAM4の出力である(エ)を(キ)に
出力させれば、入力に対して18サイクル遅れたデータ
列が得られる。Then, the crossbar switch 5 is controlled to change the output (A) of the RAM 1 to (K) at the 18, 22, 26 ... Cycles, 19, 23, 27.
At the second cycle, the output of RAM2 is changed from (A) to (K).
At the 20th, 24th, 28th ... Cycle (21), 25, 29 ...
In the cycle, if the output (d) of the RAM 4 is output to (g), a data string delayed by 18 cycles from the input can be obtained.
【0040】今度は、4j+2サイクル目にはRAM1
を使用しており、4j+3サイクル目にはRAM2を使
用しており、4j サイクル目にはRAM3を使用し
ており、4j+1サイクル目にはRAM4を使用してい
ることになり、出力端子O0 と出力端子O1 の為に使用
している時刻と重なっていないので、大丈夫である。Next, in the 4j + 2th cycle, the RAM1
If you are using, we use RAM2 to 4j + 3 cycle, the 4j-th cycle and using RAM 3, 4j + 1 in cycle is now using the RAM 4, and the output terminal O 0 Since it does not overlap the time used for the output terminal O 1 , it is okay.
【0041】さて、(キ)の値は入力に対して18=C
2 −1サイクル遅れたデータであるので、単位遅延素子
31を介して出力端子O2 から取り出せば、入力に対し
て19サイクル遅れたデータ列が得られる。Now, the value of (ki) is 18 = C for the input.
Since the data is delayed by 2-1 cycle, if it is taken out from the output terminal O 2 via the unit delay element 31, a data string delayed by 19 cycles from the input can be obtained.
【0042】最後に、出力端子O3 について 考える。
C3 =27なので、制御回路100から、RAM1〜4
にそれぞれ独立したリードアドレスを与えて、27サイ
クル目にRAM1から0番地のデータa0 を読み出し、
28サイクル目にRAM2から0番地のデータa1 を読
み出し、29サイクル目にRAM3から0番地のデータ
a2 を読み出し、30サイクル目にRAM4から0番地
のデータa3 を読み出せば良い。Finally, consider the output terminal O 3 .
Since C 3 = 27, the control circuit 100 sends RAMs 1 to 4
To each of the read addresses independently, and in the 27th cycle, read data a 0 at address 0 from RAM 1,
The data a 1 at address 0 is read from the RAM 2 in the 28th cycle, the data a 2 at address 0 is read from the RAM 3 in the 29th cycle, and the data a 3 at address 0 is read from the RAM 4 in the 30th cycle.
【0043】また、31サイクル目にRAM1から1番
地のデータa4 を読み出し、32サイクル目にRAM2
から1番地のデータa5 を読み出し、33サイクル目に
RAM3から1番地のデータa6 を読み出し、34サイ
クル目にRAM4から1番地のデータa7 を読み出し、
以下、同様の動作を繰り返す。Further, the data a 4 at the first address is read from the RAM1 in the 31st cycle, and the RAM2 is read in the 32nd cycle.
Data a 5 of the first address is read from the RAM 3, the data a 6 of the first address is read from the RAM 3 in the 33rd cycle, and the data a 7 of the first address is read from the RAM 4 in the 34th cycle.
Hereinafter, the same operation is repeated.
【0044】そして、クロスバースイッチ5を制御し
て、27、31、35・・・サイクル目にはRAM1の
出力である(ア)を(ク)に、28、32、36・・・
サイクル目にはRAM2の出力である(イ)を(ク)
に、29、33、37・・・サイクル目にはRAM3の
出力である(ウ)を(ク)に、30、34、38・・・
サイクル目にはRAM4の出力である(エ)を(ク)
に、出力させて、この値(ク)をセレクタ22を介して
出力端子O3 として取り出せば、入力に対して27サイ
クル遅れたデータ列が得られる。Then, the crossbar switch 5 is controlled so that the output (a) of the RAM 1 is changed to (h) at the 27th, 31st, 35th ... Cycles, 28, 32, 36.
In the second cycle, the output of RAM2 is changed from (A) to (K).
At the 29th, 33rd, 37th ... Cycle, the output (C) of the RAM 3 is changed to (H), 30, 34, 38 ...
At the cycle, the output of RAM4 is changed from (D) to (K).
Then, by outputting this value (K) as the output terminal O 3 via the selector 22, a data string delayed by 27 cycles from the input can be obtained.
【0045】しかし、出力端子O3 の為に、4j+3サ
イクル目にRAM1を使用し、4jサイクル目にRAM
2を使用し、4j+1サイクル目にRAM3を使用し、
4j+2サイクル目にRAM4を使用することになる
が、各サイクル(時刻)においてRAM1〜4は既に出
力端子O1 の為に使用しているのでこれは、不可能であ
る。However, because of the output terminal O 3 , the RAM1 is used at the 4j + 3th cycle, and the RAM1 is used at the 4jth cycle.
2 is used, RAM3 is used in the 4j + 1 cycle,
The RAM4 is used in the 4j + 2th cycle, but this is impossible because the RAM1 to RAM4 are already used for the output terminal O 1 in each cycle (time).
【0046】そこで、(ク)に入力に対して26=C3
−1サイクル遅らせたデータを出力させることを考え
る。制御回路100から、RAM1〜4にそれぞれ独立
したリードアドレスを与えて、26サイクル目にRAM
1から0番地のデータa0 を読み出し、27サイクル目
にRAM2から0番地のデータa1 を読み出し、28サ
イクル目にRAM3から0番地のデータa2 を読み出
し、29サイクル目にRAM4から0番地のデータa3
を読み出せば良い。Therefore, 26 = C 3 with respect to the input in (H)
Consider output of data delayed by one cycle. The control circuit 100 gives independent read addresses to the RAMs 1 to 4, and the RAMs are read in the 26th cycle.
The data a 0 of the address 1 to 0 is read, the data a 1 of the address 0 is read from the RAM 2 in the 27th cycle, the data a 2 of the address 0 is read from the RAM 3 in the 28th cycle, and the data a 0 of the RAM 4 is read in the 29th cycle. Data a 3
Should be read.
【0047】また、30サイクル目にRAM1から1番
地のデータa4 を読み出し、31サイクル目にRAM2
から1番地のデータa5 を読み出し、32サイクル目に
RAM3から1番地のデータa6 を読み出し、33サイ
クル目にRAM4から1番地のデータa7 を読み出し、
以下、同様の動作を繰り返す。Further, the data a 4 at the first address is read from the RAM1 in the 30th cycle, and the RAM2 is read in the 31st cycle.
Data a 5 of the first address is read from the RAM 3, the data a 6 of the first address is read from the RAM 3 in the 32nd cycle, and the data a 7 of the first address is read from the RAM 4 in the 33rd cycle.
Hereinafter, the same operation is repeated.
【0048】そして、クロスバースイッチ5を制御し
て、26、30、34・・・サイクル目にはRAM1の
出力である(ア)を(ク)に、27、31、35・・・
サイクル目にはRAM2の出力である(イ)を(ク)
に、28、32、36・・・サイクル目にはRAM3の
出力である(ウ)を(ク)に、29、33、37・・・
サイクル目にはRAM4の出力である(エ)を(ク)に
出力させれば良い。Then, the crossbar switch 5 is controlled to change the output (a) of the RAM 1 to (h) at the 26th, 30th, 34th ... 27th, 31, 35th ...
In the second cycle, the output of RAM2 is changed from (A) to (K).
In the 28th, 32nd, 36th cycle, the output (c) of the RAM 3 is changed to (h), 29, 33, 37, ...
At the cycle, the output (D) of the RAM 4 may be output to (K).
【0049】しかし、今度は、4j+2サイクル目にR
AM1を使用し、4j+3サイクル目にRAM2を使用
し、4jサイクル目にRAM3を使用し、4j+1サイ
クル目にRAM4を使用することになるが、各サイクル
(時刻)においてRAM1〜4は既に出力端子O2 の為
に使用しているのでこれも、不可能である。However, this time, at the 4j + 2th cycle, R
AM1 is used, RAM2 is used in the 4j + 3th cycle, RAM3 is used in the 4jth cycle, and RAM4 is used in the 4j + 1th cycle. At each cycle (time), the RAM1 to 4 are already output terminal O. This is also impossible because it is used for 2 .
【0050】そこで、さらに(ク)に入力に対して25
=C3 −2サイクル遅らせたデータを出力させることを
考える。制御回路100から、RAM1〜4にそれぞれ
独立したリードアドレスを与えて、25サイクル目にR
AM1から0番地のデータa0を読み出し、26サイク
ル目にRAM2から0番地のデータa1を読み出し、2
7サイクル目にRAM3から0番地のデータa2を読み
出し、28サイクル目にRAM4から0番地のデータa
3を読み出す。Therefore, in addition to (K), 25 for the input.
= Considering that to output C 3 -2-cycle delayed data. The control circuit 100 gives independent read addresses to the RAMs 1 to 4, and at the 25th cycle R
The data a0 at address 0 is read from AM1, the data a1 at address 0 is read from RAM2 at the 26th cycle, and 2
Data a2 at address 0 is read from RAM3 in the 7th cycle, and data a2 at address 0 is read from RAM4 in the 28th cycle.
Read 3
【0051】また、29サイクル目にRAM1から1番
地のデータa4を読み出し、30サイクル目にRAM2
から1番地のデータa5を読み出し、31サイクル目に
RAM3から1番地のデータa6を読み出し、32サイ
クル目にRAM4から1番地のデータa7を読み出し、
以下、同様の動作を繰り返す。The data a4 at the first address is read from the RAM1 in the 29th cycle, and the RAM2 is read in the 30th cycle.
To read data a5 at the first address from the RAM3, read data a6 at the first address from the RAM3 at the 31st cycle, read data a7 at the first address from the RAM4 at the thirty-second cycle,
Hereinafter, the same operation is repeated.
【0052】そして、クロスバースイッチ5を制御し
て、25、29、33・・・サイクル目にはRAM1の
出力である(ア)を(ク)に、26、30、34・・・
サイクル目にはRAM2の出力である(イ)を(ク)
に、27、31、35・・・サイクル目にはRAM3の
出力である(ウ)を(ク)に、28、32、36・・・
サイクル目にはRAM4の出力である(エ)を(ク)に
出力させれば、入力に対して25サイクル遅れたデータ
列が得られる。Then, by controlling the crossbar switch 5, 26th, 30th, 34th, ...
In the second cycle, the output of RAM2 is changed from (A) to (K).
At the 27th, 31st, 35th ... Cycle, the output (C) of the RAM 3 is turned to (H), 28, 32, 36 ...
If the output (d) of the RAM 4 is output to (h) at the cycle, a data string delayed by 25 cycles from the input can be obtained.
【0053】今度は、4j+1サイクル目にはRAM1
を使用しており、4j+2サイクル目にはRAM2を使
用しており、4j+3サイクル目にはRAM3を使用し
ており、4jサイクル目にはRAM4を使用しているこ
とになり、出力端子O0 、O1 およびO2 の為に使用し
ている時刻と重なっていないので、大丈夫である。This time, in the 4j + 1 cycle RAM1
, RAM2 is used in the 4j + 2th cycle, RAM3 is used in the 4j + 3th cycle, and RAM4 is used in the 4jth cycle. Therefore, the output terminal O 0 , Since it does not overlap with the time used for O 1 and O 2 , it is okay.
【0054】さて、(ク)の値は入力に対して25=C
3 −2サイクル遅れたデータであるので、単位遅延素子
33、34を介して出力端子O3 から取り出せば、入力
に対して27サイクル遅れたデータ列が得られる。Now, the value of (h) is 25 = C for the input.
Since the data is delayed by 3−2 cycles, if it is taken out from the output terminal O 3 via the unit delay elements 33 and 34, a data string delayed by 27 cycles from the input can be obtained.
【0055】以上をまとめると、出力端子Og (g=
1、2・・・n−1)について考える場合、まず、Cg
サイクル目にRAM1から0番地のデータa0 を読み出
し、Cg+1 サイクル目にRAM2から0番地のデータa
1 を読み出し、Cg+2 サイクル目にRAM3から0番地
のデータa2 を読み出し、Cg+3 サイクル目にRAM4
から0番地のデータa3 を読み出す。In summary, the output terminal O g (g =
When considering 1, 2 ... n-1), first, C g
The data a 0 at the address 0 is read from the RAM 1 in the cycle, and the data a 0 at the address 0 in the RAM 2 is read in the C g + 1 cycle.
1 is read, the data a 2 at the address 0 is read from the RAM 3 in the C g + 2 cycle, and the RAM 4 is read in the C g + 3 cycle.
The data a 3 at address 0 is read from.
【0056】さらに、Cg+4 サイクル目にRAM1から
1番地のデータa4 を読み出し、Cg+5 サイクル目にR
AM2から1番地のデータa5 を読み出し、Cg+6 サイ
クル目にRAM3から1番地のデータa6 を読み出し、
Cg+7 サイクル目にRAM4から1番地のデータa7 を
読み出し、以下、同様の動作を繰り返して出力させるこ
とを考え、各サイクル(時刻)においてRAM1〜4が
出力端子O0 〜Og-1 の為に使用していないときは、上
述の読み出した値をクロスバースイッチ5を介して出力
端子Og から取り出せば良い。[0056] In addition, C g + 4 to cycle reads data a 4 of the first address from the RAM1, C g + 5 in cycle R
Data a 5 at address 1 is read from AM2, data a 6 at address 1 is read from RAM 3 at the C g + 6th cycle,
Considering that the data a 7 at the first address is read from the RAM 4 at the C g + 7th cycle and the same operation is repeated and outputted thereafter, the RAMs 1 to 4 have their output terminals O 0 to O g-at each cycle (time). When it is not used for 1 , the above-mentioned read value may be taken out from the output terminal O g via the crossbar switch 5.
【0057】もし使用しているときは、Cg-1 サイクル
目にRAM1から0番地のデータa0 を読み出し、Cg
サイクル目にRAM2から0番地のデータa1 を読み出
し、Cg+1 サイクル目にRAM3から0番地のデータa
2 を読み出し、Cg+2 サイクル目にRAM4から0番地
のデータa3 を読み出す。If it is being used, the data a 0 at the address 0 is read from the RAM 1 in the C g-1 cycle, and C g is read.
The data a 1 at the address 0 is read from the RAM 2 in the cycle, and the data a 1 at the address 0 in the RAM 3 is read in the C g + 1 cycle.
2 is read, and the data a 3 at address 0 is read from the RAM 4 at the C g + 2 cycle.
【0058】さらに、Cg+3 サイクル目にRAM1から
1番地のデータa4 を読み出し、Cg+4 サイクル目にR
AM2から1番地のデータa5 を読み出し、Cg+5 サイ
クル目にRAM3から1番地のデータa6 を読み出し、
Cg+6 サイクル目にRAM4から1番地のデータa7 を
読み出し、以下、同様の動作を繰り返して出力させるこ
とを考え、各サイクル(時刻)においてRAM1〜4が
出力端子O0 〜Og-1 の為に使用していないときは、上
述の読み出した値をクロスバースイッチ5、および単位
遅延素子1個を介して、出力端子Og から取り出せば良
い。[0058] In addition, C g + 3 in cycle reads data a 4 of the first address from the RAM1, C g + 4 to cycle R
Data a 5 at address 1 is read from AM2, data a 6 at address 1 is read from RAM 3 at the C g + 5th cycle,
Considering that the data a 7 at the first address is read from the RAM 4 at the C g + 6th cycle and the same operation is repeated and outputted thereafter, the RAMs 1 to 4 have their output terminals O 0 to O g-at each cycle (time). When it is not used for 1 , the read value may be taken out from the output terminal O g via the crossbar switch 5 and one unit delay element.
【0059】もし使用しているときは、Cg-2 サイクル
目にRAM1から0番地のデータa0 を読み出し、C
g-1 サイクル目にRAM2から0番地のデータa1 を読
み出し、Cg サイクル目にRAM3から0番地のデータ
a2 を読み出し、Cg+1 サイクル目にRAM4から0番
地のデータa3 を読み出す。If it is being used, the data a 0 at the address 0 is read from RAM 1 at the C g -2 cycle, and C
The data a 1 at the address 0 is read from the RAM 2 in the g-1 cycle, the data a 2 at the address 0 is read from the RAM 3 in the C g cycle, and the data a 3 at the address 0 is read from the RAM 4 in the C g + 1 cycle. ..
【0060】また、Cg+2 サイクル目にRAM1から1
番地のデータa4 を読み出し、Cg+3 サイクル目にRA
M2から1番地のデータa5 を読み出し、Cg+4 サイク
ル目にRAM3から1番地のデータa6 を読み出し、C
g+5 サイクル目にRAM4から1番地のデータa7 を読
み出し、以下、同様の動作を繰り返して出力させること
を考え、各サイクル(時刻)においてRAM1〜4が出
力端子O0 〜Og-1 の為に使用していないときは、上述
の読み出した値をクロスバースイッチ5、および単位遅
延素子2個を介して、出力端子Og から取り出せば良
い。Further, from the RAM 1 to 1 in the C g + 2 cycle
The data a 4 at the address is read and RA is given at the C g + 3 cycle.
The data a 5 at the first address is read from M2, the data a 6 at the first address is read from the RAM 3 at the C g + 4th cycle, and C
Considering that the data a 7 at the first address is read from the RAM 4 in the g + 5th cycle and the same operation is repeated and output thereafter, the RAMs 1 to 4 output the output terminals O 0 to O g-1 in each cycle (time). When it is not used for this reason, the read value may be taken out from the output terminal O g via the crossbar switch 5 and the two unit delay elements.
【0061】以下、同様にしていけば、各サイクル(時
刻)においてRAM1〜4が出力端子O0 〜Og-1 の為
に使用していないときが必ずあるので、そのときの値を
クロスバースイッチ5、および単位遅延素子数個を介し
て、出力端子Og から取り出せば良い。In the same manner, the RAMs 1 to 4 are not always used for the output terminals O 0 to O g-1 in each cycle (time). Therefore, the value at that time is set to the crossbar. It may be taken out from the output terminal O g via the switch 5 and several unit delay elements.
【0062】また、入力データレートに対して図1の構
成がp倍の高速動作可能な場合は、p重の時分割多重処
理により、さらに回路規模を小さくできる。Further, when the configuration of FIG. 1 can operate at a speed p times higher than the input data rate, the circuit scale can be further reduced by the p-fold time division multiplexing processing.
【0063】こうして上述の装置によれば、m×bビッ
トのメモリー素子程度の回路規模で多出力遅延回路を構
成することができるものである。Thus, according to the above-mentioned device, a multi-output delay circuit can be constructed with a circuit scale of about m × b bit memory element.
【0064】以上で、図1の説明を終わるが、図1にお
いては各RAMは1サイクル内に、ライトとリードが各
1回ずつ行えることが前提であるが、もし1サイクル内
にライトもしくはリードのどちらか1回のみしか行えな
いときは、図3の構成をとれば良い。Although the description of FIG. 1 is completed above, it is assumed in FIG. 1 that each RAM can perform write and read once in one cycle, but if write or read is performed in one cycle. When either of the above can be performed only once, the configuration of FIG. 3 may be adopted.
【0065】図3において、出力端子Og (g=0、
1、2・・・n−1)について考える場合、まず、Cg
サイクル目にRAM41から0番地のデータa0 を読み
出し、Cg+1 サイクル目にRAM42から0番地のデー
タa1 を読み出し、Cg+2 サイクル目にRAM43から
0番地のデータa2 を読み出し、Cg+3 サイクル目にR
AM44から0番地のデータa3 を読み出し、Cg+4 サ
イクル目にRAM45から0番地のデータa4 を読み出
す。In FIG. 3, the output terminal O g (g = 0,
When considering 1, 2 ... n-1), first, C g
Reading data a 0 address 0 from RAM41 to cycle, reads the data a 1 from C g + 1 cycle in RAM 42 at address 0, the read data a 2 of address 0 from RAM43 to C g + 2 cycle, R at C g + 3 cycle
The data a 3 at address 0 is read from the AM 44, and the data a 4 at address 0 is read from the RAM 45 at the C g + 4 cycle.
【0066】また、Cg+5 サイクル目にRAM41から
1番地のデータa5 を読み出し、Cg+6 サイクル目にR
AM42から1番地のデータa6 を読み出し、Cg+7 サ
イクル目にRAM43から1番地のデータa7 を読み出
し、以下、同様の動作を繰り返して出力させることを考
え、各サイクル(時刻)においてRAM41〜45が入
力端子Iからのデータを書き込む為、または出力端子O
0 〜Og-1 への読み出しの為のどちらにも使用していな
いときは、上述の読み出した値をクロスバースイッチ4
6を介して出力端子Og から取り出せば良い。Further, the data a 5 at the first address is read from the RAM 41 in the C g + 5 cycle, and the R data is read in the C g + 6 cycle.
The data a 6 at the first address is read from the AM 42, the data a 7 at the first address is read from the RAM 43 at the C g + 7th cycle, and thereafter, the same operation is repeatedly output, and the RAM 41 is read at each cycle (time). ~ 45 for writing data from the input terminal I, or the output terminal O
When it is not used for reading from 0 to O g-1 , the above read value is used for crossbar switch 4
It may be taken out from the output terminal O g via 6.
【0067】もし使用しているときは、Cg-1 サイクル
目にRAM41から0番地のデータa0 を読み出し、C
g サイクル目にRAM42から0番地のデータa1 を読
み出し、Cg+1 サイクル目にRAM43から0番地のデ
ータa2 を読み出し、Cg+2 サイクル目にRAM44か
ら0番地のデータa3 を読み出し、Cg+3 サイクル目に
RAM45から0番地のデータa4 を読み出す。If it is being used, the data a 0 at the address 0 is read from the RAM 41 at the C g-1 cycle and C
The data a 1 at the address 0 is read from the RAM 42 in the g cycle, the data a 2 at the address 0 is read from the RAM 43 in the C g + 1 cycle, and the data a 3 at the address 0 is read from the RAM 44 in the C g + 2 cycle. , C g + 3 cycle, the data a 4 at address 0 is read from the RAM 45.
【0068】さらに、Cg+4 サイクル目にRAM41か
ら1番地のデータa5 を読み出し、Cg+5 サイクル目に
RAM42から1番地のデータa6 を読み出し、Cg+6
サイクル目にRAM43から1番地のデータa7 を読み
出し、以下、同様の動作を繰り返して出力させることを
考え、各サイクル(時刻)においてRAM41〜45が
入力端子Iからのデータを書き込む為、または出力端子
O0 〜Og-1 への読み出しの為のどちらにも使用してい
ないときは、上述の読み出した値をクロスバースイッチ
46、および単位遅延素子1個を介して、出力端子Og
から取り出せば良い。Further, the data a 5 at the first address is read from the RAM 41 at the C g + 4 cycle, the data a 6 at the first address is read from the RAM 42 at the C g + 5 cycle, and C g + 6
In order to read the data a 7 at the first address from the RAM 43 at the cycle and output the same operation repeatedly thereafter, the RAMs 41 to 45 write the data from the input terminal I at each cycle (time) or output the data. When it is not used for reading the terminals O 0 to O g-1 , the read value is output to the output terminal O g via the crossbar switch 46 and one unit delay element.
Just take it out.
【0069】もし使用しているときは、Cg-2 サイクル
目にRAM41から0番地のデータa0 を読み出し、C
g-1 サイクル目にRAM42から0番地のデータa1 を
読み出し、Cg サイクル目にRAM43から0番地のデ
ータa2 を読み出し、Cg+1 サイクル目にRAM44か
ら0番地のデータa3 を読み出し、Cg+2 サイクル目に
RAM45から0番地のデータa4 を読み出す。If it is being used, the data a 0 at the address 0 is read from the RAM 41 at the C g -2 cycle, and C
The data a 1 at the address 0 is read from the RAM 42 in the g-1 cycle, the data a 2 at the address 0 is read from the RAM 43 in the C g cycle, and the data a 3 at the address 0 is read from the RAM 44 in the C g + 1 cycle. , C g + 2 cycle, the data a 4 at address 0 is read from the RAM 45.
【0070】また、Cg+3 サイクル目にRAM41から
1番地のデータa5 を読み出し、Cg+4 サイクル目にR
AM42から1番地のデータa6 を読み出し、Cg+5 サ
イクル目にRAM43から1番地のデータa7 を読み出
し、以下、同様の動作を繰り返して出力させることを考
え、各サイクル(時刻)においてRAM41〜45が入
力端子Iからのデータを書き込む為、または出力端子O
0 〜Og-1 への読み出しの為のどちらにも使用していな
いときは、上述の読み出した値をクロスバースイッチ4
6、および単位遅延素子2個を介して、出力端子Og か
ら取り出せば良い。[0070] Also, C g + 3 in cycle reads data a 5 of the first address from the RAM41, C g + 4 to cycle R
The data a 6 at the first address is read from the AM 42, the data a 7 at the first address is read from the RAM 43 at the C g + 5th cycle, and thereafter, the same operation is repeated and output, and the RAM 41 is read at each cycle (time). ~ 45 for writing data from the input terminal I, or the output terminal O
When it is not used for reading from 0 to O g-1 , the above read value is used for crossbar switch 4
6 and two unit delay elements may be taken out from the output terminal O g .
【0071】以下、同様にしていけば、各サイクル(時
刻)においてRAM41〜45が入力端子Iからのデー
タを書き込む為、または出力端子O0 〜Og-1 への読み
出しの為のどちらにも使用していないときが必ずあるの
で、そのときの値をクロスバースイッチ46、および単
位遅延素子数個を介して、出力端子Og から取り出せば
良い。In the same manner, the RAMs 41 to 45 both write data from the input terminal I or read data from the output terminals O 0 to O g-1 in each cycle (time). Since it is always used, the value at that time may be taken out from the output terminal O g via the crossbar switch 46 and several unit delay elements.
【0072】[0072]
【発明の効果】この発明によれば、m×bビットのメモ
リー素子程度の回路規模で多出力遅延回路を構成するこ
とができるようになった。According to the present invention, a multi-output delay circuit can be constructed with a circuit scale of about m × b bit memory element.
【図1】本発明による多出力遅延回路の一例の構成図で
ある。FIG. 1 is a configuration diagram of an example of a multi-output delay circuit according to the present invention.
【図2】その説明のための図である。FIG. 2 is a diagram for explaining the explanation.
【図3】本発明による多出力遅延回路の他の例の構成図
である。FIG. 3 is a configuration diagram of another example of the multi-output delay circuit according to the present invention.
1〜4 m/4ワードRAM 5 クロスバースイッチ 10 1入力4出力のセレクタ 30〜35 レジスタ 20〜22 セレクタ 100 制御回路 1 to 4 m / 4 word RAM 5 crossbar switch 10 1 input 4 output selector 30 to 35 register 20 to 22 selector 100 control circuit
Claims (1)
きに、ある特定のディレイ(C0 )だけ遅れて出力する
出力端子O0 と、ある特定のディレイ(C1 )だけ遅れ
て出力する出力端子O1 と、・・・ある特定のディレイ
(Cn-1 )だけ遅れて出力する出力端子On-1 とを有す
る多出力遅延回路において、 合計でm(=max〔C0 、C1 ・・・Cn-1 〕)ワー
ドとなる複数のメモリを有し、 上記メモリの出力をクロスバースイッチ、及び、1出力
遅延回路を介して出力することを特徴とする多出力遅延
回路。1. When a data string is serially input, an output terminal O 0 is output with a delay of a specific delay (C 0 ) and an output terminal O 0 is output with a delay of a specific delay (C 1 ). an output terminal O 1, in ... certain delay (C n-1) multi-output delay circuit and an output terminal O n-1 which delayed output, a total of m (= max [C 0, C 1 ... C n-1 ]) a plurality of memories each of which is a word, and the output of the memories is output via a crossbar switch and a one-output delay circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4095568A JPH05289989A (en) | 1992-04-15 | 1992-04-15 | Multi-output delay circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4095568A JPH05289989A (en) | 1992-04-15 | 1992-04-15 | Multi-output delay circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05289989A true JPH05289989A (en) | 1993-11-05 |
Family
ID=14141202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4095568A Pending JPH05289989A (en) | 1992-04-15 | 1992-04-15 | Multi-output delay circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05289989A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007531957A (en) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | Asynchronous static random access memory |
JP2009259392A (en) * | 1997-09-16 | 2009-11-05 | Siemens Ag | Memory architecture |
-
1992
- 1992-04-15 JP JP4095568A patent/JPH05289989A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009259392A (en) * | 1997-09-16 | 2009-11-05 | Siemens Ag | Memory architecture |
JP2007531957A (en) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | Asynchronous static random access memory |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5410727A (en) | Input/output system for a massively parallel, single instruction, multiple data (SIMD) computer providing for the simultaneous transfer of data between a host computer input/output system and all SIMD memory devices | |
US5410719A (en) | Field compositor for merging data and including cells each receiving three control and two data inputs and generating one control and one data output therefrom | |
KR930018594A (en) | Semiconductor memory | |
JPH01258066A (en) | Cross memory for data processing circuit | |
KR980004059A (en) | Data processing apparatus and register address conversion method | |
US5280620A (en) | Coupling network for a data processor, including a series connection of a cross-bar switch and an array of silos | |
US4800535A (en) | Interleaved memory addressing system and method using a parity signal | |
JPH05289989A (en) | Multi-output delay circuit | |
JP2001229688A (en) | Hybrid data i/o for memory application | |
JPH07321820A (en) | Interconnection memory | |
US5801981A (en) | Serial access memory with reduced loop-line delay | |
CA1191211A (en) | Electronic time switch | |
US4625130A (en) | Mask signal generator | |
US5875147A (en) | Address alignment system for semiconductor memory device | |
WO2021090711A1 (en) | Data processing device and information processing device | |
WO2021117112A1 (en) | Computation device and computation system | |
JPS63165922A (en) | Input/output timing generator for subscreen | |
GB1586647A (en) | Arrangement for branching an information flow | |
JP2922963B2 (en) | Sequence controller | |
JPS59148943A (en) | Memory circuit | |
JPH0668055A (en) | Digital signal processor | |
CN116068356A (en) | Test circuit and operation method thereof | |
JP2945280B2 (en) | Parallel / serial converter and serial / parallel converter | |
RU1789980C (en) | Device for summing in binary and binary-coded decimal systems | |
SU902073A1 (en) | Associative storage device |