JPH05289989A - Multi-output delay circuit - Google Patents
Multi-output delay circuitInfo
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- JPH05289989A JPH05289989A JP4095568A JP9556892A JPH05289989A JP H05289989 A JPH05289989 A JP H05289989A JP 4095568 A JP4095568 A JP 4095568A JP 9556892 A JP9556892 A JP 9556892A JP H05289989 A JPH05289989 A JP H05289989A
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- cycle
- data
- address
- read
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、データ列がシリアルに
入力されて来たときに、ある特定のディレイ（Ｃ0 ）だ
け遅れて出力する出力端子Ｏ0 と、ある特定のディレイ
（Ｃ1 ）だけ遅れて出力する出力端子Ｏ1 と、・・・あ
る特定のディレイ（Ｃn-1 ）だけ遅れて出力する出力端
子Ｏn-1 とを有する多出力遅延回路に関するものであ
る。The present invention relates, when the data row came inputted serially, an output terminal O 0 to a certain delay (C 0) delayed output, a certain delay (C 1 ), And a multi-output delay circuit having an output terminal O 1 that outputs with a delay of ( 1 ) and an output terminal O n-1 that outputs with a certain delay (C n-1 ).
【０００２】[0002]
【従来の技術】データ列｛ａ0 、ａ1 、ａ2 、ａ3 ・・
・｝がシリアルに入力されて来たときにある特定のディ
レイ（Ｃ0 ）だけ遅れて出力する出力端子Ｏ0 と、ある
特定のディレイ（Ｃ1 ）だけ遅れて出力する出力端子Ｏ
1 と、・・・ある特定のディレイ（Ｃn-1 ）だけ遅れて
出力する出力端子Ｏn-1 とを有する多出力遅延回路を構
成しようとすると、従来ｎ個のｍワードＦＩＦＯが必要
であった。ただし、ｍ＝ｍａｘ〔Ｃ0 、Ｃ1 ・・・Ｃ
n-1 〕である。また、ｍワードＦＩＦＯとは０〜ｍの任
意の値だけ入力データ列をディレイさせて出力すること
の出来る可変遅延素子のことである（ｎは２以上の整
数）。2. Description of the Related Art Data strings {a 0 , a 1 , a 2 , a 3 ...
.} Is serially input, the output terminal O 0 is delayed by a specific delay (C 0 ) and the output terminal O is delayed by a specific delay (C 1 ) and is output.
1, when you try to configure a multi-output delay circuit and an output terminal O n-1 to output delayed by ... certain delay (C n-1), requires a conventional n m-word FIFO there were. However, m = max [C 0 , C 1 ... C
n-1 ]. The m-word FIFO is a variable delay element capable of delaying and outputting the input data string by an arbitrary value of 0 to m (n is an integer of 2 or more).
【０００３】つまり、従来は、ｎ個のＦＩＦＯの入力端
子すべてに入力データ列｛ａ0 、ａ 1 、ａ2 、ａ3 ・・
・｝をシリアルに入力し、１番目のＦＩＦＯのディレイ
量はＣ0 に設定し、２番目のＦＩＦＯのディレイ量はＣ
1 に設定し、・・・ｎ番目のＦＩＦＯのディレイ量はＣ
n-1 に設定すれば、１番目のＦＩＦＯの出力端子から
は、Ｃ0 だけ遅れて出力することができ、２番目のＦＩ
ＦＯの出力端子からは、Ｃ1 だけ遅れて出力することが
でき、・・・ｎ番目のＦＩＦＯの出力端子からは、Ｃ
n-1 だけ遅れて出力することができるので、１〜ｎ番目
のＦＩＦＯの出力端子をそれぞれ出力端子Ｏ0 〜Ｏn-1
とすれば良かった。That is, conventionally, the input terminals of n FIFOs have been used.
Input data string for all children {a0, A 1, A2, A3・ ・
.} Is serially input and the delay of the first FIFO
Amount is C0And the delay amount of the second FIFO is C
1, And the delay amount of the nth FIFO is C
n-1If set to, from the output terminal of the first FIFO
Is C0Can be output with a delay only by the second FI
From the output terminal of FO, C1Can be output only after a delay
You can ... C from the output terminal of the nth FIFO
n-1Since it can be output with only a delay, the 1st to nth
The output terminals of the FIFO of0~ On-1
It should have been said.
【０００４】ところがこの場合に、データａi の語長を
ｂビットとすると、ｍワードＦＩＦＯ内にはｍ×ｂビッ
トのメモリー素子が必要であり、上述の従来回路ではｎ
個ｍワードＦＩＦＯがあるので、合計ｎ×ｍ×ｂビット
のメモリー素子が必要である。従って、回路規模が大き
くなるという欠点があった。In this case, however, assuming that the word length of the data a i is b bits, an m word FIFO requires m × b bit memory elements.
Since there are m word FIFOs, a total of n × m × b bits of memory elements are required. Therefore, there is a drawback that the circuit scale becomes large.
【０００５】[0005]
【発明が解決しようとする課題】解決しようとする問題
点は、従来の装置では回路規模が大きくなるという欠点
があったというものである。The problem to be solved is that the conventional device has a drawback that the circuit scale becomes large.
【０００６】[0006]
【課題を解決するための手段】本発明は、データ列がシ
リアルに入力されて来たときに、ある特定のディレイ
（Ｃ0 ）だけ遅れて出力する出力端子Ｏ0 と、ある特定
のディレイ（Ｃ1 ）だけ遅れて出力する出力端子Ｏ
1 と、・・・ある特定のディレイ（Ｃn-1 ）だけ遅れて
出力する出力端子Ｏn-1 とを有する多出力遅延回路にお
いて、合計でｍ（＝ｍａｘ〔Ｃ0 、Ｃ1 ・・・
Ｃn-1 〕）ワードとなる複数のメモリ１〜４を有し、上
記メモリの出力をクロスバースイッチ５、及び、１出力
遅延回路３０〜３５を介して出力することを特徴とする
多出力遅延回路である。According to the present invention, when a data string is serially input, an output terminal O 0 which outputs with a delay of a certain delay (C 0 ) and a certain delay (C 0 ). Output terminal O that outputs with a delay of C 1 )
In the multi-output delay circuit having 1 and the output terminal O n-1 which outputs with a delay of a specific delay (C n-1 ), a total of m (= max [C 0 , C 1, ...・
C n-1 ]) has a plurality of memories 1 to 4 each serving as a word, and outputs the outputs of the memories through the crossbar switch 5 and the 1-output delay circuits 30 to 35. It is a delay circuit.
【０００７】[0007]
【作用】これによれば、ｍ×ｂビットのメモリー素子程
度の回路規模で多出力遅延回路を構成することができ
る。According to this, a multi-output delay circuit can be constructed with a circuit scale of about m × b bit memory element.
【０００８】[0008]
【実施例】ｎ＝４、ｍ＝「４の倍数」の場合についての
本発明の実施例を図１に記す。この図において、制御回
路１００を用いて、１入力４出力のセレクタ１０、及
び、ｍ／４ワードＲＡＭ１〜４のライトアドレスを制御
する。EXAMPLE An example of the present invention in the case of n = 4 and m = “multiple of 4” is shown in FIG. In this figure, the control circuit 100 is used to control the 1-input 4-output selector 10 and the write addresses of the m / 4 word RAMs 1 to 4.
【０００９】これによって、０サイクル目に入力されて
来るデータａ0 をＲＡＭ１の０番地に書き込み、１サイ
クル目に入力されて来るデータａ1 をＲＡＭ２の０番地
に書き込み、２サイクル目に入力されて来るデータａ2
をＲＡＭ３の０番地に書き込み、３サイクル目に入力さ
れて来るデータａ3 をＲＡＭ４の０番地に書き込む。As a result, the data a 0 input at the 0th cycle is written to the address 0 of the RAM 1 and the data a 1 input at the 1st cycle is written to the address 0 of the RAM 2 and the data a 1 is input at the second cycle. Data a 2
Is written in the address 0 of the RAM 3 and the data a 3 input in the third cycle is written in the address 0 of the RAM 4.
【００１０】さらに、４サイクル目に入力されて来るデ
ータａ4 をＲＡＭ１の１番地に書き込み、５サイクル目
に入力されて来るデータａ5 をＲＡＭ２の１番地に書き
込み、６サイクル目に入力されて来るデータａ6 をＲＡ
Ｍ３の１番地に書き込み、７サイクル目に入力されて来
るデータａ7 をＲＡＭ４の１番地に書き込む。Further, the data a 4 input in the 4th cycle is written in the address 1 of the RAM 1, the data a 5 input in the 5th cycle is written in the address 1 of the RAM 2, and the data a 4 is input in the 6th cycle. RA for incoming data a 6
The data is written in the address 1 of M3, and the data a 7 input in the 7th cycle is written in the address 1 of the RAM4.
【００１１】また、８サイクル目に入力されて来るデー
タａ8 をＲＡＭ１の２番地に書き込み、９サイクル目に
入力されて来るデータａ9 をＲＡＭ２の２番地に書き込
み、以下、同様の動作を繰り返す。Further, the data a 8 input in the 8th cycle is written in the address 2 of the RAM 1, the data a 9 input in the 9th cycle is written in the address 2 of the RAM 2, and the same operation is repeated. ..
【００１２】さらに、ｍ−６サイクル目に入力されて来
るデータａm-6 をＲＡＭ３の（ｍ／４）−２番地に書き
込み、ｍ−５サイクル目に入力されて来るデータａm-5
をＲＡＭ４の（ｍ／４）−２番地に書き込む。Further, the data a m-6 input in the m-6th cycle is written in the address (m / 4) -2 of the RAM 3 and the data a m-5 input in the m-5th cycle.
Is written in the address (m / 4) -2 of RAM4.
【００１３】また、ｍ−４サイクル目に入力されて来る
データａm-4 をＲＡＭ１の（ｍ／４）−１番地に書き込
み、ｍ−３サイクル目に入力されて来るデータａm-3 を
ＲＡＭ２の（ｍ／４）−１番地に書き込み、ｍ−２サイ
クル目に入力されて来るデータａm-2 をＲＡＭ３の（ｍ
／４）−１番地に書き込み、ｍ−１サイクル目に入力さ
れて来るデータａm-1 をＲＡＭ４の（ｍ／４）−１番地
に書き込む。Further, the data a m-4 input in the m-4th cycle is written to the address (m / 4) -1 of the RAM 1 and the data a m-3 input in the m-3th cycle is written. Data (m / 4) -1 of RAM2 is written to and data a m-2 input at the m-2 cycle is input to (m / 4) of RAM3.
/ 4) -1 address, and the data a m-1 input at the m-1 cycle is written to the (m / 4) -1 address of RAM4.
【００１４】さらに、ｍサイクル目に入力されて来るデ
ータａm をＲＡＭ１の０番地に書き込み、ｍ＋１サイク
ル目に入力されて来るデータａm+1 をＲＡＭ２の０番地
に書き込み、ｍ＋２サイクル目に入力されて来るデータ
ａm+2 をＲＡＭ３の０番地に書き込み、ｍ＋３サイクル
目に入力されて来るデータａm+3 をＲＡＭ４の０番地に
書き込む。Further, the data a m input at the m-th cycle is written in the address 0 of the RAM1, the data a m + 1 input at the m + 1-th cycle is written in the address 0 of the RAM2, and the data is input at the m + 2-th cycle. The received data a m + 2 is written in the address 0 of the RAM 3, and the data a m + 3 input in the m + 3 cycle is written in the address 0 of the RAM 4.
【００１５】また、ｍ＋４サイクル目に入力されて来る
データａm+4 をＲＡＭ１の１番地に書き込み、ｍ＋５サ
イクル目に入力されて来るデータａm+5 をＲＡＭ２の１
番地に書き込み、ｍ＋６サイクル目に入力されて来るデ
ータａm+6 をＲＡＭ３の１番地に書き込み、ｍ＋７サイ
クル目に入力されて来るデータａm+7 をＲＡＭ４の１番
地に書き込む。Further, the data a m + 4 input in the m + 4 cycle is written in the first address of the RAM1, and the data a m + 5 input in the m + 5 cycle is written in the RAM1.
The data a m + 6 input at the m + 6th cycle is written to the first address of the RAM3, and the data am + 7 input at the m + 7th cycle is written to the first address of the RAM4.
【００１６】さらに、ｍ＋８サイクル目に入力されて来
るデータａm+8 をＲＡＭ１の２番地に書き込み、ｍ＋９
サイクル目に入力されて来るデータａm+9 をＲＡＭ２の
２番地に書き込み、以下、同様の動作を繰り返す。Further, the data a m + 8 input in the m + 8th cycle is written in the second address of the RAM1 and m + 9.
The data a m + 9 input in the cycle is written in the second address of the RAM 2, and the same operation is repeated thereafter.
【００１７】また、ｋｍ−６サイクル目に入力されて来
るデータａkm-6をＲＡＭ３の（ｍ／４）−２番地に書き
込み、ｋｍ−５サイクル目に入力されて来るデータａ
km-5をＲＡＭ４の（ｍ／４）−２番地に書き込む。Further, the data a km-6 input in the km-6th cycle is written to the address (m / 4) -2 of the RAM 3 and the data a input in the km-5th cycle is written.
Write km-5 to address (m / 4) -2 of RAM4.
【００１８】さらに、ｋｍ−４サイクル目に入力されて
来るデータａkm-4をＲＡＭ１の（ｍ／４）−１番地に書
き込み、ｋｍ−３サイクル目に入力されて来るデータａ
km-3をＲＡＭ２の（ｍ／４）−１番地に書き込み、ｋｍ
−２サイクル目に入力されて来るデータａkm-2をＲＡＭ
３の（ｍ／４）−１番地に書き込み、ｋｍ−１サイクル
目に入力されて来るデータａkm-1をＲＡＭ４の（ｍ／
４）−１番地に書き込む。Further, the data a km-4 input in the km-4th cycle is written into the address (m / 4) -1 of the RAM 1 and the data a input in the km-3th cycle a.
Write km-3 to (m / 4) -1 address of RAM2, km
-RAM of the data a km-2 input in the -2nd cycle
3 (m / 4) -1 address, and the data a km-1 input at the km-1 cycle is stored in RAM4 (m /).
4) Write in address -1.
【００１９】また、ｋｍサイクル目に入力されて来るデ
ータａkmをＲＡＭ１の０番地に書き込み、ｋｍ＋１サイ
クル目に入力されて来るデータａkm+1をＲＡＭ２の０番
地に書き込み、ｋｍ＋２サイクル目に入力されて来るデ
ータａkm+2をＲＡＭ３の０番地に書き込み、ｋｍ＋３サ
イクル目に入力されて来るデータａkm+3をＲＡＭ４の０
番地に書き込む。Further, the data a km input at the kmth cycle is written to the address 0 of the RAM1, the data a km + 1 input at the km + 1 cycle is written to the address 0 of the RAM2, and the data is input at the km + 2th cycle. writes the data a km + 2 coming is to address 0 of RAM3, 0 of the data a km + 3 to come is input to km + 3 cycle RAM4
Write in the address.
【００２０】さらに、ｋｍ＋４サイクル目に入力されて
来るデータａkm+4をＲＡＭ１の１番地に書き込み、ｋｍ
＋５サイクル目に入力されて来るデータａkm+5をＲＡＭ
２の１番地に書き込み、ｋｍ＋６サイクル目に入力され
て来るデータａkm+6をＲＡＭ３の１番地に書き込み、ｋ
ｍ＋７サイクル目に入力されて来るデータａkm+7をＲＡ
Ｍ４の１番地に書き込む。Further, the data a km + 4 input in the km + 4th cycle is written in the first address of the RAM1, and km
RAM input data a km + 5 input in the + 5th cycle
Write to address 1 of 2 and write data a km + 6 input in the km + 6th cycle to address 1 of RAM3, k
RA is the data a km + 7 input in the m + 7th cycle
Write in address 1 of M4.
【００２１】また、ｋｍ＋８サイクル目に入力されて来
るデータａkm+8をＲＡＭ１の２番地に書き込み、ｋｍ＋
９サイクル目に入力されて来るデータａkm+9をＲＡＭ２
の２番地に書き込み、以下、同様の動作を繰り返す（ｋ
＝２、３、４・・・）。Further, the data a km + 8 input in the km + 8th cycle is written to the second address of the RAM1, and km +
RAM2 for the data a km + 9 input in the 9th cycle
No. 2 is written, and the same operation is repeated thereafter (k
= 2,3,4 ...).
【００２２】そして、リードアドレスを制御して、ＲＡ
Ｍ１〜４に格納されているデータａ h 、ａh+1 、
ａh+2 、ａh+3 （ｈ＝「４の倍数」）を読み出してクロ
スバースイッチ５を通して、さらに、単位遅延素子３０
〜３５を数段介して、即ち、数サイクル遅らして出力端
子Ｏ0 〜Ｏ3 から出力することにより、４（＝ｎ）出力
遅延回路が実現できる。Then, by controlling the read address, RA
Data a stored in M1-4 h, Ah + 1,
ah + 2, Ah + 3(H = "multiple of 4") is read and black
The unit delay element 30 is further passed through the sub switch 5.
~ 35 through several stages, that is, delayed by several cycles
Child O0~ O34 (= n) outputs by outputting from
A delay circuit can be realized.
【００２３】さらに、説明を続けていくために、Ｃ0 ＝
２０、Ｃ1 ＝１５、Ｃ2 ＝１９、Ｃ 3 ＝２７とする。勿
論、これ以外の場合も図１の回路で可能である。このと
き、ｍは、ｍａｘ（Ｃ0 、Ｃ1 、Ｃ2 、Ｃ3 ）＝２７以
上であることはいうまでもない。すなわちＲＡＭ１〜４
は７ワード以上の大きさのＲＡＭである。またこのと
き、セレクタ２０、２１、２２は、図１に示すように設
定する。Further, in order to continue the explanation, C0=
20, C1= 15, C2= 19, C 3= 27. Of course
Of course, other cases are possible with the circuit of FIG. This and
M is max (C0, C1, C2, C3) = 27 or more
It goes without saying that it is above. That is, RAM1 to 4
Is a RAM having a size of 7 words or more. Again with this
The selectors 20, 21, 22 as shown in FIG.
Set.
【００２４】以下、図２を参照しながら説明する。A description will be given below with reference to FIG.
【００２５】まず、出力端子Ｏ0 について考える。Ｃ0
＝２０なので、制御回路１００から、ＲＡＭ１〜４にそ
れぞれ独立したリードアドレスを与えて、２０サイクル
目にＲＡＭ１から０番地のデータａ0 を読み出し、２１
サイクル目にＲＡＭ２から０番地のデータａ1 を読み出
し、２２サイクル目にＲＡＭ３から０番地のデータａ2
を読み出し、２３サイクル目にＲＡＭ４から０番地のデ
ータａ3 を読み出す。First, consider the output terminal O 0 . C 0
= 20, the control circuit 100 gives independent read addresses to the RAMs 1 to 4 to read the data a 0 at the address 0 from the RAM 1 in the 20th cycle,
The data a 1 at address 0 is read from the RAM 2 in the cycle, and the data a 2 at address 0 from the RAM 3 is read in the 22nd cycle.
And the data a 3 at address 0 is read from the RAM 4 in the 23rd cycle.
【００２６】さらに、２４サイクル目にＲＡＭ１から１
番地のデータａ4 を読み出し、２５サイクル目にＲＡＭ
２から１番地のデータａ5 を読み出し、２６サイクル目
にＲＡＭ３から１番地のデータａ6 を読み出し、２７サ
イクル目にＲＡＭ４から１番地のデータａ7 を読み出
し、以下、同様の動作を繰り返す。Further, in the 24th cycle, RAM1 to RAM1
Read the data a 4 of the address and RAM in the 25th cycle
The data a 5 at the address 2 to 1 is read, the data a 6 at the address 1 is read from the RAM 3 at the 26th cycle, the data a 7 at the address 1 is read from the RAM 4 at the 27th cycle, and the same operation is repeated.
【００２７】そして、クロスバースイッチ５を制御し
て、２０、２４、２８・・・サイクル目にはＲＡＭ１の
出力である（ア）を（オ）に、２１、２５、２９・・・
サイクル目にはＲＡＭ２の出力である（イ）を（オ）
に、２２、２６、３０・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（オ）に、２３、２７、３１・・・
サイクル目にはＲＡＭ４の出力である（エ）を（オ）に
出力させて、この値（オ）を出力端子Ｏ0 から取り出せ
ば、入力に対して２０サイクル遅れたデータ列が得られ
る。Then, the crossbar switch 5 is controlled to change the output (A) of the RAM 1 to (E) at the 20th, 24th, 28th ... Cycle 21, 21, 25, 29 ...
In the second cycle, the output of RAM2 is changed from (a) to (e)
At the 22, 26, 30 ... Cycle, (C) which is the output of the RAM 3 is turned to (E), 23, 27, 31 ...
In the cycle, if the output (D) of the RAM 4 is output to (E) and this value (O) is taken out from the output terminal O 0 , a data string delayed by 20 cycles from the input can be obtained.
【００２８】ここで、注意すべき点は出力端子Ｏ0 の為
に、４ｊサイクル目にはＲＡＭ１を使用しており、４ｊ
＋１サイクル目にはＲＡＭ２を使用しており、４ｊ＋２
サイクル目にはＲＡＭ３を使用しており、４ｊ＋３サイ
クル目にはＲＡＭ４を使用していることである。Here, the point to be noted is that the RAM1 is used at the 4jth cycle because of the output terminal O 0.
RAM2 is used in the + 1st cycle and 4j + 2
This means that RAM3 is used in the cycle and RAM4 is used in the 4j + 3 cycle.
【００２９】次に、出力端子Ｏ1 について考える。Ｃ1
＝１５なので、制御回路１００から、ＲＡＭ１〜４にそ
れぞれ独立したリードアドレスを与えて、１５サイクル
目にＲＡＭ１から０番地のデータａ0 を読み出し、１６
サイクル目にＲＡＭ２から０番地のデータａ1 を読み出
し、１７サイクル目にＲＡＭ３から０番地のデータａ2
を読み出し、１８サイクル目にＲＡＭ４から０番地のデ
ータａ3 を読み出す。Next, consider the output terminal O 1 . C 1
= 15, the control circuit 100 gives independent read addresses to the RAMs 1 to 4 to read the data a 0 at the address 0 from the RAM 1 in the 15th cycle,
The data a 1 at address 0 is read from the RAM 2 in the cycle, and the data a 2 at address 0 from the RAM 3 is read in the 17th cycle.
And the data a 3 at address 0 is read from the RAM 4 in the 18th cycle.
【００３０】さらに、１９サイクル目にＲＡＭ１から１
番地のデータａ4 を読み出し、２０サイクル目にＲＡＭ
２から１番地のデータａ5 を読み出し、２１サイクル目
にＲＡＭ３から１番地のデータａ6 を読み出し、２２サ
イクル目にＲＡＭ４から１番地のデータａ7 を読み出
し、以下、同様の動作を繰り返す。Further, in the 19th cycle, RAM1 to RAM1
The data a 4 at the address is read out and the RAM is read in the 20th cycle.
The data a 5 of the address 2 to 1 is read, the data a 6 of the address 1 is read from the RAM 3 in the 21st cycle, the data a 7 of the address 1 is read from the RAM 4 in the 22nd cycle, and the same operation is repeated.
【００３１】そして、クロスバースイッチ５を制御し
て、１５、１９、２３・・・サイクル目にはＲＡＭ１の
出力である（ア）を（カ）に、１６、２０、２４・・・
サイクル目にはＲＡＭ２の出力である（イ）を（カ）
に、１７、２１、２５・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（カ）に、１８、２２、２６・・・
サイクル目にはＲＡＭ４の出力である（エ）を（カ）に
出力させて、この値（カ）をセレクタ２０を介して出力
端子Ｏ1 から取り出せば、入力に対して１５サイクル遅
れたデータ列が得られる。Then, the crossbar switch 5 is controlled so that the output (A) of the RAM 1 is changed to (F) at the 15, 19, 23 ... Cycles, 16, 20, 24 ...
In the second cycle, the output of RAM2 is changed from (A) to (F).
In the 17th, 21st, 25th ... Cycle, the output (C) of the RAM 3 is changed to (F), 18, 22, 26 ...
At the cycle, if the output (d) of the RAM 4 is output to (f) and this value (f) is taken out from the output terminal O 1 via the selector 20, the data string delayed by 15 cycles from the input Is obtained.
【００３２】ここで、注意すべき点は出力端子Ｏ1 の為
に、４ｊ＋３サイクル目にはＲＡＭ１を使用しており、
４ｊサイクル目にはＲＡＭ２を使用しており、４ｊ＋１
サイクル目にはＲＡＭ３を使用しており、４ｊ＋２サイ
クル目にはＲＡＭ４を使用していることである。Here, it should be noted that the RAM1 is used at the 4j + 3th cycle because of the output terminal O 1 .
RAM2 is used in the 4th cycle and 4j + 1
This means that RAM3 is used in the cycle and RAM4 is used in the 4j + 2 cycle.
【００３３】さて次に、出力端子Ｏ2 について考える。
Ｃ2 ＝１９なので、制御回路１００から、ＲＡＭ１〜４
にそれぞれ独立したリードアドレスを与えて、１９サイ
クル目にＲＡＭ１から０番地のデータａ0 を読み出し、
２０サイクル目にＲＡＭ２から０番地のデータａ1 を読
み出し、２１サイクル目にＲＡＭ３から０番地のデータ
ａ2 を読み出し、２２サイクル目にＲＡＭ４から０番地
のデータａ3 を読み出せば良い。Next, the output terminal O 2 will be considered.
Since C 2 = 19, the control circuit 100 sends RAMs 1 to 4
Independent read address is given to each of them, and data a 0 at address 0 is read from RAM 1 in the 19th cycle,
The data a 1 at address 0 is read from the RAM 2 in the 20th cycle, the data a 2 at address 0 is read from the RAM 3 in the 21st cycle, and the data a 3 at address 0 is read from the RAM 4 in the 22nd cycle.
【００３４】また、２３サイクル目にＲＡＭ１から１番
地のデータａ4 を読み出し、２４サイクル目にＲＡＭ２
から１番地のデータａ5 を読み出し、２５サイクル目に
ＲＡＭ３から１番地のデータａ6 を読み出し、２６サイ
クル目にＲＡＭ４から１番地のデータａ7 を読み出し、
以下、同様の動作を繰り返す。The data a 4 at the first address is read from the RAM1 in the 23rd cycle, and the RAM2 is read in the 24th cycle.
Data a 5 of the first address is read from the RAM 3, the data a 6 of the first address is read from the RAM 3 in the 25th cycle, and the data a 7 of the first address is read from the RAM 4 in the 26th cycle.
Hereinafter, the same operation is repeated.
【００３５】そして、クロスバースイッチ５を制御し
て、１９、２３、２７・・・サイクル目にはＲＡＭ１の
出力である（ア）を（キ）に、２０、２４、２８・・・
サイクル目にはＲＡＭ２の出力である（イ）を（キ）
に、２１、２５、２９・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（キ）に、２２、２６、３０・・・
サイクル目にはＲＡＭ４の出力である（エ）を（キ）に
出力させて、この値（キ）をセレクタ２１を介して出力
端子Ｏ2 として取り出せば、入力に対して１９サイクル
遅れたデータ列が得られる。Then, the crossbar switch 5 is controlled so that the output (A) of the RAM 1 is changed to (G) at the 19, 23, 27 ... Cycles, 20, 24, 28 ...
At the second cycle, the output of RAM2 is changed from (A) to (K).
In the 21st, 25th, 29th ... Cycle, the output (C) of the RAM 3 is changed to (G), 22, 26, 30 ...
At the cycle, if the output (D) of the RAM 4 is output to (K) and this value (K) is taken out through the selector 21 as the output terminal O 2 , the data string delayed by 19 cycles from the input. Is obtained.
【００３６】しかし、出力端子Ｏ2 の為に、４ｊ＋３サ
イクル目にＲＡＭ１を使用し、４ｊサイクル目にＲＡＭ
２を使用し、４ｊ＋１サイクル目にＲＡＭ３を使用し、
４ｊ＋２サイクル目にＲＡＭ４を使用することになる
が、各サイクル（時刻）においてＲＡＭ１〜４は既に出
力端子Ｏ1 の為に使用しているのでこれは、不可能であ
る。However, because of the output terminal O 2 , the RAM1 is used at the 4j + 3th cycle, and the RAM is used at the 4jth cycle.
2 is used, RAM3 is used in the 4j + 1 cycle,
The RAM4 is used in the 4j + 2th cycle, but this is impossible because the RAM1 to RAM4 are already used for the output terminal O 1 in each cycle (time).
【００３７】そこで、（キ）に入力に対して１８＝Ｃ2
−１サイクル遅らせたデータを出力させることを考え
る。制御回路１００から、ＲＡＭ１〜４にそれぞれ独立
したリードアドレスを与えて、１８サイクル目にＲＡＭ
１から０番地のデータａ0 を読み出し、１９サイクル目
にＲＡＭ２から０番地のデータａ1 を読み出し、２０サ
イクル目にＲＡＭ３から０番地のデータａ2 を読み出
し、２１サイクル目にＲＡＭ４から０番地のデータａ3
を読み出す。Therefore, 18 = C 2 with respect to the input in (ki)
Consider output of data delayed by one cycle. The control circuit 100 gives independent read addresses to the RAMs 1 to 4, and the RAMs are supplied in the 18th cycle.
The data a 0 of the address 1 to 0 is read, the data a 1 of the address 0 is read from the RAM 2 in the 19th cycle, the data a 2 of the address 0 is read from the RAM 3 in the 20th cycle, and the data a 0 of the RAM 4 is read in the 21st cycle. Data a 3
Read out.
【００３８】さらに、２２サイクル目にＲＡＭ１から１
番地のデータａ4 を読み出し、２３サイクル目にＲＡＭ
２から１番地のデータａ5 を読み出し、２４サイクル目
にＲＡＭ３から１番地のデータａ6 を読み出し、２５サ
イクル目にＲＡＭ４から１番地のデータａ7 を読み出
し、以下、同様の動作を繰り返す。Further, in the 22nd cycle, RAM1 to RAM1
The data a 4 of the address is read out and the RAM is read in the 23rd cycle.
The data a 5 of the address 2 to 1 is read, the data a 6 of the address 1 is read from the RAM 3 in the 24th cycle, the data a 7 of the address 1 is read from the RAM 4 in the 25th cycle, and the same operation is repeated.
【００３９】そして、クロスバースイッチ５を制御し
て、１８、２２、２６・・・サイクル目にはＲＡＭ１の
出力である（ア）を（キ）に、１９、２３、２７・・・
サイクル目にはＲＡＭ２の出力である（イ）を（キ）
に、２０、２４、２８・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（キ）に、２１、２５、２９・・・
サイクル目にはＲＡＭ４の出力である（エ）を（キ）に
出力させれば、入力に対して１８サイクル遅れたデータ
列が得られる。Then, the crossbar switch 5 is controlled to change the output (A) of the RAM 1 to (K) at the 18, 22, 26 ... Cycles, 19, 23, 27.
At the second cycle, the output of RAM2 is changed from (A) to (K).
At the 20th, 24th, 28th ... Cycle (21), 25, 29 ...
In the cycle, if the output (d) of the RAM 4 is output to (g), a data string delayed by 18 cycles from the input can be obtained.
【００４０】今度は、４ｊ＋２サイクル目にはＲＡＭ１
を使用しており、４ｊ＋３サイクル目にはＲＡＭ２を使
用しており、４ｊ サイクル目にはＲＡＭ３を使用し
ており、４ｊ＋１サイクル目にはＲＡＭ４を使用してい
ることになり、出力端子Ｏ0 と出力端子Ｏ1 の為に使用
している時刻と重なっていないので、大丈夫である。Next, in the 4j + 2th cycle, the RAM1
If you are using, we use RAM2 to 4j + 3 cycle, the 4j-th cycle and using RAM 3, 4j + 1 in cycle is now using the RAM 4, and the output terminal O 0 Since it does not overlap the time used for the output terminal O 1 , it is okay.
【００４１】さて、（キ）の値は入力に対して１８＝Ｃ
2 −１サイクル遅れたデータであるので、単位遅延素子
３１を介して出力端子Ｏ2 から取り出せば、入力に対し
て１９サイクル遅れたデータ列が得られる。Now, the value of (ki) is 18 = C for the input.
Since the data is delayed by 2-1 cycle, if it is taken out from the output terminal O 2 via the unit delay element 31, a data string delayed by 19 cycles from the input can be obtained.
【００４２】最後に、出力端子Ｏ3 について 考える。
Ｃ3 ＝２７なので、制御回路１００から、ＲＡＭ１〜４
にそれぞれ独立したリードアドレスを与えて、２７サイ
クル目にＲＡＭ１から０番地のデータａ0 を読み出し、
２８サイクル目にＲＡＭ２から０番地のデータａ1 を読
み出し、２９サイクル目にＲＡＭ３から０番地のデータ
ａ2 を読み出し、３０サイクル目にＲＡＭ４から０番地
のデータａ3 を読み出せば良い。Finally, consider the output terminal O 3 .
Since C 3 = 27, the control circuit 100 sends RAMs 1 to 4
To each of the read addresses independently, and in the 27th cycle, read data a 0 at address 0 from RAM 1,
The data a 1 at address 0 is read from the RAM 2 in the 28th cycle, the data a 2 at address 0 is read from the RAM 3 in the 29th cycle, and the data a 3 at address 0 is read from the RAM 4 in the 30th cycle.
【００４３】また、３１サイクル目にＲＡＭ１から１番
地のデータａ4 を読み出し、３２サイクル目にＲＡＭ２
から１番地のデータａ5 を読み出し、３３サイクル目に
ＲＡＭ３から１番地のデータａ6 を読み出し、３４サイ
クル目にＲＡＭ４から１番地のデータａ7 を読み出し、
以下、同様の動作を繰り返す。Further, the data a 4 at the first address is read from the RAM1 in the 31st cycle, and the RAM2 is read in the 32nd cycle.
Data a 5 of the first address is read from the RAM 3, the data a 6 of the first address is read from the RAM 3 in the 33rd cycle, and the data a 7 of the first address is read from the RAM 4 in the 34th cycle.
Hereinafter, the same operation is repeated.
【００４４】そして、クロスバースイッチ５を制御し
て、２７、３１、３５・・・サイクル目にはＲＡＭ１の
出力である（ア）を（ク）に、２８、３２、３６・・・
サイクル目にはＲＡＭ２の出力である（イ）を（ク）
に、２９、３３、３７・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（ク）に、３０、３４、３８・・・
サイクル目にはＲＡＭ４の出力である（エ）を（ク）
に、出力させて、この値（ク）をセレクタ２２を介して
出力端子Ｏ3 として取り出せば、入力に対して２７サイ
クル遅れたデータ列が得られる。Then, the crossbar switch 5 is controlled so that the output (a) of the RAM 1 is changed to (h) at the 27th, 31st, 35th ... Cycles, 28, 32, 36.
In the second cycle, the output of RAM2 is changed from (A) to (K).
At the 29th, 33rd, 37th ... Cycle, the output (C) of the RAM 3 is changed to (H), 30, 34, 38 ...
At the cycle, the output of RAM4 is changed from (D) to (K).
Then, by outputting this value (K) as the output terminal O 3 via the selector 22, a data string delayed by 27 cycles from the input can be obtained.
【００４５】しかし、出力端子Ｏ3 の為に、４ｊ＋３サ
イクル目にＲＡＭ１を使用し、４ｊサイクル目にＲＡＭ
２を使用し、４ｊ＋１サイクル目にＲＡＭ３を使用し、
４ｊ＋２サイクル目にＲＡＭ４を使用することになる
が、各サイクル（時刻）においてＲＡＭ１〜４は既に出
力端子Ｏ1 の為に使用しているのでこれは、不可能であ
る。However, because of the output terminal O 3 , the RAM1 is used at the 4j + 3th cycle, and the RAM1 is used at the 4jth cycle.
2 is used, RAM3 is used in the 4j + 1 cycle,
The RAM4 is used in the 4j + 2th cycle, but this is impossible because the RAM1 to RAM4 are already used for the output terminal O 1 in each cycle (time).
【００４６】そこで、（ク）に入力に対して２６＝Ｃ3
−１サイクル遅らせたデータを出力させることを考え
る。制御回路１００から、ＲＡＭ１〜４にそれぞれ独立
したリードアドレスを与えて、２６サイクル目にＲＡＭ
１から０番地のデータａ0 を読み出し、２７サイクル目
にＲＡＭ２から０番地のデータａ1 を読み出し、２８サ
イクル目にＲＡＭ３から０番地のデータａ2 を読み出
し、２９サイクル目にＲＡＭ４から０番地のデータａ3
を読み出せば良い。Therefore, 26 = C 3 with respect to the input in (H)
Consider output of data delayed by one cycle. The control circuit 100 gives independent read addresses to the RAMs 1 to 4, and the RAMs are read in the 26th cycle.
The data a 0 of the address 1 to 0 is read, the data a 1 of the address 0 is read from the RAM 2 in the 27th cycle, the data a 2 of the address 0 is read from the RAM 3 in the 28th cycle, and the data a 0 of the RAM 4 is read in the 29th cycle. Data a 3
Should be read.
【００４７】また、３０サイクル目にＲＡＭ１から１番
地のデータａ4 を読み出し、３１サイクル目にＲＡＭ２
から１番地のデータａ5 を読み出し、３２サイクル目に
ＲＡＭ３から１番地のデータａ6 を読み出し、３３サイ
クル目にＲＡＭ４から１番地のデータａ7 を読み出し、
以下、同様の動作を繰り返す。Further, the data a 4 at the first address is read from the RAM1 in the 30th cycle, and the RAM2 is read in the 31st cycle.
Data a 5 of the first address is read from the RAM 3, the data a 6 of the first address is read from the RAM 3 in the 32nd cycle, and the data a 7 of the first address is read from the RAM 4 in the 33rd cycle.
Hereinafter, the same operation is repeated.
【００４８】そして、クロスバースイッチ５を制御し
て、２６、３０、３４・・・サイクル目にはＲＡＭ１の
出力である（ア）を（ク）に、２７、３１、３５・・・
サイクル目にはＲＡＭ２の出力である（イ）を（ク）
に、２８、３２、３６・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（ク）に、２９、３３、３７・・・
サイクル目にはＲＡＭ４の出力である（エ）を（ク）に
出力させれば良い。Then, the crossbar switch 5 is controlled to change the output (a) of the RAM 1 to (h) at the 26th, 30th, 34th ... 27th, 31, 35th ...
In the second cycle, the output of RAM2 is changed from (A) to (K).
In the 28th, 32nd, 36th cycle, the output (c) of the RAM 3 is changed to (h), 29, 33, 37, ...
At the cycle, the output (D) of the RAM 4 may be output to (K).
【００４９】しかし、今度は、４ｊ＋２サイクル目にＲ
ＡＭ１を使用し、４ｊ＋３サイクル目にＲＡＭ２を使用
し、４ｊサイクル目にＲＡＭ３を使用し、４ｊ＋１サイ
クル目にＲＡＭ４を使用することになるが、各サイクル
（時刻）においてＲＡＭ１〜４は既に出力端子Ｏ2 の為
に使用しているのでこれも、不可能である。However, this time, at the 4j + 2th cycle, R
AM1 is used, RAM2 is used in the 4j + 3th cycle, RAM3 is used in the 4jth cycle, and RAM4 is used in the 4j + 1th cycle. At each cycle (time), the RAM1 to 4 are already output terminal O. This is also impossible because it is used for 2 .
【００５０】そこで、さらに（ク）に入力に対して２５
＝Ｃ3 −２サイクル遅らせたデータを出力させることを
考える。制御回路１００から、ＲＡＭ１〜４にそれぞれ
独立したリードアドレスを与えて、２５サイクル目にＲ
ＡＭ１から０番地のデータａ０を読み出し、２６サイク
ル目にＲＡＭ２から０番地のデータａ１を読み出し、２
７サイクル目にＲＡＭ３から０番地のデータａ２を読み
出し、２８サイクル目にＲＡＭ４から０番地のデータａ
３を読み出す。Therefore, in addition to (K), 25 for the input.
= Considering that to output C 3 -2-cycle delayed data. The control circuit 100 gives independent read addresses to the RAMs 1 to 4, and at the 25th cycle R
The data a0 at address 0 is read from AM1, the data a1 at address 0 is read from RAM2 at the 26th cycle, and 2
Data a2 at address 0 is read from RAM3 in the 7th cycle, and data a2 at address 0 is read from RAM4 in the 28th cycle.
Read 3
【００５１】また、２９サイクル目にＲＡＭ１から１番
地のデータａ４を読み出し、３０サイクル目にＲＡＭ２
から１番地のデータａ５を読み出し、３１サイクル目に
ＲＡＭ３から１番地のデータａ６を読み出し、３２サイ
クル目にＲＡＭ４から１番地のデータａ７を読み出し、
以下、同様の動作を繰り返す。The data a4 at the first address is read from the RAM1 in the 29th cycle, and the RAM2 is read in the 30th cycle.
To read data a5 at the first address from the RAM3, read data a6 at the first address from the RAM3 at the 31st cycle, read data a7 at the first address from the RAM4 at the thirty-second cycle,
Hereinafter, the same operation is repeated.
【００５２】そして、クロスバースイッチ５を制御し
て、２５、２９、３３・・・サイクル目にはＲＡＭ１の
出力である（ア）を（ク）に、２６、３０、３４・・・
サイクル目にはＲＡＭ２の出力である（イ）を（ク）
に、２７、３１、３５・・・サイクル目にはＲＡＭ３の
出力である（ウ）を（ク）に、２８、３２、３６・・・
サイクル目にはＲＡＭ４の出力である（エ）を（ク）に
出力させれば、入力に対して２５サイクル遅れたデータ
列が得られる。Then, by controlling the crossbar switch 5, 26th, 30th, 34th, ...
In the second cycle, the output of RAM2 is changed from (A) to (K).
At the 27th, 31st, 35th ... Cycle, the output (C) of the RAM 3 is turned to (H), 28, 32, 36 ...
If the output (d) of the RAM 4 is output to (h) at the cycle, a data string delayed by 25 cycles from the input can be obtained.
【００５３】今度は、４ｊ＋１サイクル目にはＲＡＭ１
を使用しており、４ｊ＋２サイクル目にはＲＡＭ２を使
用しており、４ｊ＋３サイクル目にはＲＡＭ３を使用し
ており、４ｊサイクル目にはＲＡＭ４を使用しているこ
とになり、出力端子Ｏ0 、Ｏ1 およびＯ2 の為に使用し
ている時刻と重なっていないので、大丈夫である。This time, in the 4j + 1 cycle RAM1
, RAM2 is used in the 4j + 2th cycle, RAM3 is used in the 4j + 3th cycle, and RAM4 is used in the 4jth cycle. Therefore, the output terminal O 0 , Since it does not overlap with the time used for O 1 and O 2 , it is okay.
【００５４】さて、（ク）の値は入力に対して２５＝Ｃ
3 −２サイクル遅れたデータであるので、単位遅延素子
３３、３４を介して出力端子Ｏ3 から取り出せば、入力
に対して２７サイクル遅れたデータ列が得られる。Now, the value of (h) is 25 = C for the input.
Since the data is delayed by 3−2 cycles, if it is taken out from the output terminal O 3 via the unit delay elements 33 and 34, a data string delayed by 27 cycles from the input can be obtained.
【００５５】以上をまとめると、出力端子Ｏg （ｇ＝
１、２・・・ｎ−１）について考える場合、まず、Ｃg
サイクル目にＲＡＭ１から０番地のデータａ0 を読み出
し、Ｃg+1 サイクル目にＲＡＭ２から０番地のデータａ
1 を読み出し、Ｃg+2 サイクル目にＲＡＭ３から０番地
のデータａ2 を読み出し、Ｃg+3 サイクル目にＲＡＭ４
から０番地のデータａ3 を読み出す。In summary, the output terminal O g (g =
When considering 1, 2 ... n-1), first, C g
The data a 0 at the address 0 is read from the RAM 1 in the cycle, and the data a 0 at the address 0 in the RAM 2 is read in the C g + 1 cycle.
1 is read, the data a 2 at the address 0 is read from the RAM 3 in the C g + 2 cycle, and the RAM 4 is read in the C g + 3 cycle.
The data a 3 at address 0 is read from.
【００５６】さらに、Ｃg+4 サイクル目にＲＡＭ１から
１番地のデータａ4 を読み出し、Ｃg+5 サイクル目にＲ
ＡＭ２から１番地のデータａ5 を読み出し、Ｃg+6 サイ
クル目にＲＡＭ３から１番地のデータａ6 を読み出し、
Ｃg+7 サイクル目にＲＡＭ４から１番地のデータａ7 を
読み出し、以下、同様の動作を繰り返して出力させるこ
とを考え、各サイクル（時刻）においてＲＡＭ１〜４が
出力端子Ｏ0 〜Ｏg-1 の為に使用していないときは、上
述の読み出した値をクロスバースイッチ５を介して出力
端子Ｏg から取り出せば良い。[0056] In addition, C g + 4 to cycle reads data a 4 of the first address from the RAM1, C g + 5 in cycle R
Data a 5 at address 1 is read from AM2, data a 6 at address 1 is read from RAM 3 at the C g + 6th cycle,
Considering that the data a 7 at the first address is read from the RAM 4 at the C g + 7th cycle and the same operation is repeated and outputted thereafter, the RAMs 1 to 4 have their output terminals O 0 to O g-at each cycle (time). When it is not used for 1 , the above-mentioned read value may be taken out from the output terminal O g via the crossbar switch 5.
【００５７】もし使用しているときは、Ｃg-1 サイクル
目にＲＡＭ１から０番地のデータａ0 を読み出し、Ｃg
サイクル目にＲＡＭ２から０番地のデータａ1 を読み出
し、Ｃg+1 サイクル目にＲＡＭ３から０番地のデータａ
2 を読み出し、Ｃg+2 サイクル目にＲＡＭ４から０番地
のデータａ3 を読み出す。If it is being used, the data a 0 at the address 0 is read from the RAM 1 in the C g-1 cycle, and C g is read.
The data a 1 at the address 0 is read from the RAM 2 in the cycle, and the data a 1 at the address 0 in the RAM 3 is read in the C g + 1 cycle.
2 is read, and the data a 3 at address 0 is read from the RAM 4 at the C g + 2 cycle.
【００５８】さらに、Ｃg+3 サイクル目にＲＡＭ１から
１番地のデータａ4 を読み出し、Ｃg+4 サイクル目にＲ
ＡＭ２から１番地のデータａ5 を読み出し、Ｃg+5 サイ
クル目にＲＡＭ３から１番地のデータａ6 を読み出し、
Ｃg+6 サイクル目にＲＡＭ４から１番地のデータａ7 を
読み出し、以下、同様の動作を繰り返して出力させるこ
とを考え、各サイクル（時刻）においてＲＡＭ１〜４が
出力端子Ｏ0 〜Ｏg-1 の為に使用していないときは、上
述の読み出した値をクロスバースイッチ５、および単位
遅延素子１個を介して、出力端子Ｏg から取り出せば良
い。[0058] In addition, C g + 3 in cycle reads data a 4 of the first address from the RAM1, C g + 4 to cycle R
Data a 5 at address 1 is read from AM2, data a 6 at address 1 is read from RAM 3 at the C g + 5th cycle,
Considering that the data a 7 at the first address is read from the RAM 4 at the C g + 6th cycle and the same operation is repeated and outputted thereafter, the RAMs 1 to 4 have their output terminals O 0 to O g-at each cycle (time). When it is not used for 1 , the read value may be taken out from the output terminal O g via the crossbar switch 5 and one unit delay element.
【００５９】もし使用しているときは、Ｃg-2 サイクル
目にＲＡＭ１から０番地のデータａ0 を読み出し、Ｃ
g-1 サイクル目にＲＡＭ２から０番地のデータａ1 を読
み出し、Ｃg サイクル目にＲＡＭ３から０番地のデータ
ａ2 を読み出し、Ｃg+1 サイクル目にＲＡＭ４から０番
地のデータａ3 を読み出す。If it is being used, the data a 0 at the address 0 is read from RAM 1 at the C g -2 cycle, and C
The data a 1 at the address 0 is read from the RAM 2 in the g-1 cycle, the data a 2 at the address 0 is read from the RAM 3 in the C g cycle, and the data a 3 at the address 0 is read from the RAM 4 in the C g + 1 cycle. ..
【００６０】また、Ｃg+2 サイクル目にＲＡＭ１から１
番地のデータａ4 を読み出し、Ｃg+3 サイクル目にＲＡ
Ｍ２から１番地のデータａ5 を読み出し、Ｃg+4 サイク
ル目にＲＡＭ３から１番地のデータａ6 を読み出し、Ｃ
g+5 サイクル目にＲＡＭ４から１番地のデータａ7 を読
み出し、以下、同様の動作を繰り返して出力させること
を考え、各サイクル（時刻）においてＲＡＭ１〜４が出
力端子Ｏ0 〜Ｏg-1 の為に使用していないときは、上述
の読み出した値をクロスバースイッチ５、および単位遅
延素子２個を介して、出力端子Ｏg から取り出せば良
い。Further, from the RAM 1 to 1 in the C g + 2 cycle
The data a 4 at the address is read and RA is given at the C g + 3 cycle.
The data a 5 at the first address is read from M2, the data a 6 at the first address is read from the RAM 3 at the C g + 4th cycle, and C
Considering that the data a 7 at the first address is read from the RAM 4 in the g + 5th cycle and the same operation is repeated and output thereafter, the RAMs 1 to 4 output the output terminals O 0 to O g-1 in each cycle (time). When it is not used for this reason, the read value may be taken out from the output terminal O g via the crossbar switch 5 and the two unit delay elements.
【００６１】以下、同様にしていけば、各サイクル（時
刻）においてＲＡＭ１〜４が出力端子Ｏ0 〜Ｏg-1 の為
に使用していないときが必ずあるので、そのときの値を
クロスバースイッチ５、および単位遅延素子数個を介し
て、出力端子Ｏg から取り出せば良い。In the same manner, the RAMs 1 to 4 are not always used for the output terminals O 0 to O g-1 in each cycle (time). Therefore, the value at that time is set to the crossbar. It may be taken out from the output terminal O g via the switch 5 and several unit delay elements.
【００６２】また、入力データレートに対して図１の構
成がｐ倍の高速動作可能な場合は、ｐ重の時分割多重処
理により、さらに回路規模を小さくできる。Further, when the configuration of FIG. 1 can operate at a speed p times higher than the input data rate, the circuit scale can be further reduced by the p-fold time division multiplexing processing.
【００６３】こうして上述の装置によれば、ｍ×ｂビッ
トのメモリー素子程度の回路規模で多出力遅延回路を構
成することができるものである。Thus, according to the above-mentioned device, a multi-output delay circuit can be constructed with a circuit scale of about m × b bit memory element.
【００６４】以上で、図１の説明を終わるが、図１にお
いては各ＲＡＭは１サイクル内に、ライトとリードが各
１回ずつ行えることが前提であるが、もし１サイクル内
にライトもしくはリードのどちらか１回のみしか行えな
いときは、図３の構成をとれば良い。Although the description of FIG. 1 is completed above, it is assumed in FIG. 1 that each RAM can perform write and read once in one cycle, but if write or read is performed in one cycle. When either of the above can be performed only once, the configuration of FIG. 3 may be adopted.
【００６５】図３において、出力端子Ｏg （ｇ＝０、
１、２・・・ｎ−１）について考える場合、まず、Ｃg
サイクル目にＲＡＭ４１から０番地のデータａ0 を読み
出し、Ｃg+1 サイクル目にＲＡＭ４２から０番地のデー
タａ1 を読み出し、Ｃg+2 サイクル目にＲＡＭ４３から
０番地のデータａ2 を読み出し、Ｃg+3 サイクル目にＲ
ＡＭ４４から０番地のデータａ3 を読み出し、Ｃg+4 サ
イクル目にＲＡＭ４５から０番地のデータａ4 を読み出
す。In FIG. 3, the output terminal O g (g = 0,
When considering 1, 2 ... n-1), first, C g
Reading data a 0 address 0 from RAM41 to cycle, reads the data a 1 from C g + 1 cycle in RAM 42 at address 0, the read data a 2 of address 0 from RAM43 to C g + 2 cycle, R at C g + 3 cycle
The data a 3 at address 0 is read from the AM 44, and the data a 4 at address 0 is read from the RAM 45 at the C g + 4 cycle.
【００６６】また、Ｃg+5 サイクル目にＲＡＭ４１から
１番地のデータａ5 を読み出し、Ｃg+6 サイクル目にＲ
ＡＭ４２から１番地のデータａ6 を読み出し、Ｃg+7 サ
イクル目にＲＡＭ４３から１番地のデータａ7 を読み出
し、以下、同様の動作を繰り返して出力させることを考
え、各サイクル（時刻）においてＲＡＭ４１〜４５が入
力端子Ｉからのデータを書き込む為、または出力端子Ｏ
0 〜Ｏg-1 への読み出しの為のどちらにも使用していな
いときは、上述の読み出した値をクロスバースイッチ４
６を介して出力端子Ｏg から取り出せば良い。Further, the data a 5 at the first address is read from the RAM 41 in the C g + 5 cycle, and the R data is read in the C g + 6 cycle.
The data a 6 at the first address is read from the AM 42, the data a 7 at the first address is read from the RAM 43 at the C g + 7th cycle, and thereafter, the same operation is repeatedly output, and the RAM 41 is read at each cycle (time). ~ 45 for writing data from the input terminal I, or the output terminal O
When it is not used for reading from 0 to O g-1 , the above read value is used for crossbar switch 4
It may be taken out from the output terminal O g via 6.
【００６７】もし使用しているときは、Ｃg-1 サイクル
目にＲＡＭ４１から０番地のデータａ0 を読み出し、Ｃ
g サイクル目にＲＡＭ４２から０番地のデータａ1 を読
み出し、Ｃg+1 サイクル目にＲＡＭ４３から０番地のデ
ータａ2 を読み出し、Ｃg+2 サイクル目にＲＡＭ４４か
ら０番地のデータａ3 を読み出し、Ｃg+3 サイクル目に
ＲＡＭ４５から０番地のデータａ4 を読み出す。If it is being used, the data a 0 at the address 0 is read from the RAM 41 at the C g-1 cycle and C
The data a 1 at the address 0 is read from the RAM 42 in the g cycle, the data a 2 at the address 0 is read from the RAM 43 in the C g + 1 cycle, and the data a 3 at the address 0 is read from the RAM 44 in the C g + 2 cycle. , C g + 3 cycle, the data a 4 at address 0 is read from the RAM 45.
【００６８】さらに、Ｃg+4 サイクル目にＲＡＭ４１か
ら１番地のデータａ5 を読み出し、Ｃg+5 サイクル目に
ＲＡＭ４２から１番地のデータａ6 を読み出し、Ｃg+6
サイクル目にＲＡＭ４３から１番地のデータａ7 を読み
出し、以下、同様の動作を繰り返して出力させることを
考え、各サイクル（時刻）においてＲＡＭ４１〜４５が
入力端子Ｉからのデータを書き込む為、または出力端子
Ｏ0 〜Ｏg-1 への読み出しの為のどちらにも使用してい
ないときは、上述の読み出した値をクロスバースイッチ
４６、および単位遅延素子１個を介して、出力端子Ｏg
から取り出せば良い。Further, the data a 5 at the first address is read from the RAM 41 at the C g + 4 cycle, the data a 6 at the first address is read from the RAM 42 at the C g + 5 cycle, and C g + 6
In order to read the data a 7 at the first address from the RAM 43 at the cycle and output the same operation repeatedly thereafter, the RAMs 41 to 45 write the data from the input terminal I at each cycle (time) or output the data. When it is not used for reading the terminals O 0 to O g-1 , the read value is output to the output terminal O g via the crossbar switch 46 and one unit delay element.
Just take it out.
【００６９】もし使用しているときは、Ｃg-2 サイクル
目にＲＡＭ４１から０番地のデータａ0 を読み出し、Ｃ
g-1 サイクル目にＲＡＭ４２から０番地のデータａ1 を
読み出し、Ｃg サイクル目にＲＡＭ４３から０番地のデ
ータａ2 を読み出し、Ｃg+1 サイクル目にＲＡＭ４４か
ら０番地のデータａ3 を読み出し、Ｃg+2 サイクル目に
ＲＡＭ４５から０番地のデータａ4 を読み出す。If it is being used, the data a 0 at the address 0 is read from the RAM 41 at the C g -2 cycle, and C
The data a 1 at the address 0 is read from the RAM 42 in the g-1 cycle, the data a 2 at the address 0 is read from the RAM 43 in the C g cycle, and the data a 3 at the address 0 is read from the RAM 44 in the C g + 1 cycle. , C g + 2 cycle, the data a 4 at address 0 is read from the RAM 45.
【００７０】また、Ｃg+3 サイクル目にＲＡＭ４１から
１番地のデータａ5 を読み出し、Ｃg+4 サイクル目にＲ
ＡＭ４２から１番地のデータａ6 を読み出し、Ｃg+5 サ
イクル目にＲＡＭ４３から１番地のデータａ7 を読み出
し、以下、同様の動作を繰り返して出力させることを考
え、各サイクル（時刻）においてＲＡＭ４１〜４５が入
力端子Ｉからのデータを書き込む為、または出力端子Ｏ
0 〜Ｏg-1 への読み出しの為のどちらにも使用していな
いときは、上述の読み出した値をクロスバースイッチ４
６、および単位遅延素子２個を介して、出力端子Ｏg か
ら取り出せば良い。[0070] Also, C g + 3 in cycle reads data a 5 of the first address from the RAM41, C g + 4 to cycle R
The data a 6 at the first address is read from the AM 42, the data a 7 at the first address is read from the RAM 43 at the C g + 5th cycle, and thereafter, the same operation is repeated and output, and the RAM 41 is read at each cycle (time). ~ 45 for writing data from the input terminal I, or the output terminal O
When it is not used for reading from 0 to O g-1 , the above read value is used for crossbar switch 4
6 and two unit delay elements may be taken out from the output terminal O g .
【００７１】以下、同様にしていけば、各サイクル（時
刻）においてＲＡＭ４１〜４５が入力端子Ｉからのデー
タを書き込む為、または出力端子Ｏ0 〜Ｏg-1 への読み
出しの為のどちらにも使用していないときが必ずあるの
で、そのときの値をクロスバースイッチ４６、および単
位遅延素子数個を介して、出力端子Ｏg から取り出せば
良い。In the same manner, the RAMs 41 to 45 both write data from the input terminal I or read data from the output terminals O 0 to O g-1 in each cycle (time). Since it is always used, the value at that time may be taken out from the output terminal O g via the crossbar switch 46 and several unit delay elements.
【００７２】[0072]
【発明の効果】この発明によれば、ｍ×ｂビットのメモ
リー素子程度の回路規模で多出力遅延回路を構成するこ
とができるようになった。According to the present invention, a multi-output delay circuit can be constructed with a circuit scale of about m × b bit memory element.
【図１】本発明による多出力遅延回路の一例の構成図で
ある。FIG. 1 is a configuration diagram of an example of a multi-output delay circuit according to the present invention.
【図２】その説明のための図である。FIG. 2 is a diagram for explaining the explanation.
【図３】本発明による多出力遅延回路の他の例の構成図
である。FIG. 3 is a configuration diagram of another example of the multi-output delay circuit according to the present invention.
１〜４ ｍ／４ワードＲＡＭ ５ クロスバースイッチ １０ １入力４出力のセレクタ ３０〜３５ レジスタ ２０〜２２ セレクタ １００ 制御回路 1 to 4 m / 4 word RAM 5 crossbar switch 10 1 input 4 output selector 30 to 35 register 20 to 22 selector 100 control circuit
Claims (1)
きに、ある特定のディレイ（Ｃ0 ）だけ遅れて出力する
出力端子Ｏ0 と、ある特定のディレイ（Ｃ1 ）だけ遅れ
て出力する出力端子Ｏ1 と、・・・ある特定のディレイ
（Ｃn-1 ）だけ遅れて出力する出力端子Ｏn-1 とを有す
る多出力遅延回路において、 合計でｍ（＝ｍａｘ〔Ｃ0 、Ｃ1 ・・・Ｃn-1 〕）ワー
ドとなる複数のメモリを有し、 上記メモリの出力をクロスバースイッチ、及び、１出力
遅延回路を介して出力することを特徴とする多出力遅延
回路。1. When a data string is serially input, an output terminal O 0 is output with a delay of a specific delay (C 0 ) and an output terminal O 0 is output with a delay of a specific delay (C 1 ). an output terminal O 1, in ... certain delay (C n-1) multi-output delay circuit and an output terminal O n-1 which delayed output, a total of m (= max [C 0, C 1 ... C n-1 ]) a plurality of memories each of which is a word, and the output of the memories is output via a crossbar switch and a one-output delay circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095568A JPH05289989A (en) | 1992-04-15 | 1992-04-15 | Multi-output delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095568A JPH05289989A (en) | 1992-04-15 | 1992-04-15 | Multi-output delay circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289989A true JPH05289989A (en) | 1993-11-05 |
Family
ID=14141202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095568A Pending JPH05289989A (en) | 1992-04-15 | 1992-04-15 | Multi-output delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289989A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531957A (en) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | Asynchronous static random access memory |
| JP2009259392A (en) * | 1997-09-16 | 2009-11-05 | Siemens Ag | Memory architecture |
-
1992
- 1992-04-15 JP JP4095568A patent/JPH05289989A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259392A (en) * | 1997-09-16 | 2009-11-05 | Siemens Ag | Memory architecture |
| JP2007531957A (en) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | Asynchronous static random access memory |
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