JPH05274884A - 集積回路 - Google Patents
集積回路Info
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- JPH05274884A JPH05274884A JP4336495A JP33649592A JPH05274884A JP H05274884 A JPH05274884 A JP H05274884A JP 4336495 A JP4336495 A JP 4336495A JP 33649592 A JP33649592 A JP 33649592A JP H05274884 A JPH05274884 A JP H05274884A
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- JP
- Japan
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- data
- data conductor
- transistor
- coupled
- conductor
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】 (修正有)
【目的】データ信号を印加する前に、サイクル間におい
てデータバスをプレチャージする技術を提供する。 【構成】データドライバ15jkは入力/出力端子DQ
kと関連しており、かつアレイブロック10jと関連
し、従って入力として図2のセンスアンプ13jkから
ノードSNTjkとSNCjkを受取る。ノードSNT
jkとSNCjkはトライステートデータドライバ15
jkの入力端において受取られる。データ導体DBUS
とダミーデータ導体DDBUSは、各々電荷分割による
それらのプレチャージ動作を可能とするためにトライス
テートドライバにより駆動されねばならぬ。動作につい
て、センスアンプ13jkがオンで、選択されたメモリ
内で論理「1」状態を検知するとノードSNTjkは高
状態であり且つノードSNCjkは低状態である。従っ
てトランジスタ58Tと56Cはオフであり、トランジ
スタ56Tと58Cは両方ともオン。
てデータバスをプレチャージする技術を提供する。 【構成】データドライバ15jkは入力/出力端子DQ
kと関連しており、かつアレイブロック10jと関連
し、従って入力として図2のセンスアンプ13jkから
ノードSNTjkとSNCjkを受取る。ノードSNT
jkとSNCjkはトライステートデータドライバ15
jkの入力端において受取られる。データ導体DBUS
とダミーデータ導体DDBUSは、各々電荷分割による
それらのプレチャージ動作を可能とするためにトライス
テートドライバにより駆動されねばならぬ。動作につい
て、センスアンプ13jkがオンで、選択されたメモリ
内で論理「1」状態を検知するとノードSNTjkは高
状態であり且つノードSNCjkは低状態である。従っ
てトランジスタ58Tと56Cはオフであり、トランジ
スタ56Tと58Cは両方ともオン。
Description
【0001】
【産業上の利用分野】本発明は集積回路に関するもので
あって、更に詳細には、集積回路においてのデータ通信
技術に関するものである。
あって、更に詳細には、集積回路においてのデータ通信
技術に関するものである。
【0002】
【従来の技術】多くの集積回路は、複数個の回路機能部
が接続されている一組の並列導体からなる内部データバ
スによりそれらの動作において種々の時間において並列
的にデジタルデータからなる複数個のビットを通信即ち
送給する。特に、メモリ回路は、しばしば、チップ内の
種々の位置においてのメモリセルからのアクセスを容易
とするためのデータバスを有している。例えば、内部デ
ータバスは、特に、サブアレイ、又はメモリセルからな
るブロックの形態に組織化されたメモリにおいて有用で
あり、その場合には、選択されたメモリセルのアクセス
はメモリ装置全体をイネーブル即ち動作可能状態とさせ
ることを必要とするものではない。その結果得られる電
力の節約は、この様に区画化したメモリアレイを、特
に、小型のコンピュータ用の低パワーメモリにおいて有
用なものとしている。
が接続されている一組の並列導体からなる内部データバ
スによりそれらの動作において種々の時間において並列
的にデジタルデータからなる複数個のビットを通信即ち
送給する。特に、メモリ回路は、しばしば、チップ内の
種々の位置においてのメモリセルからのアクセスを容易
とするためのデータバスを有している。例えば、内部デ
ータバスは、特に、サブアレイ、又はメモリセルからな
るブロックの形態に組織化されたメモリにおいて有用で
あり、その場合には、選択されたメモリセルのアクセス
はメモリ装置全体をイネーブル即ち動作可能状態とさせ
ることを必要とするものではない。その結果得られる電
力の節約は、この様に区画化したメモリアレイを、特
に、小型のコンピュータ用の低パワーメモリにおいて有
用なものとしている。
【0003】最近のメモリ回路は、最高の集積度技術で
製造しながら、速い速度で動作することが要求されてい
る。この様なメモリにおいては、例えばデータバス線な
どの比較的長い導体の直列抵抗及び寄生容量がメモリの
動作性能において顕著なファクタとなる場合がある。な
ぜならば、この様な寄生容量は、該導体が一つのデジタ
ル状態から別のデジタル状態へスイッチするのに必要と
する時間に影響を与えるからである。更に、メモリ回路
が益々高い集積度となるに従い、データバス導体に対し
て許容される断面積は益々小さくなり、そのことはデー
タバス導体の抵抗を増加させ且つそのスイッチングの時
定数を増加させ、特に、データバス導体が接地電圧と電
源電圧との間(即ち、「レールからレール」)で完全に
スイッチせねばならない場合にそのことがいえる。
製造しながら、速い速度で動作することが要求されてい
る。この様なメモリにおいては、例えばデータバス線な
どの比較的長い導体の直列抵抗及び寄生容量がメモリの
動作性能において顕著なファクタとなる場合がある。な
ぜならば、この様な寄生容量は、該導体が一つのデジタ
ル状態から別のデジタル状態へスイッチするのに必要と
する時間に影響を与えるからである。更に、メモリ回路
が益々高い集積度となるに従い、データバス導体に対し
て許容される断面積は益々小さくなり、そのことはデー
タバス導体の抵抗を増加させ且つそのスイッチングの時
定数を増加させ、特に、データバス導体が接地電圧と電
源電圧との間(即ち、「レールからレール」)で完全に
スイッチせねばならない場合にそのことがいえる。
【0004】勿論、データバス導体の増加されたRC負
荷は、バスを駆動するトランジスタの寸法を増加させる
ことにより解消することが可能である。勿論、トランジ
スタの寸法における増加は、メモリ集積回路の集積度を
増加させることへの願望とは矛盾する。更に、ドライバ
トランジスタがそれらの関連するセンスアンプに対して
許容される「ピッチ」内に嵌められねばならない。なぜ
ならば、その寸法が少しでも過大になるとチップの寸法
に直接的に影響を与え、従って集積回路の製造コストに
響くからである。勿論、複数個のドライバが同一のバス
を駆動する場合に、ドライバ自身によりデータバスへ付
加される容量は、より大きな駆動能力の利点を凌ぐ場合
がある。更に、ある場合には、データバスのRC負荷
が、レールからレールへの所望のスイッチング時間を充
足するために妥当な寸法のドライバにとって大きすぎる
場合がある。
荷は、バスを駆動するトランジスタの寸法を増加させる
ことにより解消することが可能である。勿論、トランジ
スタの寸法における増加は、メモリ集積回路の集積度を
増加させることへの願望とは矛盾する。更に、ドライバ
トランジスタがそれらの関連するセンスアンプに対して
許容される「ピッチ」内に嵌められねばならない。なぜ
ならば、その寸法が少しでも過大になるとチップの寸法
に直接的に影響を与え、従って集積回路の製造コストに
響くからである。勿論、複数個のドライバが同一のバス
を駆動する場合に、ドライバ自身によりデータバスへ付
加される容量は、より大きな駆動能力の利点を凌ぐ場合
がある。更に、ある場合には、データバスのRC負荷
が、レールからレールへの所望のスイッチング時間を充
足するために妥当な寸法のドライバにとって大きすぎる
場合がある。
【0005】更に、ある集積回路は、差動信号によりデ
ータの通信即ち送給を行なうためのデータ線対を有して
おり、且つそれらは特定の電圧にプレチャージされ且つ
平衡化される。しかしながら、長いサイクル動作期間中
に、ノイズ及びその他の影響によりこれらのプレチャー
ジされたライン(線)を不所望の電圧へ充電させたり又
は放電させたりし、これらの差動線を充電(又は放電)
する場合の次の動作において遅延を発生する場合があ
る。
ータの通信即ち送給を行なうためのデータ線対を有して
おり、且つそれらは特定の電圧にプレチャージされ且つ
平衡化される。しかしながら、長いサイクル動作期間中
に、ノイズ及びその他の影響によりこれらのプレチャー
ジされたライン(線)を不所望の電圧へ充電させたり又
は放電させたりし、これらの差動線を充電(又は放電)
する場合の次の動作において遅延を発生する場合があ
る。
【0006】
【発明が解決しようとする課題】本発明の1側面におけ
る目的は、データ信号を印加する前に、サイクル間にお
いて、データバス導体をプレチャージする技術を提供す
ることである。本発明の別の目的とするところは、デー
タバス導体の構成に緊密にマッチしたその様な技術を提
供することである。本発明の更に別の目的とするところ
は、ダミーデータバス導体を組込んでおり且つダミーデ
ータバス導体上のフローティング条件が回避されるその
様な技術を提供することである。本発明の更に別の目的
とするところは、振動乃至は発振の危険性なしに出力段
のトリップ点近くにデータバス導体をプレチャージする
その様な技術を提供することである。
る目的は、データ信号を印加する前に、サイクル間にお
いて、データバス導体をプレチャージする技術を提供す
ることである。本発明の別の目的とするところは、デー
タバス導体の構成に緊密にマッチしたその様な技術を提
供することである。本発明の更に別の目的とするところ
は、ダミーデータバス導体を組込んでおり且つダミーデ
ータバス導体上のフローティング条件が回避されるその
様な技術を提供することである。本発明の更に別の目的
とするところは、振動乃至は発振の危険性なしに出力段
のトリップ点近くにデータバス導体をプレチャージする
その様な技術を提供することである。
【0007】本発明の別の側面における目的は、ドライ
バ回路の活性化を必要とすることなしに差動データ線の
バイアスを維持する回路及び技術を提供することであ
る。本発明の別の目的とするところは、ダミーデータバ
ス導体を組込んでおり且つダミーデータバス導体上のフ
ローティング条件を回避したその様な技術を提供するこ
とである。本発明の更に別の目的とするところは、発振
乃至は振動の危険性なしで出力段のトリップ点近くにデ
ータバス導体をプレチャージするその様な技術を提供す
ることである。
バ回路の活性化を必要とすることなしに差動データ線の
バイアスを維持する回路及び技術を提供することであ
る。本発明の別の目的とするところは、ダミーデータバ
ス導体を組込んでおり且つダミーデータバス導体上のフ
ローティング条件を回避したその様な技術を提供するこ
とである。本発明の更に別の目的とするところは、発振
乃至は振動の危険性なしで出力段のトリップ点近くにデ
ータバス導体をプレチャージするその様な技術を提供す
ることである。
【0008】
【課題を解決するための手段】本発明は、例えばメモリ
などの集積回路において実現することが可能であり、例
えば、データバス内の真データ導体と並列にダミーデー
タ導体を設けることにより実現することが可能である。
各ダミーデータ導体は、好適には、その対応する真デー
タ導体と物理的に類似するように構成され、且つ読取り
動作において真データ導体上に提供されるデータ状態の
論理的補元を受取る。次のサイクルの前に、真及びダミ
ーデータ導体が共通接続され、従って、電荷分割によ
り、真データ導体は中間レベル電圧へプレチャージさ
れ、従って次のサイクルの前にスイッチング時間を減少
させる。真及びダミーデータ導体が長い平衡化動作期間
中に不所望の電圧へフローティングすることを防止する
ために自己バイアス回路が設けられている。各真データ
導体はトライステート可能出力段により受取られてお
り、該トライステート可能出力段はプレチャージ及び平
衡化期間中はディスエーブルされ、従って長い平衡化期
間中に発生する場合のある出力回路における発振乃至は
振動を防止している。
などの集積回路において実現することが可能であり、例
えば、データバス内の真データ導体と並列にダミーデー
タ導体を設けることにより実現することが可能である。
各ダミーデータ導体は、好適には、その対応する真デー
タ導体と物理的に類似するように構成され、且つ読取り
動作において真データ導体上に提供されるデータ状態の
論理的補元を受取る。次のサイクルの前に、真及びダミ
ーデータ導体が共通接続され、従って、電荷分割によ
り、真データ導体は中間レベル電圧へプレチャージさ
れ、従って次のサイクルの前にスイッチング時間を減少
させる。真及びダミーデータ導体が長い平衡化動作期間
中に不所望の電圧へフローティングすることを防止する
ために自己バイアス回路が設けられている。各真データ
導体はトライステート可能出力段により受取られてお
り、該トライステート可能出力段はプレチャージ及び平
衡化期間中はディスエーブルされ、従って長い平衡化期
間中に発生する場合のある出力回路における発振乃至は
振動を防止している。
【0009】本発明の別の側面は、各データ線に対して
自己バイアス回路を設けることにより、特定の電圧に対
してプレチャージされるか又は平衡化される差動データ
線を有する例えばメモリなどの集積回路において実現す
ることが可能である。この自己バイアス動作は、差動及
び相補的データ導体が、長い平衡化動作期間中に不所望
の電圧にフローティングすることを防止するために設け
られている。該データ導体は、トライステート可能出力
段により受取られることが可能であり、該トライステー
ト可能出力段はプレチャージ及び平衡化期間中はディス
エーブルされ、且つそれは自己バイアス回路がデータ線
を維持する点とマッチしている。
自己バイアス回路を設けることにより、特定の電圧に対
してプレチャージされるか又は平衡化される差動データ
線を有する例えばメモリなどの集積回路において実現す
ることが可能である。この自己バイアス動作は、差動及
び相補的データ導体が、長い平衡化動作期間中に不所望
の電圧にフローティングすることを防止するために設け
られている。該データ導体は、トライステート可能出力
段により受取られることが可能であり、該トライステー
ト可能出力段はプレチャージ及び平衡化期間中はディス
エーブルされ、且つそれは自己バイアス回路がデータ線
を維持する点とマッチしている。
【0010】
【実施例】図1を参照して、本発明の好適実施例を実現
した集積回路の一例について説明する。この実施例にお
いては、メモリ1はスタチックランダムアクセスメモリ
(SRAM)であり、この様なメモリにおける物理的な
位置の一例に従って、図1において、図示した複数個の
ブロック10内にメモリセルが設けられている。尚、本
発明は、例えば長尺状のデータ導体を使用するその他の
タイプの集積回路においても使用することが可能なもの
であり、その様な集積回路としては、マイクロプロセ
サ、論理装置、及びリードオンリーメモリ、FIFO、
DRAMなどのその他のタイプのメモリを包含してい
る。
した集積回路の一例について説明する。この実施例にお
いては、メモリ1はスタチックランダムアクセスメモリ
(SRAM)であり、この様なメモリにおける物理的な
位置の一例に従って、図1において、図示した複数個の
ブロック10内にメモリセルが設けられている。尚、本
発明は、例えば長尺状のデータ導体を使用するその他の
タイプの集積回路においても使用することが可能なもの
であり、その様な集積回路としては、マイクロプロセ
サ、論理装置、及びリードオンリーメモリ、FIFO、
DRAMなどのその他のタイプのメモリを包含してい
る。
【0011】従来公知の如く、メモリ1内のメモリセル
は行及び列の形態で配列されており、且つそれらはアド
レス端子A0 乃至An で受取られたアドレス信号に従っ
て選択される。アドレス端子A0 乃至An はアドレスバ
ッファ28へ接続されており、それらは受取られたアド
レス信号をバッファし且つアドレス信号のうちの一部を
バスROWを介して行デコーダ24a,24bへ通信即
ち送給し、且つその残りをバスCOLを介して列デコー
ダ26a,26bへ通信即ち送給する。行デコーダ24
a,24bは、従来の態様で選択されたワード線をイネ
ーブルさせることにより複数個のメモリセルからなる一
つの行を選択し、従って、好適には、メモリアレイブロ
ック10の片側に沿って位置されている。この実施例に
おいては、列デコーダ26a,26bがアドレスの列部
分に従ってセンスアンプ13により検知されるべき選択
された行内の8個のメモリセルを選択する。
は行及び列の形態で配列されており、且つそれらはアド
レス端子A0 乃至An で受取られたアドレス信号に従っ
て選択される。アドレス端子A0 乃至An はアドレスバ
ッファ28へ接続されており、それらは受取られたアド
レス信号をバッファし且つアドレス信号のうちの一部を
バスROWを介して行デコーダ24a,24bへ通信即
ち送給し、且つその残りをバスCOLを介して列デコー
ダ26a,26bへ通信即ち送給する。行デコーダ24
a,24bは、従来の態様で選択されたワード線をイネ
ーブルさせることにより複数個のメモリセルからなる一
つの行を選択し、従って、好適には、メモリアレイブロ
ック10の片側に沿って位置されている。この実施例に
おいては、列デコーダ26a,26bがアドレスの列部
分に従ってセンスアンプ13により検知されるべき選択
された行内の8個のメモリセルを選択する。
【0012】この実施例に基づくメモリ1においては、
メモリセルは16個のアレイブロック100 乃至1015
にグループ化されている。このメモリの16個のアレイ
ブロック10への区画化は、例えば小型のコンピュータ
において使用されるような低パワーメモリにおいて特に
有益的なものである。なぜならば、選択されたメモリセ
ルが位置されているブロック10のみがサイクル期間中
にイネーブルされることが必要であるに過ぎないからで
ある。そのブロックの選択は、行アドレスビットのうち
の一つ(上半分又は下半分を表わす)及び列アドレスビ
ットのうちの四つ(選択されるべき16個のアレイブロ
ック10のうちの一つを表わす)に従って行なうことが
可能である。本願出願人に譲渡されている1990年9
月26日付で出願された米国特許出願第588,609
号に記載される如く、アレイブロック10の間にラッチ
型行ラインリピータを設けることにより、活性化パワー
を更に減少させることが可能である。
メモリセルは16個のアレイブロック100 乃至1015
にグループ化されている。このメモリの16個のアレイ
ブロック10への区画化は、例えば小型のコンピュータ
において使用されるような低パワーメモリにおいて特に
有益的なものである。なぜならば、選択されたメモリセ
ルが位置されているブロック10のみがサイクル期間中
にイネーブルされることが必要であるに過ぎないからで
ある。そのブロックの選択は、行アドレスビットのうち
の一つ(上半分又は下半分を表わす)及び列アドレスビ
ットのうちの四つ(選択されるべき16個のアレイブロ
ック10のうちの一つを表わす)に従って行なうことが
可能である。本願出願人に譲渡されている1990年9
月26日付で出願された米国特許出願第588,609
号に記載される如く、アレイブロック10の間にラッチ
型行ラインリピータを設けることにより、活性化パワー
を更に減少させることが可能である。
【0013】ほとんどの最近のSRAM及びDRAMの
場合における如く、メモリ1は、例えばメモリサイクル
における特定の点においてあるノード(例えば、ビット
線)のプレチャージ及び平衡化などのある量の動的動作
を行なう。SRAM1におけるサイクルの開始は、アド
レス遷移検知(ATD)回路25により実施されるアド
レス遷移検知により発生する。ATD回路25は好適に
はアドレスバッファ28の前に(図示した如く)アドレ
ス入力端A0 乃至An の各々へ接続しており、且つアド
レス入力端A0 乃至An の何れか一つ又はそれ以上にお
ける遷移の検知に応答してラインATD上にパルスを発
生する。この様なパルスは、従来の態様でメモリ1の内
部動作を制御し、且つ以下に説明するような態様で使用
する場合に有用なものである。
場合における如く、メモリ1は、例えばメモリサイクル
における特定の点においてあるノード(例えば、ビット
線)のプレチャージ及び平衡化などのある量の動的動作
を行なう。SRAM1におけるサイクルの開始は、アド
レス遷移検知(ATD)回路25により実施されるアド
レス遷移検知により発生する。ATD回路25は好適に
はアドレスバッファ28の前に(図示した如く)アドレ
ス入力端A0 乃至An の各々へ接続しており、且つアド
レス入力端A0 乃至An の何れか一つ又はそれ以上にお
ける遷移の検知に応答してラインATD上にパルスを発
生する。この様なパルスは、従来の態様でメモリ1の内
部動作を制御し、且つ以下に説明するような態様で使用
する場合に有用なものである。
【0014】その他の内部動作機能部は、タイミング・
制御回路29により制御され、該回路は、ATD回路2
5からラインATD上を信号を受取り、且つそれは、更
に、例えば端子CEにおいてのチップイネーブル信号や
端子R/Wにおいての読取り/書込み選択信号などのあ
る外部制御信号を受取る。タイミング・制御回路29は
これらの入力に基づいて種々の制御信号を発生し、従来
の態様でメモリ1内の種々の機能部を制御する。図1に
示した如く、制御バスCBUSはセンスアンプ13及び
データドライバ15へ接続しており、それにより、例え
ばGEQT,GEQC,SAEQ_,SCLK,ISO
信号などの以下に説明する種々の信号を発生し且つメモ
リ1内において通信即ち送給を行なう。
制御回路29により制御され、該回路は、ATD回路2
5からラインATD上を信号を受取り、且つそれは、更
に、例えば端子CEにおいてのチップイネーブル信号や
端子R/Wにおいての読取り/書込み選択信号などのあ
る外部制御信号を受取る。タイミング・制御回路29は
これらの入力に基づいて種々の制御信号を発生し、従来
の態様でメモリ1内の種々の機能部を制御する。図1に
示した如く、制御バスCBUSはセンスアンプ13及び
データドライバ15へ接続しており、それにより、例え
ばGEQT,GEQC,SAEQ_,SCLK,ISO
信号などの以下に説明する種々の信号を発生し且つメモ
リ1内において通信即ち送給を行なう。
【0015】この実施例におけるメモリ1はバイト幅タ
イプのものであり、そうであるから、それは8個の入力
/出力端子DQ0 乃至DQ7 を有しており、そこにおい
て、読取り動作期間中に出力データが提供され、且つ書
込み動作期間中において入力データが受取られる。入力
/出力回路20がデータバス22と端子DQとの間に接
続されており、且つそれに接続されて従来の入力バッフ
ァ及び出力バッファを有している。この出力バッファの
好適なタイプは、本願出願人に譲渡されており同日付を
もって出願された米国特許出願に記載されている。
イプのものであり、そうであるから、それは8個の入力
/出力端子DQ0 乃至DQ7 を有しており、そこにおい
て、読取り動作期間中に出力データが提供され、且つ書
込み動作期間中において入力データが受取られる。入力
/出力回路20がデータバス22と端子DQとの間に接
続されており、且つそれに接続されて従来の入力バッフ
ァ及び出力バッファを有している。この出力バッファの
好適なタイプは、本願出願人に譲渡されており同日付を
もって出願された米国特許出願に記載されている。
【0016】アレイブロック100 乃至1015の各々
は、図1に示した如く、センスアンプ130 乃至1315
の対応するグループに関連している。この実施例におい
ては、8個の個別的なセンスアンプ13が各グループの
センスアンプ130 乃至1315内に設けられており、ア
レイブロック100 乃至1015の選択された一つから内
部データバス22上へ通信即ち送給されるべき8個のビ
ットの各々に対し一つのセンスアンプ13が設けられて
いる。データドライバ150 乃至1515のグループは、
各々、それからデータ信号を受取り且つそれで内部デー
タバス22を駆動するためにセンスアンプ130 乃至1
315の対応するグループと関連している。個々のデータ
ドライバ15は各グループ内の個々のセンスアンプ13
と関連しており、データバス22内の各ライン(線)を
駆動するために1個のデータドライバ15が設けられて
いる。
は、図1に示した如く、センスアンプ130 乃至1315
の対応するグループに関連している。この実施例におい
ては、8個の個別的なセンスアンプ13が各グループの
センスアンプ130 乃至1315内に設けられており、ア
レイブロック100 乃至1015の選択された一つから内
部データバス22上へ通信即ち送給されるべき8個のビ
ットの各々に対し一つのセンスアンプ13が設けられて
いる。データドライバ150 乃至1515のグループは、
各々、それからデータ信号を受取り且つそれで内部デー
タバス22を駆動するためにセンスアンプ130 乃至1
315の対応するグループと関連している。個々のデータ
ドライバ15は各グループ内の個々のセンスアンプ13
と関連しており、データバス22内の各ライン(線)を
駆動するために1個のデータドライバ15が設けられて
いる。
【0017】この実施例においては、メモリアレイは半
分ずつに分割されており、即ちアレイブロック100 乃
至107 はアレイ部分の半分を構成しており且つアレイ
ブロック108 乃至1015は他の半分を構成している。
内部データバス22がこれらのアレイの半分の長さに沿
って走行しており、且つ図1及び5に示した如くそれら
の間に位置されている。図5に示した如く、データバス
22はデータ導体DBUS0 乃至DBUS7 を有してお
り、その各々は入力/出力端子DQ0 乃至DQ7 と関連
している(及び入力/出力回路20を介してそれらに結
合されている)。各個々のデータ導体DBUSk は16
個のアレイブロック100 乃至1015の16個のデータ
ドライバグループ150 乃至1515の各々における対応
するデータドライバ15へ接続している。例えばメモリ
1などの読取り/書込みメモリの場合、従来の態様で選
択されたメモリセルへ書込むべき入力データを通信即ち
送給するために別の入力データバスを使用することが可
能である。一方、入力データは、あるメモリ設計の場合
に公知の如く、データバス22に沿って通信即ち送給す
ることも可能である。
分ずつに分割されており、即ちアレイブロック100 乃
至107 はアレイ部分の半分を構成しており且つアレイ
ブロック108 乃至1015は他の半分を構成している。
内部データバス22がこれらのアレイの半分の長さに沿
って走行しており、且つ図1及び5に示した如くそれら
の間に位置されている。図5に示した如く、データバス
22はデータ導体DBUS0 乃至DBUS7 を有してお
り、その各々は入力/出力端子DQ0 乃至DQ7 と関連
している(及び入力/出力回路20を介してそれらに結
合されている)。各個々のデータ導体DBUSk は16
個のアレイブロック100 乃至1015の16個のデータ
ドライバグループ150 乃至1515の各々における対応
するデータドライバ15へ接続している。例えばメモリ
1などの読取り/書込みメモリの場合、従来の態様で選
択されたメモリセルへ書込むべき入力データを通信即ち
送給するために別の入力データバスを使用することが可
能である。一方、入力データは、あるメモリ設計の場合
に公知の如く、データバス22に沿って通信即ち送給す
ることも可能である。
【0018】データバス22は、更に、8個のダミーデ
ータ導体DDBUS0 乃至DDBUS7 を有しており、
その各々は16個のアレイブロック100 乃至1015の
16個のデータドライバグループ150 乃至1515の各
々における対応するデータドライバ15へ接続してい
る。ダミーデータ導体DDBUS0 乃至DDBUS7
は、以下に説明する如く、データ状態の通信即ち送給の
ためではなく、データバス22のプレチャージのために
使用される。そうであるから、ダミーデータ導体DDB
US0 乃至DDBUS7 は、端子DQへ及びそれらから
データを通信即ち送給するために入力/出力回路20へ
結合されるのではなく、図5に示した如く、終端部(即
ち、成端部)37により終端されている。データ導体D
BUSの適切なプレチャージを確保するために、ダミー
データ導体DDBUSの各々は、好適には、データ導体
DBUSの一つと物理的に類似しており、実質的に同一
の長さ及び断面積を有すると共に、同一の物質から形成
されている。
ータ導体DDBUS0 乃至DDBUS7 を有しており、
その各々は16個のアレイブロック100 乃至1015の
16個のデータドライバグループ150 乃至1515の各
々における対応するデータドライバ15へ接続してい
る。ダミーデータ導体DDBUS0 乃至DDBUS7
は、以下に説明する如く、データ状態の通信即ち送給の
ためではなく、データバス22のプレチャージのために
使用される。そうであるから、ダミーデータ導体DDB
US0 乃至DDBUS7 は、端子DQへ及びそれらから
データを通信即ち送給するために入力/出力回路20へ
結合されるのではなく、図5に示した如く、終端部(即
ち、成端部)37により終端されている。データ導体D
BUSの適切なプレチャージを確保するために、ダミー
データ導体DDBUSの各々は、好適には、データ導体
DBUSの一つと物理的に類似しており、実質的に同一
の長さ及び断面積を有すると共に、同一の物質から形成
されている。
【0019】図1及び5の構成においては、データバス
22におけるデータ導体DBUSの各々が比較的長尺状
であり、アレイブロック10の各々に対しデータドライ
バ15を接続させるためにチップのほとんどの長さに亘
り走行している。そうであるから、各データバス導体D
BUSの直列抵抗は、特に高集積度回路においては、例
えばアルミニウムなどの金属から形成する場合であって
も、極めて高いものとなる場合がある。例えば、各デー
タバス導体DBUSは、13,200μmの長さの程度
で、1.1μm2 の程度の断面積となる場合があり、こ
れらの寸法を有するアルミニウム導体は550Ωの程度
の直列抵抗を有している。更に、各データバス導体DB
USへ接続して多数の(例えば16個)データドライバ
15が設けられており、且つそれに接続して入力/出力
回路20が設けられている場合には、単一のデータバス
導体DBUSと関連する容量は4pFの程度である場合
がある。従って、データバス導体DBUSのRC負荷は
極めて著しいものとなる場合があり、典型的なオンチッ
プドライバの場合にレールからレール(5V)のスイッ
チングのために2.2ナノ秒の程度必要とし、従ってメ
モリの読取りアクセス時間に直接的に且つ著しい影響を
与える。入力/出力回路20において使用可能な書込み
ドライバの寸法のために、且つ別個の入力データバスが
設けられている場合には、書込み時間は同じ程度影響を
受ける場合があり、更に、書込み動作の期間は、一般的
に、読取りアクセス時間ほど高速メモリにおいては臨界
的なパラメータではない。以下に説明する如く、本発明
の1側面に基づいてダミーデータ導体DDBUSを使用
することは、メモリ1のアクセス時間を著しく減少させ
ることを可能としている。
22におけるデータ導体DBUSの各々が比較的長尺状
であり、アレイブロック10の各々に対しデータドライ
バ15を接続させるためにチップのほとんどの長さに亘
り走行している。そうであるから、各データバス導体D
BUSの直列抵抗は、特に高集積度回路においては、例
えばアルミニウムなどの金属から形成する場合であって
も、極めて高いものとなる場合がある。例えば、各デー
タバス導体DBUSは、13,200μmの長さの程度
で、1.1μm2 の程度の断面積となる場合があり、こ
れらの寸法を有するアルミニウム導体は550Ωの程度
の直列抵抗を有している。更に、各データバス導体DB
USへ接続して多数の(例えば16個)データドライバ
15が設けられており、且つそれに接続して入力/出力
回路20が設けられている場合には、単一のデータバス
導体DBUSと関連する容量は4pFの程度である場合
がある。従って、データバス導体DBUSのRC負荷は
極めて著しいものとなる場合があり、典型的なオンチッ
プドライバの場合にレールからレール(5V)のスイッ
チングのために2.2ナノ秒の程度必要とし、従ってメ
モリの読取りアクセス時間に直接的に且つ著しい影響を
与える。入力/出力回路20において使用可能な書込み
ドライバの寸法のために、且つ別個の入力データバスが
設けられている場合には、書込み時間は同じ程度影響を
受ける場合があり、更に、書込み動作の期間は、一般的
に、読取りアクセス時間ほど高速メモリにおいては臨界
的なパラメータではない。以下に説明する如く、本発明
の1側面に基づいてダミーデータ導体DDBUSを使用
することは、メモリ1のアクセス時間を著しく減少させ
ることを可能としている。
【0020】次に、図2を参照して、センスアンプ13
の一例の構成について詳細に説明する。このセンスアン
プ13の例に関してのさらなる証明及びその列デコーダ
26に関しての動作は、本願出願人に譲渡されている1
990年12月13日付で出願された米国特許出願第6
27,049号に記載されている。図2のセンスアンプ
13jkはアレイグループ10j 及び入力/出力端子DQ
k と関連したセンスアンプである。
の一例の構成について詳細に説明する。このセンスアン
プ13の例に関してのさらなる証明及びその列デコーダ
26に関しての動作は、本願出願人に譲渡されている1
990年12月13日付で出願された米国特許出願第6
27,049号に記載されている。図2のセンスアンプ
13jkはアレイグループ10j 及び入力/出力端子DQ
k と関連したセンスアンプである。
【0021】勿論、別法として、本発明に関連しその他
のセンスアンプ構成のものを使用することも可能であ
る。この様な別の構成を有するセンスアンプの一つの例
は多段センスアンプ構成であり、それはDCレベルシフ
トを実現するために差動ビット線の各々へ接続されたレ
ベルシフタ段を有しており、それに続いて電流ミラー及
び差動センスアンプ(図2に示したものと同様な差動セ
ンスアンプ)との結合が設けられている。図2に示した
ものと代替的に、その他のセンスアンプ形態及び構成の
ものも同様に使用可能である。
のセンスアンプ構成のものを使用することも可能であ
る。この様な別の構成を有するセンスアンプの一つの例
は多段センスアンプ構成であり、それはDCレベルシフ
トを実現するために差動ビット線の各々へ接続されたレ
ベルシフタ段を有しており、それに続いて電流ミラー及
び差動センスアンプ(図2に示したものと同様な差動セ
ンスアンプ)との結合が設けられている。図2に示した
ものと代替的に、その他のセンスアンプ形態及び構成の
ものも同様に使用可能である。
【0022】図2の実施例においては、相補的入力/出
力線21Tjk,21Cjk(Tは真に対してのものであり
且つCは補元即ちその相補的なものに対してのものであ
る)が、列デコーダ26を介して、入力/出力端子DQ
k に関連したアレイグループ10j 内の選択されたメモ
リセルのビット線へ結合されており、読取り動作におい
て、入力/出力線21Tjk,21Cjkが選択されたメモ
リセルからのデータを通信即ち送給し、且つ書込み動作
において、入力/出力線21Tjk,21Cjkが選択され
たメモリセルへデータを通信即ち送給する。入力/出力
線21Tjk,21Cjkは、各々、Pチャンネルプレチャ
ージトランジスタ42のドレインへ接続しており、トラ
ンジスタ42のソースは、両方とも、この場合にはVcc
である入力/出力線21Tjk,21Cjkに対するプレチ
ャージ電圧へ接続されている。入力/出力線21Tjk,
21Cjkは、更に、Pチャンネル平衡化トランジスタ4
1により互いに接続されている。トランジスタ41及び
42のゲートはラインIOEQ_へ接続しており、それ
はATD回路25により検知されるアドレス遷移か、又
は、入力/出力線21の平衡化が所望されるサイクル期
間中のその様なその他のイベントに応答してタイミング
制御回路22により発生される。
力線21Tjk,21Cjk(Tは真に対してのものであり
且つCは補元即ちその相補的なものに対してのものであ
る)が、列デコーダ26を介して、入力/出力端子DQ
k に関連したアレイグループ10j 内の選択されたメモ
リセルのビット線へ結合されており、読取り動作におい
て、入力/出力線21Tjk,21Cjkが選択されたメモ
リセルからのデータを通信即ち送給し、且つ書込み動作
において、入力/出力線21Tjk,21Cjkが選択され
たメモリセルへデータを通信即ち送給する。入力/出力
線21Tjk,21Cjkは、各々、Pチャンネルプレチャ
ージトランジスタ42のドレインへ接続しており、トラ
ンジスタ42のソースは、両方とも、この場合にはVcc
である入力/出力線21Tjk,21Cjkに対するプレチ
ャージ電圧へ接続されている。入力/出力線21Tjk,
21Cjkは、更に、Pチャンネル平衡化トランジスタ4
1により互いに接続されている。トランジスタ41及び
42のゲートはラインIOEQ_へ接続しており、それ
はATD回路25により検知されるアドレス遷移か、又
は、入力/出力線21の平衡化が所望されるサイクル期
間中のその様なその他のイベントに応答してタイミング
制御回路22により発生される。
【0023】センスアンプ13jkの読取り側において、
入力/出力線21Tjk,21Cjkが、各々、Pチャンネ
ルパストランジスタ43へ接続しており、パストランジ
スタ43の各々はそのゲートが分離信号ISOにより制
御される。従って、入力/出力線21Tjk,21Cjkは
高論理レベルにあるラインISOにより読取り回路から
分離させることが可能であり、且つ低論理レベルにある
ラインISOによりそれに接続させることが可能であ
る。入力/出力線21Tjk及び21Cjkからパストラン
ジスタ43の反対側における相補的ライン(線)は、そ
れぞれ、図2において、検知ノードSNTjk及びSNC
jkとして示してある。
入力/出力線21Tjk,21Cjkが、各々、Pチャンネ
ルパストランジスタ43へ接続しており、パストランジ
スタ43の各々はそのゲートが分離信号ISOにより制
御される。従って、入力/出力線21Tjk,21Cjkは
高論理レベルにあるラインISOにより読取り回路から
分離させることが可能であり、且つ低論理レベルにある
ラインISOによりそれに接続させることが可能であ
る。入力/出力線21Tjk及び21Cjkからパストラン
ジスタ43の反対側における相補的ライン(線)は、そ
れぞれ、図2において、検知ノードSNTjk及びSNC
jkとして示してある。
【0024】検知ノードSNTjk,SNCjkは、好適に
は、サイクルの適宜の部分の期間中にプレチャージされ
且つ平衡化される(この場合には、電圧Vccへ)。なぜ
ならば、センスアンプ13内のセンスアンプ48が以下
に説明する如くに動的態様で動作するからである。Pチ
ャンネルプレチャージトランジスタ46の各々は、その
ソース・ドレイン経路をVccと検知ノードSNTjk及び
SNCjkとの間に接続している。平衡化トランジスタ4
5は、そのソース・ドレイン経路を検知ノードSNTjk
とSNCjkとの間に接続したPチャンネルトランジスタ
である。トランジスタ45及び46のゲートは、全て、
ラインSAEQ_により制御され、それは、低論理レベ
ルにある場合には、上述した入力/出力線21Tjk及び
21Cjk及びアレイブロック10j におけるビット線に
おけるのと同様の態様で検知ノードSNTjk及びSNC
jkをプレチャージすると共に平衡化させる。
は、サイクルの適宜の部分の期間中にプレチャージされ
且つ平衡化される(この場合には、電圧Vccへ)。なぜ
ならば、センスアンプ13内のセンスアンプ48が以下
に説明する如くに動的態様で動作するからである。Pチ
ャンネルプレチャージトランジスタ46の各々は、その
ソース・ドレイン経路をVccと検知ノードSNTjk及び
SNCjkとの間に接続している。平衡化トランジスタ4
5は、そのソース・ドレイン経路を検知ノードSNTjk
とSNCjkとの間に接続したPチャンネルトランジスタ
である。トランジスタ45及び46のゲートは、全て、
ラインSAEQ_により制御され、それは、低論理レベ
ルにある場合には、上述した入力/出力線21Tjk及び
21Cjk及びアレイブロック10j におけるビット線に
おけるのと同様の態様で検知ノードSNTjk及びSNC
jkをプレチャージすると共に平衡化させる。
【0025】センスアンプ48は交差結合されたインバ
ータからなる従来のCMOSラッチであり、該交差結合
されたラッチの入力端及び出力端は従来の態様で検知ノ
ードSNTjk,SNCjkへ接続されている。Nチャンネ
ルプルダウントランジスタ47は、そのソース・ドレイ
ン経路をセンスアンプ48内のNチャンネルトランジス
タのソースと接地との間に接続しており、且つそのゲー
トはラインSCLKにより制御される。
ータからなる従来のCMOSラッチであり、該交差結合
されたラッチの入力端及び出力端は従来の態様で検知ノ
ードSNTjk,SNCjkへ接続されている。Nチャンネ
ルプルダウントランジスタ47は、そのソース・ドレイ
ン経路をセンスアンプ48内のNチャンネルトランジス
タのソースと接地との間に接続しており、且つそのゲー
トはラインSCLKにより制御される。
【0026】プルダウントランジスタ47はセンスアン
プ48の動的制御を与えており、従って検知ノードSN
Tjk,SNCjkの検知動作は動的態様で実施される。ダ
イナミックRAMにおいて公知の如く、この構成におい
ての動的検知動作はパストランジスタ43が検知ノード
SNTjk,SNCjkをそれぞれ入力/出力線21Tjk,
21Cjkへ接続する時に初期的にオフであるトランジス
タ47で制御され、このサイクル部分の期間中、センス
アンプ48は検知ノードSNTjkとSNCjkとの間に小
さな差動電圧が提供される。この小さな差動電圧の発生
の後に、ラインSCLKは高状態へ駆動され、従ってセ
ンスアンプ48におけるプルダウントランジスタのソー
スは接地へプルされる。このことは、センスアンプ48
をして検知ノードSNTjk及びSNCjk上に大きな差動
信号を発生させ、且つその検知した状態をラッチさせ
る。
プ48の動的制御を与えており、従って検知ノードSN
Tjk,SNCjkの検知動作は動的態様で実施される。ダ
イナミックRAMにおいて公知の如く、この構成におい
ての動的検知動作はパストランジスタ43が検知ノード
SNTjk,SNCjkをそれぞれ入力/出力線21Tjk,
21Cjkへ接続する時に初期的にオフであるトランジス
タ47で制御され、このサイクル部分の期間中、センス
アンプ48は検知ノードSNTjkとSNCjkとの間に小
さな差動電圧が提供される。この小さな差動電圧の発生
の後に、ラインSCLKは高状態へ駆動され、従ってセ
ンスアンプ48におけるプルダウントランジスタのソー
スは接地へプルされる。このことは、センスアンプ48
をして検知ノードSNTjk及びSNCjk上に大きな差動
信号を発生させ、且つその検知した状態をラッチさせ
る。
【0027】以下の説明から明らかな如く、同一のデー
タ導体DBUSk と関連する各センスアンプ13jkは基
本的にワイヤードOR態様で互いに結合されている。従
って、センスアンプ13jkの読取り側に提供される制御
信号ISO,SAEQ_,SCLKは、好適には、タイ
ミング制御回路29と関連して列デコーダ26により発
生される。この様なこれらの制御信号の発生は、選択さ
れなかったアレイブロック10と関連するセンスアンプ
13jkのものをイネーブルされることがなく(ラインI
SOを高状態に維持し且つラインSAEQ_及びSCL
Kを低状態に維持することにより)、それらの検知ノー
ドSNTjk及びSNCjkを平衡化され且つVccへプレチ
ャージされた状態を維持し、データバス22上でのバス
競合を防止させる。
タ導体DBUSk と関連する各センスアンプ13jkは基
本的にワイヤードOR態様で互いに結合されている。従
って、センスアンプ13jkの読取り側に提供される制御
信号ISO,SAEQ_,SCLKは、好適には、タイ
ミング制御回路29と関連して列デコーダ26により発
生される。この様なこれらの制御信号の発生は、選択さ
れなかったアレイブロック10と関連するセンスアンプ
13jkのものをイネーブルされることがなく(ラインI
SOを高状態に維持し且つラインSAEQ_及びSCL
Kを低状態に維持することにより)、それらの検知ノー
ドSNTjk及びSNCjkを平衡化され且つVccへプレチ
ャージされた状態を維持し、データバス22上でのバス
競合を防止させる。
【0028】センスアンプ13jkの書込み側において、
書込み回路50jkはそれと関連するデータ導体DBUS
k から入力データを受取り且つタイミング・制御回路2
9からラインWRSELを介して制御信号を受取る。書
込み動作において、書込み回路50jkは従来の態様で入
力/出力線21Tjk,21Cjk上に相補的な態様でデー
タ導体DBUSk のデータ状態を提供する。上述した米
国特許出願第627,049号は、書込み回路50jkの
好適実施例について更に詳細に説明している。次に、図
3を参照して、本発明の好適実施例に基づくデータドラ
イバ15の構成及び動作について詳細に説明する。図3
のデータドライバ15jkは入力/出力端子DQk と関連
しており且つアレイブロック10j と関連しており、従
って、入力として、図2のセンスアンプ13jkからノー
ドSNTjk及びSNCjkを受取る。
書込み回路50jkはそれと関連するデータ導体DBUS
k から入力データを受取り且つタイミング・制御回路2
9からラインWRSELを介して制御信号を受取る。書
込み動作において、書込み回路50jkは従来の態様で入
力/出力線21Tjk,21Cjk上に相補的な態様でデー
タ導体DBUSk のデータ状態を提供する。上述した米
国特許出願第627,049号は、書込み回路50jkの
好適実施例について更に詳細に説明している。次に、図
3を参照して、本発明の好適実施例に基づくデータドラ
イバ15の構成及び動作について詳細に説明する。図3
のデータドライバ15jkは入力/出力端子DQk と関連
しており且つアレイブロック10j と関連しており、従
って、入力として、図2のセンスアンプ13jkからノー
ドSNTjk及びSNCjkを受取る。
【0029】ノードSNTjk及びSNCjkはトライステ
ートデータドライバ15jkの入力端において受取られ
る。本発明のこの実施例によれば、且つ以下の説明から
明らかになる如く、データ導体DBUS及びダミーデー
タ導体DDBUSは、各々、互いに電荷分割によるそれ
らのプレチャージ動作を可能とするためにトライステー
トドライバにより駆動されねばならない。更に、複数個
のデータドライバ15が同一のデータ導体DBUS(及
びダミーデータ導体DDBUS)を駆動するので、デー
タドライバ15の各々は、バス競合問題を回避するため
に高インピーダンス状態を有するものでなければならな
い。従来のメモリ形態においては、このことは、通常、
単に、センスアンプをターンオフさせることにより行な
われている。しかしながら、本実施例におけるセンスア
ンプ13はそれらの出力ノードSNT,SNCを高状態
にプレチャージするので(多くのメモリ回路における場
合の如く)、この状態はデータ導体DBUSの積極的な
駆動を必ずしも防止するものではない。
ートデータドライバ15jkの入力端において受取られ
る。本発明のこの実施例によれば、且つ以下の説明から
明らかになる如く、データ導体DBUS及びダミーデー
タ導体DDBUSは、各々、互いに電荷分割によるそれ
らのプレチャージ動作を可能とするためにトライステー
トドライバにより駆動されねばならない。更に、複数個
のデータドライバ15が同一のデータ導体DBUS(及
びダミーデータ導体DDBUS)を駆動するので、デー
タドライバ15の各々は、バス競合問題を回避するため
に高インピーダンス状態を有するものでなければならな
い。従来のメモリ形態においては、このことは、通常、
単に、センスアンプをターンオフさせることにより行な
われている。しかしながら、本実施例におけるセンスア
ンプ13はそれらの出力ノードSNT,SNCを高状態
にプレチャージするので(多くのメモリ回路における場
合の如く)、この状態はデータ導体DBUSの積極的な
駆動を必ずしも防止するものではない。
【0030】センスアンプ出力端が同一の電圧にプレチ
ャージされるその他の従来の構成では、トライステート
データドライバを制御するためのイネーブル信号を有し
ている。しかしながら、これらの従来の構成において
は、各データドライバに対して付加的な信号線が設けら
れねばならず、且つこの付加的な信号を発生するのに必
要な回路及びこの付加的な信号に応答することの可能な
比較的複雑なデータドライバを設けねばならない。更に
その他の従来の構成では、センスアンプと、内部データ
バスとの間に直列パスゲートを設けており、この様なパ
スゲートはクリチカル即ち臨界的な読取り経路内にその
伝搬遅延時間を付加しており、従って望ましいものでは
ない。
ャージされるその他の従来の構成では、トライステート
データドライバを制御するためのイネーブル信号を有し
ている。しかしながら、これらの従来の構成において
は、各データドライバに対して付加的な信号線が設けら
れねばならず、且つこの付加的な信号を発生するのに必
要な回路及びこの付加的な信号に応答することの可能な
比較的複雑なデータドライバを設けねばならない。更に
その他の従来の構成では、センスアンプと、内部データ
バスとの間に直列パスゲートを設けており、この様なパ
スゲートはクリチカル即ち臨界的な読取り経路内にその
伝搬遅延時間を付加しており、従って望ましいものでは
ない。
【0031】本発明のこの実施例に基づくデータドライ
バ15jkは、簡単で且つ効果的な態様でトライステート
能力を与えている。ドライバ15jkは相補的なノードG
DTjk及びGDCjkを駆動するための2個のプシュプル
ドライバ回路を有しており、該ノードは、それぞれ、デ
ータ導体DBUSk 及びダミーデータ導体DDBUSk
へ接続されている。これらのプシュプルドライバの各々
は、Pチャンネルプルアップトランジスタ56及びNチ
ャンネルプルダウントランジスタ58を有しており、そ
れらのソース/ドレイン経路はVccと接地との間に直列
接続されており、該ドライバの各々の出力端は、従来の
意味において、トランジスタ56及び58の共通ドレイ
ンに設けられている。この実施例においては、ノードG
DTjkにおけるトランジスタ56T,58Tのドレイン
はデータ導体DBUSk へ接続しており、且つノードG
DCjkにおけるトランジスタ56C,58Cのドレイン
はダミーデータ導体DDBUSk へ接続している。図1
及び5を参照すると、その他の15個のデータドライバ
15における同様のノードGDT,GDCは、同様に、
データ導体DBUSk 及びダミーデータ導体DDBUS
k へ接続しており、従ってドライバ15が高インピーダ
ンス出力状態を有することが可能であることを必要とし
ている。
バ15jkは、簡単で且つ効果的な態様でトライステート
能力を与えている。ドライバ15jkは相補的なノードG
DTjk及びGDCjkを駆動するための2個のプシュプル
ドライバ回路を有しており、該ノードは、それぞれ、デ
ータ導体DBUSk 及びダミーデータ導体DDBUSk
へ接続されている。これらのプシュプルドライバの各々
は、Pチャンネルプルアップトランジスタ56及びNチ
ャンネルプルダウントランジスタ58を有しており、そ
れらのソース/ドレイン経路はVccと接地との間に直列
接続されており、該ドライバの各々の出力端は、従来の
意味において、トランジスタ56及び58の共通ドレイ
ンに設けられている。この実施例においては、ノードG
DTjkにおけるトランジスタ56T,58Tのドレイン
はデータ導体DBUSk へ接続しており、且つノードG
DCjkにおけるトランジスタ56C,58Cのドレイン
はダミーデータ導体DDBUSk へ接続している。図1
及び5を参照すると、その他の15個のデータドライバ
15における同様のノードGDT,GDCは、同様に、
データ導体DBUSk 及びダミーデータ導体DDBUS
k へ接続しており、従ってドライバ15が高インピーダ
ンス出力状態を有することが可能であることを必要とし
ている。
【0032】ノードSNCjkは、2個のインバータ53
による反転の後に、プルアップトランジスタ56Tのゲ
ートへ接続しており、且つインバータ53のうちの1個
による反転の後にプルダウントランジスタ58Cのゲー
トへ接続している。逆に、ノードSNTjkは、2個のイ
ンバータ55を介して、プルアップトランジスタ56C
のゲートへ直接的に接続しており、且つインバータ55
のうちの1個による反転の後にプルダウントランジスタ
58Tのゲートへ接続している。2個のインバータ5
3,55のノードSNCjk及びSNTjkのそれぞれへの
接続は、センスアンプ13jkの差動出力に対しバランス
した負荷を与えている。
による反転の後に、プルアップトランジスタ56Tのゲ
ートへ接続しており、且つインバータ53のうちの1個
による反転の後にプルダウントランジスタ58Cのゲー
トへ接続している。逆に、ノードSNTjkは、2個のイ
ンバータ55を介して、プルアップトランジスタ56C
のゲートへ直接的に接続しており、且つインバータ55
のうちの1個による反転の後にプルダウントランジスタ
58Tのゲートへ接続している。2個のインバータ5
3,55のノードSNCjk及びSNTjkのそれぞれへの
接続は、センスアンプ13jkの差動出力に対しバランス
した負荷を与えている。
【0033】動作について説明すると、センスアンプ1
3jkがオンであり且つ選択されたメモリセル内において
論理「1」状態を検知すると、ノードSNTjkは高状態
であり且つノードSNCjkは低状態である。従って、ト
ランジスタ58T及び56Cは両方ともオフであり、且
つトランジスタ56T及び58Cは両方ともオンであ
り、ノードGDTjkを高論理レベルへ駆動し且つノード
GDCjkを低論理レベルへ駆動する。逆に、センスアン
プ13jkが論理「0」状態を検知すると、ノードSNT
jkは低状態であり且つノードSNCjkは高状態であり、
このことは、トランジスタ58T,56Cをターンオン
し、トランジスタ56T,58Cをターンオフし、従っ
てノードGDTjkを低状態へ駆動し且つノードGDCjk
を高状態へ駆動する。
3jkがオンであり且つ選択されたメモリセル内において
論理「1」状態を検知すると、ノードSNTjkは高状態
であり且つノードSNCjkは低状態である。従って、ト
ランジスタ58T及び56Cは両方ともオフであり、且
つトランジスタ56T及び58Cは両方ともオンであ
り、ノードGDTjkを高論理レベルへ駆動し且つノード
GDCjkを低論理レベルへ駆動する。逆に、センスアン
プ13jkが論理「0」状態を検知すると、ノードSNT
jkは低状態であり且つノードSNCjkは高状態であり、
このことは、トランジスタ58T,56Cをターンオン
し、トランジスタ56T,58Cをターンオフし、従っ
てノードGDTjkを低状態へ駆動し且つノードGDCjk
を高状態へ駆動する。
【0034】上述した如く、センスアンプ13jkは、そ
のアレイブロック10j が選択されない場合(即ち、書
込み動作期間中)にターンオフされる。この実施例にお
いては、センスアンプ13jkが、ディスエーブルされる
と、トランジスタ45,46がターンオンされ且つトラ
ンジスタ43及び47がターンオフされる(図2参照)
の動作により、そのノードSNTjk,SNCjkの両方を
高状態へ駆動する。ノードSNCjk上の高論理レベルが
トランジスタ56T,58Cをターンオフさせ且つノー
ドSNTjk上の高論理レベルがトランジスタ56C,5
8Tをターンオフさせる。従って、両方のプルアップト
ランジスタ56及び両方のプルダウントランジスタ58
は、センスアンプ13jkがターンオフされていることに
よりターンオフされ、ノードGDTjk及びGDCjkをそ
れらの出力端において高インピーダンス状態とさせる。
このトライステート条件は、付加的な信号の発生及び通
信(供給)を必要とすることなしに得られるが、センス
アンプ13jkのプレチャージ条件に応答して行なわれ
る。従って、データ導体DBUS及びダミーデータ導体
DDBUSのプレチャージ及び平衡化をイネーブル即ち
可能とさせるために、ドライバ15jkが、プレチャージ
及び平衡化期間中に高インピーダンス状態とされる。な
ぜならば、信号SAEQ_はこの時間期間中低論理レベ
ルにあるからである(その時に、両方のノードSN
Tjk,SNCjkを高状態とさせる)。
のアレイブロック10j が選択されない場合(即ち、書
込み動作期間中)にターンオフされる。この実施例にお
いては、センスアンプ13jkが、ディスエーブルされる
と、トランジスタ45,46がターンオンされ且つトラ
ンジスタ43及び47がターンオフされる(図2参照)
の動作により、そのノードSNTjk,SNCjkの両方を
高状態へ駆動する。ノードSNCjk上の高論理レベルが
トランジスタ56T,58Cをターンオフさせ且つノー
ドSNTjk上の高論理レベルがトランジスタ56C,5
8Tをターンオフさせる。従って、両方のプルアップト
ランジスタ56及び両方のプルダウントランジスタ58
は、センスアンプ13jkがターンオフされていることに
よりターンオフされ、ノードGDTjk及びGDCjkをそ
れらの出力端において高インピーダンス状態とさせる。
このトライステート条件は、付加的な信号の発生及び通
信(供給)を必要とすることなしに得られるが、センス
アンプ13jkのプレチャージ条件に応答して行なわれ
る。従って、データ導体DBUS及びダミーデータ導体
DDBUSのプレチャージ及び平衡化をイネーブル即ち
可能とさせるために、ドライバ15jkが、プレチャージ
及び平衡化期間中に高インピーダンス状態とされる。な
ぜならば、信号SAEQ_はこの時間期間中低論理レベ
ルにあるからである(その時に、両方のノードSN
Tjk,SNCjkを高状態とさせる)。
【0035】データバス導体DDBUS及びダミーデー
タバス導体DDBUSは、全て、トランジスタ61n,
61p及び信号GFNにより既知の相補的な電圧へバイ
アスさせることが可能である。各データバス導体DDB
USk 及びダミーデータバス導体DDBUSk に対する
トランジスタ61n,61pの単一の配置で十分な場合
があるが、別法として、トランジスタ61n,61pを
複数個配置させることも可能である。データバス導体D
DBUSk がNチャンネルトランジスタ61nのドレイ
ンへ接続しており、該トランジスタのソースは接地へ接
続されており且つそのゲートはラインGFNへ接続して
いる。ダミーデータバス導体DDBUSk はPチャンネ
ルトランジスタ61pのドレインへ接続しており、該ト
ランジスタのソースはVccへバイアスされ且つ、そのゲ
ートはインバータ63を介してラインGFNへ接続され
ている。従って、ラインGFNが高論理レベルにある
と、データ導体DBUSk は接地へバイアスされ、且つ
ダミーデータ導体DDBUSk はVccへバイアスされ、
逆に、ラインGFNが低状態であると、トランジスタ6
1n,61pは両方ともオフであり且つ、通常動作期間
中における場合の如く、データバス導体DDBUSk 及
びダミーデータバス導体DDBUSk のレベルに影響を
与えることはない。ラインGFNは、好適には、書込み
動作期間中(別の内部入力データバスが使用される)且
つメモリ1が脱選択状態であるような期間中に高状態へ
駆動され、従って各データ導体DBUSとそのダミーデ
ータバス導体DDBUSとの間の相補的な関係は常に維
持される。
タバス導体DDBUSは、全て、トランジスタ61n,
61p及び信号GFNにより既知の相補的な電圧へバイ
アスさせることが可能である。各データバス導体DDB
USk 及びダミーデータバス導体DDBUSk に対する
トランジスタ61n,61pの単一の配置で十分な場合
があるが、別法として、トランジスタ61n,61pを
複数個配置させることも可能である。データバス導体D
DBUSk がNチャンネルトランジスタ61nのドレイ
ンへ接続しており、該トランジスタのソースは接地へ接
続されており且つそのゲートはラインGFNへ接続して
いる。ダミーデータバス導体DDBUSk はPチャンネ
ルトランジスタ61pのドレインへ接続しており、該ト
ランジスタのソースはVccへバイアスされ且つ、そのゲ
ートはインバータ63を介してラインGFNへ接続され
ている。従って、ラインGFNが高論理レベルにある
と、データ導体DBUSk は接地へバイアスされ、且つ
ダミーデータ導体DDBUSk はVccへバイアスされ、
逆に、ラインGFNが低状態であると、トランジスタ6
1n,61pは両方ともオフであり且つ、通常動作期間
中における場合の如く、データバス導体DDBUSk 及
びダミーデータバス導体DDBUSk のレベルに影響を
与えることはない。ラインGFNは、好適には、書込み
動作期間中(別の内部入力データバスが使用される)且
つメモリ1が脱選択状態であるような期間中に高状態へ
駆動され、従って各データ導体DBUSとそのダミーデ
ータバス導体DDBUSとの間の相補的な関係は常に維
持される。
【0036】メモリ1は、更に、自己バイアス回路54
T,54Cを有しており、その各々はデータ導体DBU
Sk とダミーデータ導体DDBUSk との間に接続され
ており、平衡化及びプレチャージ期間中に、これらのラ
イン(線)がフローティング状態となることを防止す
る。単一の自己バイアス回路54T,54Cが、メモリ
1内の各データ導体DBUSk 及びダミーデータ導体D
DBUSk に対して構成されており、又は、別法とし
て、プレチャージ状態を維持するために必要とされる駆
動に依存して、各データ導体DBUSk 及びダミーデー
タ導体DDBUSkに対して複数個の自己バイアス回路
54T,54Cを使用することが可能である。公知の如
く、ノイズは、集積回路におけるフローティング状態に
あるノードに容量的に結合することが可能であり、その
場合にこの様なノードの電圧は任意の電圧に上昇又は下
降する場合があり、特にメモリ1により受取られたアド
レスが不安定である場合に発生することのある長い平衡
化期間の間に発生する場合がある。以下の説明から明ら
かな如く、データ導体DBUSの好適な中間レベル電圧
から著しく異なった電圧へのフローティングは駆動すべ
き次のデータ状態がフローティングされた一つ又はそれ
以上のデータ導体DBUSのものと反対のものである場
合には、メモリのアクセス時間をプッシュアウト即ち長
いものとさせる場合がある。
T,54Cを有しており、その各々はデータ導体DBU
Sk とダミーデータ導体DDBUSk との間に接続され
ており、平衡化及びプレチャージ期間中に、これらのラ
イン(線)がフローティング状態となることを防止す
る。単一の自己バイアス回路54T,54Cが、メモリ
1内の各データ導体DBUSk 及びダミーデータ導体D
DBUSk に対して構成されており、又は、別法とし
て、プレチャージ状態を維持するために必要とされる駆
動に依存して、各データ導体DBUSk 及びダミーデー
タ導体DDBUSkに対して複数個の自己バイアス回路
54T,54Cを使用することが可能である。公知の如
く、ノイズは、集積回路におけるフローティング状態に
あるノードに容量的に結合することが可能であり、その
場合にこの様なノードの電圧は任意の電圧に上昇又は下
降する場合があり、特にメモリ1により受取られたアド
レスが不安定である場合に発生することのある長い平衡
化期間の間に発生する場合がある。以下の説明から明ら
かな如く、データ導体DBUSの好適な中間レベル電圧
から著しく異なった電圧へのフローティングは駆動すべ
き次のデータ状態がフローティングされた一つ又はそれ
以上のデータ導体DBUSのものと反対のものである場
合には、メモリのアクセス時間をプッシュアウト即ち長
いものとさせる場合がある。
【0037】自己バイアス回路54TはPチャンネルト
ランジスタ64p及び66を有しており、それらのソー
ス/ドレイン経路はVccとデータバス導体DDBUSk
との間に直列接続されており、且つ自己バイアス回路5
4Tは、更に、Nチャンネルトランジスタ64n及び6
8を有しており、それらのソース/ドレイン経路はデー
タバス導体DDBUSk と接地との間に直列接続されて
いる。トランジスタ64p及び64nのゲートは、両方
とも、前述した如くそのプレチャージ状態を維持するた
めにデータバス導体DDBUSk へ接続されている。
ランジスタ64p及び66を有しており、それらのソー
ス/ドレイン経路はVccとデータバス導体DDBUSk
との間に直列接続されており、且つ自己バイアス回路5
4Tは、更に、Nチャンネルトランジスタ64n及び6
8を有しており、それらのソース/ドレイン経路はデー
タバス導体DDBUSk と接地との間に直列接続されて
いる。トランジスタ64p及び64nのゲートは、両方
とも、前述した如くそのプレチャージ状態を維持するた
めにデータバス導体DDBUSk へ接続されている。
【0038】Pチャンネルトランジスタ66のゲートは
ラインGEQCへ接続しており、それは低論理レベルに
おいてアクティブなプレチャージ信号であり、且つNチ
ャンネルトランジスタ68のゲートはラインGEQTへ
接続しており、それは高論理レベルにおいてアクティブ
なプレチャージ信号である。ラインGEQT及びGEQ
C(それらは互いに論理的に相補的である)は、それぞ
れ、高及び低論理レベルパルスとしてタイミング・制御
回路29により発生され、該パルスはデータ導体DBU
Sのプレチャージの開始及び期間を制御する。本発明の
この実施例においては、ラインGEQT,GEQCはア
ドレス端子A0 乃至An の一つ又はそれ以上における遷
移の検知に応答してATD回路25により発生されるラ
インATD上のパルスからタイミング・制御回路29に
より派生され、且つ制御バスCBUSに沿って通信即ち
送給される。アドレス遷移検知からのプレチャージ信号
の派生は、サイクルの適宜早期の部分においてデータ導
体DBUSのプレチャージを可能とする。なぜならば、
例えばメモリ1などのSRAMにおける新たなメモリサ
イクルが新たなアドレスに関して開始するからである。
この様な終了時ではなくサイクルの開始時におけるプレ
チャージは、勿論、SRAMにとって好適なものであ
る。なぜならば、サイクルの期間は不定なものだからで
ある。
ラインGEQCへ接続しており、それは低論理レベルに
おいてアクティブなプレチャージ信号であり、且つNチ
ャンネルトランジスタ68のゲートはラインGEQTへ
接続しており、それは高論理レベルにおいてアクティブ
なプレチャージ信号である。ラインGEQT及びGEQ
C(それらは互いに論理的に相補的である)は、それぞ
れ、高及び低論理レベルパルスとしてタイミング・制御
回路29により発生され、該パルスはデータ導体DBU
Sのプレチャージの開始及び期間を制御する。本発明の
この実施例においては、ラインGEQT,GEQCはア
ドレス端子A0 乃至An の一つ又はそれ以上における遷
移の検知に応答してATD回路25により発生されるラ
インATD上のパルスからタイミング・制御回路29に
より派生され、且つ制御バスCBUSに沿って通信即ち
送給される。アドレス遷移検知からのプレチャージ信号
の派生は、サイクルの適宜早期の部分においてデータ導
体DBUSのプレチャージを可能とする。なぜならば、
例えばメモリ1などのSRAMにおける新たなメモリサ
イクルが新たなアドレスに関して開始するからである。
この様な終了時ではなくサイクルの開始時におけるプレ
チャージは、勿論、SRAMにとって好適なものであ
る。なぜならば、サイクルの期間は不定なものだからで
ある。
【0039】自己バイアス回路54Cは同様に構成され
ており、Pチャンネルトランジスタ65p,67は、そ
れらのソース/ドレイン経路をダミーデータバス導体D
DBUSk とVccとの間に直列接続しており、且つNチ
ャンネルトランジスタ65n,69は、それらのソース
/ドレイン経路をダミーデータバス導体DDBUSkと
接地との間に直列接続している。トランジスタ65p,
65nのゲートはダミーデータバス導体DDBUSk へ
接続しており、トランジスタ67,69のゲートは、そ
れぞれ、プレチャージ線GEQC,GEQTへ接続して
いる。
ており、Pチャンネルトランジスタ65p,67は、そ
れらのソース/ドレイン経路をダミーデータバス導体D
DBUSk とVccとの間に直列接続しており、且つNチ
ャンネルトランジスタ65n,69は、それらのソース
/ドレイン経路をダミーデータバス導体DDBUSkと
接地との間に直列接続している。トランジスタ65p,
65nのゲートはダミーデータバス導体DDBUSk へ
接続しており、トランジスタ67,69のゲートは、そ
れぞれ、プレチャージ線GEQC,GEQTへ接続して
いる。
【0040】動作について説明すると、自己バイアス回
路54T,54Cは、ラインGEQTが高状態であり且
つラインGEQCが低状態である場合に、プレチャージ
及び平衡化動作期間中にのみイネーブルされる。イネー
ブルされると、データバス導体DBUSk における電圧
(自己バイアス回路54Tの場合)がトランジスタ65
p又は65nの状態を決定する。上述した如く且つ以下
に説明する如く、データ導体DBUSk はプレチャージ
期間中に積極的に駆動されることはない。従って、ノイ
ズがその電圧を上昇させるデータ導体DBUSk へ結合
すると、トランジスタ64nはより強くターンオンする
傾向となり、且つその電圧がトランジスタ64nをター
ンオフ(又は、トランジスタ64pがターンオンされる
よりもより低い程度にそれをターンオンする)するよう
な時間までデータ導体DBUSkを放電させる。自己バ
イアス回路54Cはダミーデータ導体DDBUSk と同
一の態様で動作する。従って、自己バイアス回路54
T,54Cはプレチャージ期間中にデータ導体DBUS
及びダミーデータ導体DDBUSがフローティング状態
となることを防止し、特に長いプレチャージ及び平衡化
動作期間中にその様なフローティング状態の発生を防止
する。
路54T,54Cは、ラインGEQTが高状態であり且
つラインGEQCが低状態である場合に、プレチャージ
及び平衡化動作期間中にのみイネーブルされる。イネー
ブルされると、データバス導体DBUSk における電圧
(自己バイアス回路54Tの場合)がトランジスタ65
p又は65nの状態を決定する。上述した如く且つ以下
に説明する如く、データ導体DBUSk はプレチャージ
期間中に積極的に駆動されることはない。従って、ノイ
ズがその電圧を上昇させるデータ導体DBUSk へ結合
すると、トランジスタ64nはより強くターンオンする
傾向となり、且つその電圧がトランジスタ64nをター
ンオフ(又は、トランジスタ64pがターンオンされる
よりもより低い程度にそれをターンオンする)するよう
な時間までデータ導体DBUSkを放電させる。自己バ
イアス回路54Cはダミーデータ導体DDBUSk と同
一の態様で動作する。従って、自己バイアス回路54
T,54Cはプレチャージ期間中にデータ導体DBUS
及びダミーデータ導体DDBUSがフローティング状態
となることを防止し、特に長いプレチャージ及び平衡化
動作期間中にその様なフローティング状態の発生を防止
する。
【0041】データ導体DBUSk の端子端部は入力/
出力回路20により受取られており、特に出力段80に
おけるPチャンネルプルアップトランジスタ72p及び
Nチャンネルプルダウントランジスタ72nのゲートに
おいて受取られている。トランジスタ72p,72nの
ソース/ドレイン経路は、Vccと接地との間にトランジ
スタ74,76のソース/ドレイン経路と直列接続され
ている。Pチャンネルトランジスタ74のゲートはライ
ンGEQTへ接続しており、且つNチャンネルトランジ
スタ76のゲートはラインGEQCへ接続しており、且
つそれらのドレインは共通接続している。交差結合され
たインバータから構成されるラッチ78はその入力端を
トランジスタ74,76のドレインへ接続しており、ラ
ッチ78の出力端、即ちノードQk はメモリ1の出力バ
ッファへ連結されておりそこにおいてデータを供給す
る。
出力回路20により受取られており、特に出力段80に
おけるPチャンネルプルアップトランジスタ72p及び
Nチャンネルプルダウントランジスタ72nのゲートに
おいて受取られている。トランジスタ72p,72nの
ソース/ドレイン経路は、Vccと接地との間にトランジ
スタ74,76のソース/ドレイン経路と直列接続され
ている。Pチャンネルトランジスタ74のゲートはライ
ンGEQTへ接続しており、且つNチャンネルトランジ
スタ76のゲートはラインGEQCへ接続しており、且
つそれらのドレインは共通接続している。交差結合され
たインバータから構成されるラッチ78はその入力端を
トランジスタ74,76のドレインへ接続しており、ラ
ッチ78の出力端、即ちノードQk はメモリ1の出力バ
ッファへ連結されておりそこにおいてデータを供給す
る。
【0042】動作について説明すると、プレチャージ及
び平衡化期間中(ラインGEQTが高状態で且つライン
GEQCが低状態)、データ導体DBUSの状態はノー
ドQk から分離される。なぜならば、トランジスタ7
4,76の両方がターンオフされるからである。通常の
動作期間中、トランジスタ74,76はオンであり且つ
出力段80は従来のCMOSインバータとして動作す
る。出力段80におけるトランジスタ74,76はプレ
チャージ及び平衡化期間中にターンオフされるので、出
力段80はデータ導体DBUSk の状態に応答すること
からディスエーブルされる。このことは、データ導体D
BUSk が、出力段80がプレチャージ期間中にイネー
ブルされたままに止どまるとした場合に発生することの
ある出力回路の振動即ち発振を発生することなしに、出
力段80のトリップ点近くの電圧へ安全にプレチャージ
させることを可能としている。
び平衡化期間中(ラインGEQTが高状態で且つライン
GEQCが低状態)、データ導体DBUSの状態はノー
ドQk から分離される。なぜならば、トランジスタ7
4,76の両方がターンオフされるからである。通常の
動作期間中、トランジスタ74,76はオンであり且つ
出力段80は従来のCMOSインバータとして動作す
る。出力段80におけるトランジスタ74,76はプレ
チャージ及び平衡化期間中にターンオフされるので、出
力段80はデータ導体DBUSk の状態に応答すること
からディスエーブルされる。このことは、データ導体D
BUSk が、出力段80がプレチャージ期間中にイネー
ブルされたままに止どまるとした場合に発生することの
ある出力回路の振動即ち発振を発生することなしに、出
力段80のトリップ点近くの電圧へ安全にプレチャージ
させることを可能としている。
【0043】自己バイアス回路54T(及び対称性のた
めに自己バイアス回路54C)はそのバイアス点がデー
タ導体DBUSにより駆動される出力段80のトリップ
点近くであるような態様で構成されるものであることが
望ましい。そうであるから、自己バイアス回路54Tの
プシュプル構成は、出力段80の構成とマッチしてい
る。自己バイアス回路54T,54Cを介して引出され
る電流を最小とするために、その中のトランジスタの寸
法を出力段80におけるものからスケール即ち縮小させ
ることが望ましい。例えば、自己バイアス回路54T,
54C内のトランジスタのチャンネル幅は、好適には、
出力段80におけるトランジスタの1/4の程度とする
ことが望ましく、自己バイアス回路54T,54Cにお
けるチャンネル長は、好適には、例えば、出力段80に
おけるものよりも3倍長いものであることが望ましい。
従って、自己バイアス回路54T,54Cにより与えら
れるバイアス電流は極めて小さなものであるが、データ
導体DBUSがそのプレチャージレベルから著しく異な
った電圧へフローティングすることを防止するのに十分
なものである。
めに自己バイアス回路54C)はそのバイアス点がデー
タ導体DBUSにより駆動される出力段80のトリップ
点近くであるような態様で構成されるものであることが
望ましい。そうであるから、自己バイアス回路54Tの
プシュプル構成は、出力段80の構成とマッチしてい
る。自己バイアス回路54T,54Cを介して引出され
る電流を最小とするために、その中のトランジスタの寸
法を出力段80におけるものからスケール即ち縮小させ
ることが望ましい。例えば、自己バイアス回路54T,
54C内のトランジスタのチャンネル幅は、好適には、
出力段80におけるトランジスタの1/4の程度とする
ことが望ましく、自己バイアス回路54T,54Cにお
けるチャンネル長は、好適には、例えば、出力段80に
おけるものよりも3倍長いものであることが望ましい。
従って、自己バイアス回路54T,54Cにより与えら
れるバイアス電流は極めて小さなものであるが、データ
導体DBUSがそのプレチャージレベルから著しく異な
った電圧へフローティングすることを防止するのに十分
なものである。
【0044】自己バイアス回路54T,54Cは、更
に、その他のデータバス構成において実現した場合に有
益的なものである場合があり、例えば、データの各ビッ
トが一対のデータバス線上を担持される差動的(即ち相
補的)信号により通信即ち送給される場合の差動データ
バスにとって有益的なものである。上述した如き差動的
導体上にプレチャージレベルを維持することの利点はこ
れらの構成においてもうることが可能である。
に、その他のデータバス構成において実現した場合に有
益的なものである場合があり、例えば、データの各ビッ
トが一対のデータバス線上を担持される差動的(即ち相
補的)信号により通信即ち送給される場合の差動データ
バスにとって有益的なものである。上述した如き差動的
導体上にプレチャージレベルを維持することの利点はこ
れらの構成においてもうることが可能である。
【0045】平衡化トランジスタ70は、そのソース/
ドレイン経路をデータ導体DBUSk とダミーデータ導
体DDBUSk との間に接続しており、且つそのゲート
をラインGEQTへ接続している(トランジスタ70は
Nチャンネル型である)。従って、トランジスタ70
は、プレチャージ期間中(ラインGEQTが高状態)に
ターンオンされ、且つ以下に説明する如く、電荷分割に
よりデータ導体DBUSのプレチャージを行なう。一
方、ゲートがラインGEQCにより制御されるPチャン
ネルトランジスタを、Nチャンネル平衡化トランジスタ
70の代わりに、又はそれと並列して使用することが可
能である。更に、ある場合には、各データ導体DBUS
k 及びダミーデータ導体DDBUSk に対して複数個の
トランジスタ70を設けることが望ましい場合があり、
例えば、該導体の各端部において1個のトランジスタ7
0を設けることが可能であり、勿論、それはトランジス
タ70の寸法に依存して、単一のトランジスタの配置で
十分な場合もある。
ドレイン経路をデータ導体DBUSk とダミーデータ導
体DDBUSk との間に接続しており、且つそのゲート
をラインGEQTへ接続している(トランジスタ70は
Nチャンネル型である)。従って、トランジスタ70
は、プレチャージ期間中(ラインGEQTが高状態)に
ターンオンされ、且つ以下に説明する如く、電荷分割に
よりデータ導体DBUSのプレチャージを行なう。一
方、ゲートがラインGEQCにより制御されるPチャン
ネルトランジスタを、Nチャンネル平衡化トランジスタ
70の代わりに、又はそれと並列して使用することが可
能である。更に、ある場合には、各データ導体DBUS
k 及びダミーデータ導体DDBUSk に対して複数個の
トランジスタ70を設けることが望ましい場合があり、
例えば、該導体の各端部において1個のトランジスタ7
0を設けることが可能であり、勿論、それはトランジス
タ70の寸法に依存して、単一のトランジスタの配置で
十分な場合もある。
【0046】図5に示した如く、ダミーデータ導体DD
BUSは終端部(成端部)37により終端されている。
終端部37は、データ導体DBUSに対して出力段80
により提供されるものにマッチする負荷をダミーデータ
導体DDBUSに対して提供している。図3の実施例に
おいては、終端部37k は、ソース及びドレインが共通
的にVccへ接続されているPチャンネルトランジスタ8
1pと、ソースとドレインとが共通して接地へ接続され
ているNチャンネルトランジスタ81nとを有してお
り、トランジスタ81p及び81nのゲートはダミーデ
ータ導体DDBUSk へ接続している。従って、終端部
37k は出力段80がデータ導体DBUSk に対して提
供するのと均等な容量(即ち、CMOSインバータのゲ
ート容量)をダミーデータ導体DDBUSk に対して提
供している。
BUSは終端部(成端部)37により終端されている。
終端部37は、データ導体DBUSに対して出力段80
により提供されるものにマッチする負荷をダミーデータ
導体DDBUSに対して提供している。図3の実施例に
おいては、終端部37k は、ソース及びドレインが共通
的にVccへ接続されているPチャンネルトランジスタ8
1pと、ソースとドレインとが共通して接地へ接続され
ているNチャンネルトランジスタ81nとを有してお
り、トランジスタ81p及び81nのゲートはダミーデ
ータ導体DDBUSk へ接続している。従って、終端部
37k は出力段80がデータ導体DBUSk に対して提
供するのと均等な容量(即ち、CMOSインバータのゲ
ート容量)をダミーデータ導体DDBUSk に対して提
供している。
【0047】次に、図4を参照して、本発明の好適実施
例の動作について詳細に説明する。この実施例において
は時間t0 において、ノードSNTjkが高レベルにあり
且つノードSNCjkが低レベルにあることの結果として
のトライステートドライバ15jkの相補的動作に起因し
て、データ導体DBUSk が高レベルにあり且つダミー
データ導体DDBUSk が低レベルにある。又、この時
間t0 において、選択したメモリセルのアクセスがしば
らくの間アクティブ即ち活性状態にあったので、プレチ
ャージ線GEQT及びGEQCはそれぞれ低状態及び高
状態である。
例の動作について詳細に説明する。この実施例において
は時間t0 において、ノードSNTjkが高レベルにあり
且つノードSNCjkが低レベルにあることの結果として
のトライステートドライバ15jkの相補的動作に起因し
て、データ導体DBUSk が高レベルにあり且つダミー
データ導体DDBUSk が低レベルにある。又、この時
間t0 において、選択したメモリセルのアクセスがしば
らくの間アクティブ即ち活性状態にあったので、プレチ
ャージ線GEQT及びGEQCはそれぞれ低状態及び高
状態である。
【0048】プレチャージ及び平衡化動作は時間t1 に
おいて開始し、それは次のサイクルの開始の後の特定し
た時間であり、上述した如く、メモリ1における新たな
サイクルは、書込み動作の終了時において、又はチップ
イネーブル信号の受領により、アドレス端子A0 乃至A
n の一つ又はそれ以上における遷移により開始させるこ
とが可能である。この遷移の検知に応答して、時間t1
において、ラインGEQTは高レベルへ駆動され、ライ
ンGEQCは低レベルへ駆動され、又、この時間におい
て、センスアンプ13jkは、ラインSAEQ_及びSC
LKによりターンオフされ、従ってノードSNCjkは論
理高レベルへ移行する。ノードSNTjk及びSNCjkの
両方が高状態であるので、トライステートドライバ15
jkは高インピーダンス状態に入る。
おいて開始し、それは次のサイクルの開始の後の特定し
た時間であり、上述した如く、メモリ1における新たな
サイクルは、書込み動作の終了時において、又はチップ
イネーブル信号の受領により、アドレス端子A0 乃至A
n の一つ又はそれ以上における遷移により開始させるこ
とが可能である。この遷移の検知に応答して、時間t1
において、ラインGEQTは高レベルへ駆動され、ライ
ンGEQCは低レベルへ駆動され、又、この時間におい
て、センスアンプ13jkは、ラインSAEQ_及びSC
LKによりターンオフされ、従ってノードSNCjkは論
理高レベルへ移行する。ノードSNTjk及びSNCjkの
両方が高状態であるので、トライステートドライバ15
jkは高インピーダンス状態に入る。
【0049】時間t1 の前において、データ導体DBU
Sk 及びダミーデータ導体DDBUSk (その他の全て
のセンスアンプ13及びトライステートドライバ15が
高インピーダンス状態にあるので、このサイクルにおい
ては選択されていない)が、それぞれ、高論理レベル及
び低論理レベルにある。ラインGEQTが時間t1 にお
いて高レベルへ移行すると、トランジスタ70がターン
オンし、データ導体DBUSk をダミーデータ導体DD
BUSk へ接続させる。トライステートドライバ15jk
がこの時間においてその高インピーダンス状態に入り且
つもはやデータ導体DBUSk もダミーデータ導体DD
BUSk も積極的に駆動するものではないので、トラン
ジスタ70はデータ導体DBUSk とダミーデータ導体
DDBUSk との間において電荷分割を開始する。デー
タ導体DBUSk 及びダミーデータ導体DDBUSk は
それぞれ高論理レベルと低論理レベルとの間の中間レベ
ル近くの共通電圧へ放電及び充電する。従って、データ
導体DBUSk のプレチャージが完了する。
Sk 及びダミーデータ導体DDBUSk (その他の全て
のセンスアンプ13及びトライステートドライバ15が
高インピーダンス状態にあるので、このサイクルにおい
ては選択されていない)が、それぞれ、高論理レベル及
び低論理レベルにある。ラインGEQTが時間t1 にお
いて高レベルへ移行すると、トランジスタ70がターン
オンし、データ導体DBUSk をダミーデータ導体DD
BUSk へ接続させる。トライステートドライバ15jk
がこの時間においてその高インピーダンス状態に入り且
つもはやデータ導体DBUSk もダミーデータ導体DD
BUSk も積極的に駆動するものではないので、トラン
ジスタ70はデータ導体DBUSk とダミーデータ導体
DDBUSk との間において電荷分割を開始する。デー
タ導体DBUSk 及びダミーデータ導体DDBUSk は
それぞれ高論理レベルと低論理レベルとの間の中間レベ
ル近くの共通電圧へ放電及び充電する。従って、データ
導体DBUSk のプレチャージが完了する。
【0050】又、この時間期間中に、出力段80は、デ
ータ導体DBUSk のプレチャージされた状態に応答す
ることからディスエーブル即ち動作不能状態とされる。
なぜならば、その中のトランジスタ74,76はライン
GEQC,GEQTによりそれぞれオフ状態に保持され
ているからである。
ータ導体DBUSk のプレチャージされた状態に応答す
ることからディスエーブル即ち動作不能状態とされる。
なぜならば、その中のトランジスタ74,76はライン
GEQC,GEQTによりそれぞれオフ状態に保持され
ているからである。
【0051】説明の便宜上、図4に示した如く、時間t
1 及びt2 の間のプレチャージ及び平衡化の期間は比較
的短いものである。そうであるから、データ導体DBU
Sk及びダミーデータ導体DDBUSk の電圧は、容量
的に結合されるノイズの結果としてそのプレチャージさ
れたレベルから著しくドリフトする蓋然性はない。しか
しながら、多くのSRAM及びDRAMメモリ装置にお
ける如く、メモリ1において、プレチャージ及び平衡化
期間は極めて長い場合があり、例えばマイクロ秒の程度
となる場合がある。プレチャージ及び平衡化がアドレス
遷移検知によりトリガされるSRAM装置における場
合、例えばメモリ1においては、長いプレチャージ及び
平衡化期間はメモリ1に印加される不安定、又は高周波
数のアドレス信号から発生する場合がある。例えばFI
FO、DRAM、マイクロプロセサにおける埋め込み型
メモリ、マイクロプロセサ自身などのクロック動作され
る回路においては、低周波数又は長いデューティサイク
ルのクロック信号が長いプレチャージ及び平衡化期間を
発生させる。
1 及びt2 の間のプレチャージ及び平衡化の期間は比較
的短いものである。そうであるから、データ導体DBU
Sk及びダミーデータ導体DDBUSk の電圧は、容量
的に結合されるノイズの結果としてそのプレチャージさ
れたレベルから著しくドリフトする蓋然性はない。しか
しながら、多くのSRAM及びDRAMメモリ装置にお
ける如く、メモリ1において、プレチャージ及び平衡化
期間は極めて長い場合があり、例えばマイクロ秒の程度
となる場合がある。プレチャージ及び平衡化がアドレス
遷移検知によりトリガされるSRAM装置における場
合、例えばメモリ1においては、長いプレチャージ及び
平衡化期間はメモリ1に印加される不安定、又は高周波
数のアドレス信号から発生する場合がある。例えばFI
FO、DRAM、マイクロプロセサにおける埋め込み型
メモリ、マイクロプロセサ自身などのクロック動作され
る回路においては、低周波数又は長いデューティサイク
ルのクロック信号が長いプレチャージ及び平衡化期間を
発生させる。
【0052】自己バイアス回路54T,54Cはデータ
導体DBUS及びダミーデータ導体DDBUSが、たと
え長いプレチャージ及び平衡化期間であっても、それら
のプレチャージした電圧から遠くにドリフトすることを
防止している。図3に関して上述した如く、データ導体
DBUSk が上方へドリフトさせるノイズを受取ると、
トランジスタ64n(及び、トランジスタ70がオンで
あることに起因してトランジスタ65n)が更に強くタ
ーンオンし、データ導体DBUSk (及びダミーデータ
導体DDBUSk )を接地へ放電し、トランジスタ64
p,65pは、データ導体DBUSk 及びダミーデータ
導体DDBUSk が低状態へドリフトする場合に同様に
動作する。その結果、メモリ1のデータバス22におけ
るデータバス導体DBUSのプレチャージされたレベル
は維持され、且つたとえ長いプレチャージ及び平衡化期
間に亘るものであっても、本発明の好適実施例において
は、出力段80のトリップ点近くに維持される。
導体DBUS及びダミーデータ導体DDBUSが、たと
え長いプレチャージ及び平衡化期間であっても、それら
のプレチャージした電圧から遠くにドリフトすることを
防止している。図3に関して上述した如く、データ導体
DBUSk が上方へドリフトさせるノイズを受取ると、
トランジスタ64n(及び、トランジスタ70がオンで
あることに起因してトランジスタ65n)が更に強くタ
ーンオンし、データ導体DBUSk (及びダミーデータ
導体DDBUSk )を接地へ放電し、トランジスタ64
p,65pは、データ導体DBUSk 及びダミーデータ
導体DDBUSk が低状態へドリフトする場合に同様に
動作する。その結果、メモリ1のデータバス22におけ
るデータバス導体DBUSのプレチャージされたレベル
は維持され、且つたとえ長いプレチャージ及び平衡化期
間に亘るものであっても、本発明の好適実施例において
は、出力段80のトリップ点近くに維持される。
【0053】図4を参照すると、次の読取りアクセス動
作が時間t2 において開始し、ラインGEQT,GEQ
Cはそれぞれ低状態及び高状態へ復帰する。説明の便宜
上、次のアクセスもアレイブロック1010からのもので
あると仮定する。しかしながら、異なったアレイブロッ
ク10が選択されたとしても、データ導体DBUSkの
動作は同様なものである。時間t2 におけるプレチャー
ジの終了において、センスアンプ13jkが再度イネーブ
ル即ち動作可能状態とされる。この実施例においては、
提供されるべき次のデータ状態は「0」であり、従って
ノードSNTjkはプレチャージ及び平衡化期間の終了時
にセンスアンプ13jkにより低状態へ駆動される。自己
バイアス回路54T,54CはラインGEQT,GEQ
Cがそれぞれ低状態及び高状態へ復帰することによりデ
ィスエーブル即ち動作不能状態とされ、従って、データ
ドライバ15jkはプレチャージされたレベルからデータ
導体DBUSk を低状態へ駆動することを開始する(更
に、ダミーデータ導体DDBUSk を高状態へ駆動する
ことを開始する)。
作が時間t2 において開始し、ラインGEQT,GEQ
Cはそれぞれ低状態及び高状態へ復帰する。説明の便宜
上、次のアクセスもアレイブロック1010からのもので
あると仮定する。しかしながら、異なったアレイブロッ
ク10が選択されたとしても、データ導体DBUSkの
動作は同様なものである。時間t2 におけるプレチャー
ジの終了において、センスアンプ13jkが再度イネーブ
ル即ち動作可能状態とされる。この実施例においては、
提供されるべき次のデータ状態は「0」であり、従って
ノードSNTjkはプレチャージ及び平衡化期間の終了時
にセンスアンプ13jkにより低状態へ駆動される。自己
バイアス回路54T,54CはラインGEQT,GEQ
Cがそれぞれ低状態及び高状態へ復帰することによりデ
ィスエーブル即ち動作不能状態とされ、従って、データ
ドライバ15jkはプレチャージされたレベルからデータ
導体DBUSk を低状態へ駆動することを開始する(更
に、ダミーデータ導体DDBUSk を高状態へ駆動する
ことを開始する)。
【0054】更に、この時間において、ラインGEQ
T,GEQCがそれぞれ低状態及び高状態へ復帰する
と、出力段80は再度イネーブルされてデータ導体DB
USk 上のデータ状態を受取る。出力段80及び自己バ
イアス回路54Tの構成は、トランジスタのスケーリン
グを除いて類似しているので、データ導体DBUSk が
保持されているプレチャージされた電圧は出力段80の
トリップ電圧に極めて近いものである。従って、入力/
出力回路20はその中間レベル電圧からデータ導体DB
USk の放電(この場合においては)に対して非常に迅
速に応答することが可能であり、この場合においては時
間t2 の直後に行なわれる。このことは、データバスの
データ導体が、最悪の場合において、レールからレール
へスイッチされねばならない従来の形態におけるものか
らメモリ1のアクセス時間において時間的な節約を与え
ている。図4は、この様な従来の構成におけるデータ導
体DBUSk ′のレールからレールへの放電を示してい
る。新たなアクセスが同じ時間において(即ち、時間t
2 )開始するものと仮定すると、従来のデータ導体DB
USk ′はそのドライバに対して提供されるRC負荷に
起因して、時間t2 の随分後になるまで出力段80のト
リップ点に到達することはない。本発明により提供され
るアクセス時間の節約は図4においてΔtで示してあ
り、それは、最近の高速SRAMにおいては、1.5乃
至2.0ナノ秒の程度であり、従ってメモリ1の全体的
なアクセス時間の10%程度のものである。
T,GEQCがそれぞれ低状態及び高状態へ復帰する
と、出力段80は再度イネーブルされてデータ導体DB
USk 上のデータ状態を受取る。出力段80及び自己バ
イアス回路54Tの構成は、トランジスタのスケーリン
グを除いて類似しているので、データ導体DBUSk が
保持されているプレチャージされた電圧は出力段80の
トリップ電圧に極めて近いものである。従って、入力/
出力回路20はその中間レベル電圧からデータ導体DB
USk の放電(この場合においては)に対して非常に迅
速に応答することが可能であり、この場合においては時
間t2 の直後に行なわれる。このことは、データバスの
データ導体が、最悪の場合において、レールからレール
へスイッチされねばならない従来の形態におけるものか
らメモリ1のアクセス時間において時間的な節約を与え
ている。図4は、この様な従来の構成におけるデータ導
体DBUSk ′のレールからレールへの放電を示してい
る。新たなアクセスが同じ時間において(即ち、時間t
2 )開始するものと仮定すると、従来のデータ導体DB
USk ′はそのドライバに対して提供されるRC負荷に
起因して、時間t2 の随分後になるまで出力段80のト
リップ点に到達することはない。本発明により提供され
るアクセス時間の節約は図4においてΔtで示してあ
り、それは、最近の高速SRAMにおいては、1.5乃
至2.0ナノ秒の程度であり、従ってメモリ1の全体的
なアクセス時間の10%程度のものである。
【0055】時間t2 とt3 との間のアクティブ期間
中、ダミーデータ導体DDBUSk はトライステートド
ライバ15jkによりデータ導体DBUSk のものと反対
のデータ状態(この場合には「1」)へ駆動される。終
端部37k は出力段80のものと同様の負荷をダミーデ
ータ導体DDBUSk へ付加し、そうであるから、ダミ
ーデータ導体DDBUSk のスイッチングは、データ導
体DBUSk のスイッチングと相補的な態様でマッチし
ている。その結果、ダミーデータ導体DDBUSk の状
態は過渡的なスイッチング時間期間中であっても(アク
ティブ即ち活性)期間中、常にデータ導体DBUSk の
ものと相補的である。従って、終端部37k によるマッ
チング負荷は、SRAMメモリ1のような回路において
発生する如く、任意の時間において次のプレチャージ動
作が開始することを可能としており、電荷分割がデータ
導体DBUSk を適切な中間レベル電圧へプレチャージ
することを確保している。
中、ダミーデータ導体DDBUSk はトライステートド
ライバ15jkによりデータ導体DBUSk のものと反対
のデータ状態(この場合には「1」)へ駆動される。終
端部37k は出力段80のものと同様の負荷をダミーデ
ータ導体DDBUSk へ付加し、そうであるから、ダミ
ーデータ導体DDBUSk のスイッチングは、データ導
体DBUSk のスイッチングと相補的な態様でマッチし
ている。その結果、ダミーデータ導体DDBUSk の状
態は過渡的なスイッチング時間期間中であっても(アク
ティブ即ち活性)期間中、常にデータ導体DBUSk の
ものと相補的である。従って、終端部37k によるマッ
チング負荷は、SRAMメモリ1のような回路において
発生する如く、任意の時間において次のプレチャージ動
作が開始することを可能としており、電荷分割がデータ
導体DBUSk を適切な中間レベル電圧へプレチャージ
することを確保している。
【0056】データ導体DBUSk の反対の遷移を図4
に示してあり、それは時間t3 においてプレチャージ及
び平衡化を開始している。この場合においては、ライン
GEQT,GEQCがそれぞれ高状態及び低状態へ駆動
されるので、ノードSNTjkは高状態へプルされトライ
ステートドライバ15jkをその高インピーダンス状態と
させ、トランジスタ70がターンオンされてデータ導体
DBUSk 及びダミーデータ導体DDBUSk を平衡化
させ、従ってそれらの導体は電荷分割により中間レベル
電圧へプレチャージされる。自己バイアス回路54T,
54Cは前述した如くに動作してデータ導体DDBUS
k 上のこのプレチャージされたレベルを維持する。時間
t4 において開始し、次のアクセスが開始し、ラインG
EQT,GEQCがそれぞれ低状態及び高状態へ復帰
し、その時に、新たな高レベルデータ状態がセンスアン
プ13jkにより低状態へ駆動されるノードSNCjkによ
り提供される。
に示してあり、それは時間t3 においてプレチャージ及
び平衡化を開始している。この場合においては、ライン
GEQT,GEQCがそれぞれ高状態及び低状態へ駆動
されるので、ノードSNTjkは高状態へプルされトライ
ステートドライバ15jkをその高インピーダンス状態と
させ、トランジスタ70がターンオンされてデータ導体
DBUSk 及びダミーデータ導体DDBUSk を平衡化
させ、従ってそれらの導体は電荷分割により中間レベル
電圧へプレチャージされる。自己バイアス回路54T,
54Cは前述した如くに動作してデータ導体DDBUS
k 上のこのプレチャージされたレベルを維持する。時間
t4 において開始し、次のアクセスが開始し、ラインG
EQT,GEQCがそれぞれ低状態及び高状態へ復帰
し、その時に、新たな高レベルデータ状態がセンスアン
プ13jkにより低状態へ駆動されるノードSNCjkによ
り提供される。
【0057】従って、本発明は高い容量の内部データバ
スをスイッチするために必要とされる時間を減少させる
ことによりアクセス時間を改善するという顕著な利点を
提供している。メモリ1により引出される瞬間的な動的
電流も減少されている。なぜならば、内部データバスに
おけるデータ導体のスイッチング電圧はほぼ半分に減少
されているからである。これらの利点は電荷分割により
達成されており、従ってプレチャージ電圧ドライバの発
生及び発生されたプレチャージ電圧を印加するのに必要
な回路を必要とすることはなく、更に、自己バイアス回
路はデータバスが不所望の電圧にフローティングするこ
とを防止するために設けられており、特に長いプレチャ
ージ及び平衡化期間におけるフローティングの発生を防
止している。なぜならば、この様なフローティングは次
のサイクルにおけるアクセス時間を遅滞化させるからで
ある。更に、データバスのプレチャージは、トライステ
ートデータドライバにより容易化されており、該ドライ
バはそれに印加されるべき付加的なタイミング及び制御
信号を必要とすることなしに、センスアンプの動作によ
り高インピーダンスモードに入る。
スをスイッチするために必要とされる時間を減少させる
ことによりアクセス時間を改善するという顕著な利点を
提供している。メモリ1により引出される瞬間的な動的
電流も減少されている。なぜならば、内部データバスに
おけるデータ導体のスイッチング電圧はほぼ半分に減少
されているからである。これらの利点は電荷分割により
達成されており、従ってプレチャージ電圧ドライバの発
生及び発生されたプレチャージ電圧を印加するのに必要
な回路を必要とすることはなく、更に、自己バイアス回
路はデータバスが不所望の電圧にフローティングするこ
とを防止するために設けられており、特に長いプレチャ
ージ及び平衡化期間におけるフローティングの発生を防
止している。なぜならば、この様なフローティングは次
のサイクルにおけるアクセス時間を遅滞化させるからで
ある。更に、データバスのプレチャージは、トライステ
ートデータドライバにより容易化されており、該ドライ
バはそれに印加されるべき付加的なタイミング及び制御
信号を必要とすることなしに、センスアンプの動作によ
り高インピーダンスモードに入る。
【0058】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図1】 本発明の好適実施例を組込むことが可能なメ
モリ集積回路のアーキテクチャを示した概略ブロック
図。
モリ集積回路のアーキテクチャを示した概略ブロック
図。
【図2】 図1のメモリ回路におけるセンスアンプ及び
データドライバの一つを示した概略図。
データドライバの一つを示した概略図。
【図3】 本発明の好適実施例に基づくデータ導体の一
つとそれと関連するダミーデータ導体の結合を示した概
略図。
つとそれと関連するダミーデータ導体の結合を示した概
略図。
【図4】 本発明の好適実施例の動作を示したタイミン
グ線図。
グ線図。
【図5】 各アレイブロックに対するデータドライバ回
路へのデータ導体とダミーデータ導体の接続を示した概
略図。
路へのデータ導体とダミーデータ導体の接続を示した概
略図。
10 アレイブロック 13 センスアンプ 15 データドライバ 20 入力/出力回路 25 ATD回路 29 タイミング・制御回路 37 終端部 54 自己バイアス回路
Claims (38)
- 【請求項1】 集積回路において、 機能的回路部、 データ導体及びダミーデータ導体を具備するデータバ
ス、 情報を受取るために前記機能的回路へ結合した入力端を
具備し、前記情報に対応するデジタル値で前記データ導
体を駆動する第一出力端を具備し、且つ前記デジタル値
と相対的に相補的なデジタル値で前記ダミーデータ導体
を駆動する第二出力端を具備するデータドライバ、 前記データ導体へ結合されており前記データ導体からの
前記デジタル値を受取る出力段、 制御信号を発生する手段、 前記データ導体と前記ダミーデータ導体との間に接続さ
れた導通経路を具備し且つ前記制御信号を受取る制御端
子を具備し、前記制御信号に応答して前記データ導体と
前記ダミーデータ導体とを接続させるトランジスタ、を
有することを特徴とする集積回路。 - 【請求項2】 請求項1において、前記機能的回路が、 複数個のメモリセルからなるアレイ、 アドレス端子、 前記アドレス端子において受取られたアドレス信号に応
答してメモリセルを選択する手段、 前記選択されたメモリセルのデータ状態を検知するセン
スアンプ、を有することを特徴とする集積回路。 - 【請求項3】 請求項2において、前記制御信号発生手
段が、 前記アドレス端子へ結合されておりそこにおける論理レ
ベル遷移を検知するアドレス遷移検知回路、を有してお
り、前記論理レベル遷移のうちの一つは前記制御信号が
発生されるべきであることを表わすことを特徴とする集
積回路。 - 【請求項4】 請求項1において、前記データバスが複
数個のデータ導体と複数個のダミーデータ導体とを有し
ており、前記ダミーデータ導体のうちの各々が前記デー
タ導体のうちの一つと関連しており、 複数個のデータドライバが設けられており、その各々
は、情報を受取るために前記機能的回路へ結合した入力
端を具備し、前記情報に対応するデジタル値で前記複数
個のデータ導体のうちの一つを駆動する第一出力端を具
備し、且つ前記デジタル値と相対的に相補的なデジタル
値で前記複数個のダミーデータ導体の関連する一つを駆
動する第二出力端を具備しており、 複数個の前記出力段が設けられており、その各々は前記
デジタル値を受取るために前記複数個のデータ導体のう
ちの一つへ結合されており、 複数個の前記トランジスタが設けられており、前記複数
個のトランジスタの各々は前記複数個のデータ導体のう
ちの一つと前記複数個のダミーデータ導体のうちの関連
する一つとの間に接続された導通経路を具備しており、
且つ前記制御信号を受取る制御端子を具備している、こ
とを特徴とする集積回路。 - 【請求項5】 請求項1において、更に、 情報を受取るために前記機能的回路へ結合した入力端を
具備し、前記情報に対応するデジタル値で前記データ導
体を駆動するために第一出力端を具備し、且つ前記デジ
タル値と相対的に相補的なデジタル値で前記ダミーデー
タ導体を駆動する第二出力端を具備する並列データドラ
イバが設けられており、 前記データドライバ及び前記並列データドライバは、前
記データ導体をデジタル値で同時的に駆動することがな
いように前記機能的回路により制御されることを特徴と
する集積回路。 - 【請求項6】 請求項1において、更に、 前記データ導体へ結合されており第一及び第二バイアス
電圧によりバイアスされる第一自己バイアス回路が設け
られており、前記第一自己バイアス回路が、 前記データ導体と前記第一バイアス電圧との間に結合し
た導通経路を具備し、且つ前記データ導体が前記第二バ
イアス電圧近くの電圧にあることに応答して前記プルア
ップトランジスタが導通状態であるような態様で前記デ
ータ導体へ結合した制御端子を具備するプルアップトラ
ンジスタ、 前記データ導体と前記第二バイアス電圧との間に結合さ
れた導通経路を具備し、且つ前記データ導体が前記第一
バイアス電圧近くの電圧にあることに応答して前記プル
ダウントランジスタが導通状態であるような態様で前記
データ導体に結合した制御端子を具備するプルダウント
ランジスタ、を有することを特徴とする集積回路。 - 【請求項7】 請求項6において、前記自己バイアス回
路が、更に、 前記データ導体と前記第一バイアス電圧との間において
前記プルアップトランジスタの導通経路と直列結合され
た導通経路を具備する第一直列トランジスタ、 前記データ導体と前記第二バイアス電圧との間において
前記プルダウントランジスタの導通経路と直列結合され
た導通経路を具備する第二直列トランジスタ、を有して
おり、 前記第一及び第二直列トランジスタの各々が、前記第一
及び第二直列トランジスタが前記制御信号に応答して導
通状態であり且つ前記制御信号が存在しない場合に非導
通状態であるような態様で前記制御信号発生手段に結合
した制御端子を具備することを特徴とする集積回路。 - 【請求項8】 請求項6において、前記出力段が、 出力ノードと前記第一バイアス電圧との間に結合した導
通経路を具備し、且つ前記データ導体が前記第二バイア
ス電圧近くの電圧にあることに応答して前記プルアップ
トランジスタが導通状態であるような態様で前記データ
導体に結合した制御端子を具備するプルアップトランジ
スタ、 前記出力ノードと前記第二バイアス電圧との間に結合さ
れた導通経路を具備し、且つ前記データ導体が前記第一
バイアス電圧近くの電圧にあることに応答して前記プル
ダウントランジスタが導通状態であるような態様で前記
データ導体へ結合した制御端子を具備するプルダウント
ランジスタ、を有することを特徴とする集積回路。 - 【請求項9】 請求項8において、前記出力段が、更
に、 前記出力ノードと前記第一バイアス電圧との間において
前記プルアップトランジスタの導通経路と直列結合した
導通経路を具備する第一直列トランジスタ、 前記出力ノードと前記第二バイアス電圧との間において
前記プルダウントランジスタの導通経路と直列結合した
導通経路を具備する第二直列トランジスタ、を有してお
り、 前記第一及び第二直列トランジスタの各々が、前記第一
及び第二直列トランジスタが前記制御信号に応答して非
導通状態であり且つ前記制御信号が存在しない場合に導
通状態であるような態様で前記制御信号発生手段へ結合
した制御端子を具備することを特徴とする集積回路。 - 【請求項10】 請求項9において、前記自己バイアス
回路が、更に、 前記データ導体と前記第一バイアス電圧との間において
前記プルアップトランジスタの導通経路と直列結合した
導通経路を具備する第一直列トランジスタ、 前記データ導体と前記第二バイアス電圧との間において
前記プルダウントランジスタの導通経路と直列結合した
導通経路を具備する第二直列トランジスタ、を有してお
り、 前記第一及び第二直列トランジスタの各々が、前記第一
及び第二直列トランジスタが前記制御信号に応答して導
通状態であり且つ前記制御信号が存在しない場合に非導
通状態であるような態様で前記制御信号発生手段へ結合
した制御端子を具備することを特徴とする集積回路。 - 【請求項11】 請求項6において、更に、 前記ダミーデータ導体へ結合されており前記第一及び第
二バイアス電圧によりバイアスされる第二自己バイアス
回路が設けられており、前記第二自己バイアス回路は、 前記ダミーデータ導体と前記第一バイアス電圧との間に
結合された導通経路を具備し、且つ前記ダミーデータ導
体が前記第二バイアス電圧近くの電圧にあることに応答
して前記プルアップトランジスタが導通状態であるよう
な態様で前記データ導体へ結合した制御端子を具備する
プルアップトランジスタ、 前記ダミーデータ導体と前記第二バイアス電圧との間に
結合した導通経路を具備し、且つ前記ダミーデータ導体
が前記第一バイアス電圧近くの電圧にあることに応答し
て前記プルダウントランジスタが導通状態であるような
態様で前記データ導体へ結合した制御端子を具備するプ
ルダウントランジスタ、を有することを特徴とする集積
回路。 - 【請求項12】 請求項1において、前記出力段が、 出力ノードと前記第一バイアス電圧との間に結合した導
通経路を具備し、且つ前記データ導体が前記第二バイア
ス電圧近くの電圧にあることに応答して前記プルアップ
トランジスタが導通状態であるような態様で前記データ
導体へ結合した制御端子を具備するプルアップトランジ
スタ、 前記出力ノードと前記第二バイアス電圧との間に結合し
た導通経路を具備し、且つ前記データ導体が前記第一バ
イアス電圧近くの電圧にあることに応答して前記プルダ
ウントランジスタが導通状態にあるような態様で前記デ
ータ導体へ結合した制御端子を具備するプルダウントラ
ンジスタ、 前記出力ノードと前記第一バイアス電圧との間において
前記プルアップトランジスタの導通経路と直列結合した
導通経路を具備する第一直列トランジスタ、 前記出力ノードと前記第二バイアス電圧との間において
前記プルダウントランジスタの導通経路と直列結合した
導通経路を具備する第二直列トランジスタ、を有してお
り、 前記第一及び第二直列トランジスタの各々が、前記第一
及び第二直列トランジスタが前記制御信号に応答して非
導通状態にあり且つ前記制御信号が存在しない場合に導
通状態にあるような態様で前記制御信号発生手段へ結合
した制御端子を具備することを特徴とする集積回路。 - 【請求項13】 請求項1において、更に、 前記ダミーデータ導体へ結合した終端部が設けられてお
り、前記終端部は前記出力段により前記データ導体に対
して提供される負荷に実質的に類似した負荷を前記ダミ
ーデータ導体へ提供することを特徴とする集積回路。 - 【請求項14】 集積回路の動作方法において、前記集
積回路は、データ導体を具備するデータバスへ結合した
機能的回路を有しており、前記データ導体上に前記機能
的回路が前記機能的回路による動作から得られるデジタ
ル値を提供し、前記データ導体は出力段へ接続されてお
り、 前記データ導体上へ提供されるものの相補的なデジタル
値でダミーデータ導体を駆動し、 前記駆動ステップの後に、前記データ導体を前記機能的
回路から分離し、 前記分離ステップの後に、前記データ導体を前記ダミー
データ導体へ接続し、 前記接続ステップの後に、前記機能的回路による別の動
作に応答して、前記データ導体を前記ダミーデータ導体
から切断し別のデジタル値をその上に提供することを可
能とする、上記各ステップを有することを特徴とする方
法。 - 【請求項15】 請求項14において、更に、 前記駆動ステップの後に、前記出力段がもはや前記デー
タ導体に応答しないように前記出力段をターンオフし、 前記接続ステップの後に、前記機能的回路による別の動
作に応答して前記出力段をターンオンする、上記各ステ
ップを有することを特徴とする方法。 - 【請求項16】 請求項14において、更に、 前記接続ステップの後に、第一及び第二デジタル値にそ
れぞれ対応する第一及び第二電圧の間の電圧へ前記デー
タ導体をバイアスさせるステップを有することを特徴と
する方法。 - 【請求項17】 請求項16において、前記バイアスス
テップが、 前記データ導体が前記第一電圧近くの電圧を有すること
に応答して、前記データ導体と前記第二電圧との間に接
続されたトランジスタをターンオンし、 前記データ導体が前記第二電圧近くの電圧を有すること
に応答して、前記データ導体と前記第一電圧との間に接
続したトランジスタをターンオンする、上記各ステップ
を有することを特徴とする方法。 - 【請求項18】 請求項14において、前記集積回路が
複数個のメモリセルを具備するメモリを有しており、且
つ本方法が、更に、 前記アレイ内の1個のメモリセルを選択し、前記選択し
たメモリセル内の格納された状態を検知し、 前記検知した格納された状態に対応するデジタル値で前
記データ導体を駆動する、上記各ステップを有すること
を特徴とする方法。 - 【請求項19】 請求項18において、前記複数個のメ
モリセルが複数個のアレイブロックの形態に配列されて
おり、 前記アレイブロックのうちの各々が前記データ導体に結
合した複数個のデータドライバのうちの一つと関連して
おり、且つ、本方法が、更に、 アドレス値に応答して前記アレイブロックのうちの一つ
を選択し、 選択されなかったアレイブロックに関連する前記データ
導体に結合されたデータドライバを脱選択する、上記各
ステップを有することを特徴とする方法。 - 【請求項20】 請求項14において、前記機能的回路
が、複数個のメモリセルと、複数個のアドレス端子にお
いて受取られるアドレス信号に応答して1個のメモリセ
ルを選択する手段とを具備するメモリを有しており、且
つ、本方法が、更に、 メモリセルへのアクセスの開始を検知する、ステップを
有しており、前記接続ステップが前記検知ステップに応
答して実施されることを特徴とする方法。 - 【請求項21】 集積回路において、 機能的回路、 差動信号を送給するための第一及び第二のデータ導体、 各々が情報を受取るために前記機能的回路へ結合した入
力端を具備し、且つ出力端を具備しており、前記第一及
び第二データ導体を前記情報に対応する差動電圧へ駆動
する第一及び第二のデータドライバ、 各々が第一及び第二バイアス電圧によりバイアスされ前
記第一及び第二のデータ導体へそれぞれ結合された第一
及び第二の自己バイアス回路、を有しており、前記各自
己バイアス回路が、 それの関連するデータ導体と前記第一バイアス電圧との
間に結合された導通経路を具備し、且つそれと関連する
データ導体が前記第二バイアス電圧近くの電圧にあるこ
とに応答してプルアップトランジスタが導通状態にある
ような態様でそれと関連するデータ導体へ結合した制御
端子を具備するプルアップトランジスタ、 それの関連するデータ導体と前記第二バイアス電圧との
間に結合された導通経路を具備し、且つそれの関連する
データ導体が前記第一バイアス電圧近くの電圧にあるこ
とに応答してプルダウントランジスタが導通状態にある
ような態様でそれの関連するデータ導体へ結合した制御
端子を具備するプルダウントランジスタ、を有すること
を特徴とする集積回路。 - 【請求項22】 請求項21において、前記機能的回路
が、 複数個のメモリセルからなるアレイ、 アドレス端子、 前記アドレス端子において受取られるアドレス信号に応
答してメモリセルを選択する手段、 前記選択したメモリセルのデータ状態を検知するセンス
アンプ、を有することを特徴とする集積回路。 - 【請求項23】 請求項22において、前記制御信号発
生手段が、 前記アドレス端子へ結合されており、そこにおける論理
レベル遷移を検知するアドレス遷移検知回路を有してお
り、前記論理レベル遷移のうちの一つは前記制御信号が
発生されるべきであることを表わすことを特徴とする集
積回路。 - 【請求項24】 請求項21において、前記データバス
が複数対の第一及び第二のデータ導体を有しており、 複数個のデータドライバが設けられており、その各々が
情報を受取るために前記機能的回路へ結合した入力端を
具備し、且つ前記情報に対応する差動信号で関連する対
の第一及び第二のデータ導体を駆動する第一及び第二の
出力端を具備することを特徴とする集積回路。 - 【請求項25】 請求項21において、更に、 情報を受取るために前記機能的回路へ結合した入力端を
具備し、前記情報に対応する差動信号で前記第一及び第
二のデータ導体を駆動する第一及び第二の出力端を具備
する並列データドライバ、が設けられており、 前記データドライバ及び前記並列データドライバは、前
記第一及び第二のデータ導体を差動信号で同時的に駆動
することがないように前記機能的回路により制御される
ことを特徴とする集積回路。 - 【請求項26】 請求項21において、更に、 制御信号を発生する手段、 前記第一及び第二のデータ導体の間に接続された導通経
路を具備し、且つ前記制御信号を受取る制御端子を具備
しており、前記制御信号に応答して前記第一及び第二デ
ータ導体を共通接続させるトランジスタ、を有すること
を特徴とする集積回路。 - 【請求項27】 請求項21において、前記自己バイア
ス回路の各々が、更に、 それと関連するデータ導体と前記第一バイアス電圧との
間において前記プルアップトランジスタの導通経路と直
列結合した導通経路を具備する第一直列トランジスタ、 それと関連するデータ導体と前記第二バイアス電圧との
間において前記プルダウントランジスタの導通経路と直
列結合した導通経路を具備する第二直列トランジスタ、
を有しており、 前記第一及び第二直列トランジスタの各々が、前記第一
及び第二直列トランジスタが前記制御信号に応答して導
通状態であり且つ前記制御信号が存在しない場合に非導
通状態であるような態様で前記制御信号発生手段に結合
された制御端子を具備することを特徴とする集積回路。 - 【請求項28】 請求項21において、更に、前記第一
データ導体へ結合した出力段を有しており、前記出力段
が、 出力ノードと前記第一バイアス電圧との間に結合した導
通経路を具備し、且つ前記第一データ導体が前記第二バ
イアス電圧近くの電圧にあることに応答してプルアップ
トランジスタが導通状態であるような態様で前記第一デ
ータ導体へ結合した制御端子を具備するプルアップトラ
ンジスタ、 前記出力ノードと前記第二バイアス電圧との間に結合し
た導通経路を具備し、且つ前記第一データ導体が前記第
一バイアス電圧近くの電圧にあることに応答してプルダ
ウントランジスタが導通状態であるような態様で前記第
一データ導体へ結合した制御端子を具備するプルダウン
トランジスタ、を有することを特徴とする集積回路。 - 【請求項29】 請求項28において、前記出力段が、
更に、 前記出力ノードと前記第一バイアス電圧との間において
前記プルアップトランジスタの導通経路と直列結合した
導通経路を具備する第一直列トランジスタ、 前記出力ノードと前記第二バイアス電圧との間において
前記プルダウントランジスタの導通経路と直列結合した
導通経路を具備する第二直列トランジスタ、を有してお
り、 前記第一及び第二直列トランジスタの各々は、前記第一
及び第二直列トランジスタが前記制御信号に応答して非
導通状態であり且つ前記制御信号が存在しない場合に導
通状態であるような態様で前記制御信号発生手段に結合
した制御端子を具備することを特徴とする集積回路。 - 【請求項30】 請求項29おいて、前記第一自己バイ
アス回路が、更に、 前記第一データ導体と前記第一バイアス電圧との間にお
いて前記プルアップトランジスタの導通経路と直列結合
した導通経路を具備する第一直列トランジスタ、 前記第一データ導体と前記第二バイアス電圧との間にお
いて前記プルダウントランジスタの導通経路に直列結合
した導通経路を具備する第二直列トランジスタ、を有し
ており、 前記第一及び第二直列トランジスタの各々が、前記第一
及び第二直列トランジスタが前記制御信号に応答して導
通状態であり且つ前記制御信号が存在しない場合に非導
通状態であるような態様で前記制御信号発生手段に結合
した制御端子を具備することを特徴とする集積回路。 - 【請求項31】 請求項28において、更に、 前記第二データ導体へ結合して終端部が設けられてお
り、前記終端部が、前記出力段により前記第一データ導
体に対して提供される負荷と実質的に同様な負荷を前記
第二データ導体に対して提供することを特徴とする集積
回路。 - 【請求項32】 集積回路の動作方法において、前記集
積回路は、一対の差動データ導体を具備するデータバス
へ結合した機能的回路を有しており、前記データ導体上
に前記機能的回路は前記機能的回路による動作から得ら
れる差動信号を提供し、前記一対のデータ導体のうちの
一方は出力段へ接続されており、 前記機能的回路の動作の結果に対応する差動データ信号
で前記差動データ導体を駆動し、 前記駆動ステップの後に、前記機能的回路から前記デー
タ導体を分離し、 前記分離ステップの後に、前記第一電圧近くの電圧を有
する前記一対のデータ導体のうちの第一のものに応答し
て、前記第一データ導体と前記第二電圧との間に接続し
たトランジスタをターンオンし、 前記第二電圧近くの電圧を有する前記第一データ導体に
応答して、前記第一データと前記第一電圧との間に接続
したトランジスタをターンオンする、上記各ステップを
有することを特徴とする方法。 - 【請求項33】 請求項32において、前記データ導体
のうちの前記第一のものが出力段へ結合しており、且
つ、 前記駆動ステップの後に、前記第一データ導体にもはや
応答することがないように前記出力段をターンオフし、 前記分離ステップの後に、前記機能的回路による別の動
作に応答して前記出力段をターンオンする、上記各ステ
ップを有することを特徴とする方法。 - 【請求項34】 請求項32において、更に、 前記分離ステップの後に、前記一対のデータ導体を互い
に接続させ、 前記分離ステップの後に、前記機能的回路による別の動
作に応答して、別の差動信号を提供することが可能であ
るように前記一対のデータ導体を互いに切断する、上記
各ステップを有することを特徴とする方法。 - 【請求項35】 請求項34において、前記集積回路が
複数個のメモリセルを具備するメモリを有しており、且
つ、 前記アレイ内の1個のメモリセルを選択し、 前記選択したメモリセル内の格納されている状態を検知
し、 前記検知した格納状態に対応する差動信号で前記一対の
データ導体を駆動する、上記各ステップを有することを
特徴とする方法。 - 【請求項36】 請求項35において、前記複数個のメ
モリセルが複数個のアレイブロックの形態で配列されて
おり、前記アレイブロックのうちの各々が前記一対のデ
ータ導体へ結合した複数個のデータドライバのうちの一
つと関連しており、且つ、更に、 アドレス値に応答して前記アレイブロックのうちの一つ
を選択し、 選択されなかったアレイブロックと関連する前記一対の
データ導体に結合したデータドライバを脱選択状態とさ
せる、上記各ステップを有することを特徴とする方法。 - 【請求項37】 請求項34において、前記機能的回路
が、複数個のメモリセルと、複数個のアドレス端子にお
いて受取られるアドレス信号に応答して1個のメモリセ
ルを選択する手段とを有しており、更に、 メモリセルへのアクセスの開始を検知する、上記ステッ
プを有しており、前記接続ステップが前記検知ステップ
に応答して行なわれることを特徴とする方法。 - 【請求項38】 請求項32において、更に、 前記分離ステップの後に、前記第一電圧近くの電圧を有
する前記一対のデータ導体のうちの第二のものに応答し
て、前記第二データ導体と前記第二電圧との間に接続し
たトランジスタをターンオンし、 前記第二電圧近くの電圧を有する前記第二データ導体に
応答して、前記第二データ導体と前記第一電圧との間に
接続したトランジスタをターンオンさせる、上記各ステ
ップを有することを特徴とする方法。
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KR0171954B1 (ko) * | 1995-06-30 | 1999-03-30 | 김주용 | 데이타 버스 구동 회로 |
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KR930006622B1 (ko) * | 1990-09-04 | 1993-07-21 | 삼성전자 주식회사 | 반도체 메모리장치 |
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- 1992-12-16 EP EP92311514A patent/EP0547892B1/en not_active Expired - Lifetime
- 1992-12-16 DE DE1992627436 patent/DE69227436T2/de not_active Expired - Fee Related
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EP0547892B1 (en) | 1998-10-28 |
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DE69227436D1 (de) | 1998-12-03 |
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