JPH05274877A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05274877A JPH05274877A JP6742392A JP6742392A JPH05274877A JP H05274877 A JPH05274877 A JP H05274877A JP 6742392 A JP6742392 A JP 6742392A JP 6742392 A JP6742392 A JP 6742392A JP H05274877 A JPH05274877 A JP H05274877A
- Authority
- JP
- Japan
- Prior art keywords
- address
- buffer
- column
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 アドレス入力のためのピン数を少なくしてチ
ップサイズやパッケージサイズの小さい半導体記憶装置
を得る。 【構成】 1はプリアドレスバッファ、2はアドレスバ
ッファ、3はロウデコーダ、4はコラムデコーダ、6は
メモリセルである。10ビットのロウアドレスとコラム
アドレスを夫々2つのアドレスデータA0a〜A4a,A0b
〜A4bに分割してバッファ1に時分割で入力する。バッ
ファ1ではアドレス信号A0〜A4より夫々ロウアドレス
とコラムアドレスを構成するアドレスデータA0a〜A4
a,A0b〜A4bを順次分離する。バッファ1で分離して
形成される10ビット(A0a〜A4b)のロウアドレスと
コラムアドレスをバッファ2を介してデコーダ3,4に
入力し、ロウアドレスとコラムアドレスで選択されるメ
モリセル内の所定セルに対して書き込みまたは読み出し
をする。
ップサイズやパッケージサイズの小さい半導体記憶装置
を得る。 【構成】 1はプリアドレスバッファ、2はアドレスバ
ッファ、3はロウデコーダ、4はコラムデコーダ、6は
メモリセルである。10ビットのロウアドレスとコラム
アドレスを夫々2つのアドレスデータA0a〜A4a,A0b
〜A4bに分割してバッファ1に時分割で入力する。バッ
ファ1ではアドレス信号A0〜A4より夫々ロウアドレス
とコラムアドレスを構成するアドレスデータA0a〜A4
a,A0b〜A4bを順次分離する。バッファ1で分離して
形成される10ビット(A0a〜A4b)のロウアドレスと
コラムアドレスをバッファ2を介してデコーダ3,4に
入力し、ロウアドレスとコラムアドレスで選択されるメ
モリセル内の所定セルに対して書き込みまたは読み出し
をする。
Description
【0001】
【産業上の利用分野】この発明は、複数のアドレスを入
力してライトやリードの動作を行わせる半導体記憶装置
に関する。
力してライトやリードの動作を行わせる半導体記憶装置
に関する。
【0002】
【従来の技術】図3は、従来の半導体記憶装置の一例を
示すブロック図である。この例はロウアドレスとコラム
アドレスを時分割で入力してライトやリードの動作を行
わせるアドレスマルチプレクス方式を採用した例であ
る。
示すブロック図である。この例はロウアドレスとコラム
アドレスを時分割で入力してライトやリードの動作を行
わせるアドレスマルチプレクス方式を採用した例であ
る。
【0003】図において、6はメモリセル、3はロウデ
コーダ、4はコラムデコーダ、7はセンスリフレッシュ
アンプおよび入出力コントロール回路である。ロウデコ
ーダ3にはロウおよびコラムのアドレスバッファ2を介
して10ビットのアドレス信号(ロウアドレス)A0〜
A9が入力される。同様に、コラムデコーダ4にはアド
レスバッファ2を介して10ビットのアドレス信号(コ
ラムアドレス)A0〜A9が入力される。
コーダ、4はコラムデコーダ、7はセンスリフレッシュ
アンプおよび入出力コントロール回路である。ロウデコ
ーダ3にはロウおよびコラムのアドレスバッファ2を介
して10ビットのアドレス信号(ロウアドレス)A0〜
A9が入力される。同様に、コラムデコーダ4にはアド
レスバッファ2を介して10ビットのアドレス信号(コ
ラムアドレス)A0〜A9が入力される。
【0004】5はクロックジェネレータである。クロッ
クジェネレータ5には、ロウアドレスストロブ信号RA
Sバーが入力されると共に、コラムアドレスストロブ信
号CASバーが入力される。上述したアドレスバッファ
2、ロウデコーダ3、コラムデコーダ4および入出力コ
ントロール回路7には、それぞれクロックジェネレータ
5より所定のタイミングでクロックが供給されて動作が
制御される。
クジェネレータ5には、ロウアドレスストロブ信号RA
Sバーが入力されると共に、コラムアドレスストロブ信
号CASバーが入力される。上述したアドレスバッファ
2、ロウデコーダ3、コラムデコーダ4および入出力コ
ントロール回路7には、それぞれクロックジェネレータ
5より所定のタイミングでクロックが供給されて動作が
制御される。
【0005】8はデータ入力バッファ、9はデータ出力
バッファである。ライト時には、入力データDはデータ
入力バッファ8を介して入出力コントロール回路7に入
力される。一方、リード時には、入出力コントロール回
路7より出力される出力データQはデータ出力バッファ
9を介して出力される。ライトコントロール信号Wバー
はアンドゲート10に反転素子を介して供給されると共
に、このアンドゲート10にはクロックジェネレータ5
より所定のタイミングでクロックが供給される。アンド
ゲート10の出力信号によってデータ入力バッファ8お
よびデータ出力バッファ9の動作が制御される。
バッファである。ライト時には、入力データDはデータ
入力バッファ8を介して入出力コントロール回路7に入
力される。一方、リード時には、入出力コントロール回
路7より出力される出力データQはデータ出力バッファ
9を介して出力される。ライトコントロール信号Wバー
はアンドゲート10に反転素子を介して供給されると共
に、このアンドゲート10にはクロックジェネレータ5
より所定のタイミングでクロックが供給される。アンド
ゲート10の出力信号によってデータ入力バッファ8お
よびデータ出力バッファ9の動作が制御される。
【0006】次に、動作について説明する。ライト時ま
たはリード時には、外部ピンよりロウアドレスおよびコ
ラムアドレスを時分割とした10ビットのアドレス信号
A0〜A9(図4C)がアドレスバッファ2に入力され
る。アドレスバッファ2より出力されるロウアドレスは
ロウデコーダ3に供給されて、ストロブ信号RASバー
(同図A)の立ち下がりのタイミングでロウデコーダ3
内にラッチされる。一方、アドレスバッファ2より出力
されるコラムアドレスはコラムデコーダ4に供給され
て、ストロブ信号CASバー(同図B)の立ち下がりの
タイミングでコラムデコーダ4内にラッチされる。
たはリード時には、外部ピンよりロウアドレスおよびコ
ラムアドレスを時分割とした10ビットのアドレス信号
A0〜A9(図4C)がアドレスバッファ2に入力され
る。アドレスバッファ2より出力されるロウアドレスは
ロウデコーダ3に供給されて、ストロブ信号RASバー
(同図A)の立ち下がりのタイミングでロウデコーダ3
内にラッチされる。一方、アドレスバッファ2より出力
されるコラムアドレスはコラムデコーダ4に供給され
て、ストロブ信号CASバー(同図B)の立ち下がりの
タイミングでコラムデコーダ4内にラッチされる。
【0007】そして、ロウアドレス、コラムアドレスに
対応してデコーダ3,4より発生される信号により、ラ
イト時にはメモリセル6内の所定のセルに対して入力デ
ータDがデータ入力バッファ8を介して書き込まれ、一
方リード時にはメモリセル6内の所定のセルより出力デ
ータQが読み出されてデータ出力バッファ9を介して出
力される。
対応してデコーダ3,4より発生される信号により、ラ
イト時にはメモリセル6内の所定のセルに対して入力デ
ータDがデータ入力バッファ8を介して書き込まれ、一
方リード時にはメモリセル6内の所定のセルより出力デ
ータQが読み出されてデータ出力バッファ9を介して出
力される。
【0008】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、アドレス入力のた
めのピン数は4Mビットメモリの場合10ピン、16M
ビットメモリでは11ピンと非常に多くなるため、チッ
プサイズやパッケージサイズを大きくしなければならな
い等の問題点があった。この発明は上記のような問題点
を解消するためになされたもので、アドレス入力のため
のピン数を少なくしてチップサイズやパッケージサイズ
を小さくできる半導体記憶装置を提供することを目的と
する。
は以上のように構成されているので、アドレス入力のた
めのピン数は4Mビットメモリの場合10ピン、16M
ビットメモリでは11ピンと非常に多くなるため、チッ
プサイズやパッケージサイズを大きくしなければならな
い等の問題点があった。この発明は上記のような問題点
を解消するためになされたもので、アドレス入力のため
のピン数を少なくしてチップサイズやパッケージサイズ
を小さくできる半導体記憶装置を提供することを目的と
する。
【0009】
【課題を解決するための手段】請求項第1項の発明に係
る半導体記憶装置は、ロウアドレスとコラムアドレスの
それぞれを複数のアドレスデータに分割して時分割で入
力することを特徴とするものである。
る半導体記憶装置は、ロウアドレスとコラムアドレスの
それぞれを複数のアドレスデータに分割して時分割で入
力することを特徴とするものである。
【0010】請求項第2項の発明に係る半導体記憶装置
は、ロウアドレスとコラムアドレスのそれぞれを複数の
アドレスデータに分割して時分割で入力すると共に、ロ
ウアドレスストロブ信号およびコラムアドレスストロブ
信号に基づいて発生したクロックで制御されるプリアド
レスバッファによって時分割で入力した複数のアドレス
データを分離することを特徴とするものである。
は、ロウアドレスとコラムアドレスのそれぞれを複数の
アドレスデータに分割して時分割で入力すると共に、ロ
ウアドレスストロブ信号およびコラムアドレスストロブ
信号に基づいて発生したクロックで制御されるプリアド
レスバッファによって時分割で入力した複数のアドレス
データを分離することを特徴とするものである。
【0011】
【作用】請求項第1項および第2項の発明においては、
ロウアドレスとコラムアドレスのそれぞれを複数のアド
レスデータに分割して時分割で入力するため、アドレス
入力のためのピン数を分割数分の1に低減することがで
きる。また、請求項第2項の発明においては、複数のア
ドレスデータに分割されて入力されたロウアドレスおよ
びコラムアドレスをプリアドレスバッファで良好に分離
できる。
ロウアドレスとコラムアドレスのそれぞれを複数のアド
レスデータに分割して時分割で入力するため、アドレス
入力のためのピン数を分割数分の1に低減することがで
きる。また、請求項第2項の発明においては、複数のア
ドレスデータに分割されて入力されたロウアドレスおよ
びコラムアドレスをプリアドレスバッファで良好に分離
できる。
【0012】
実施例1.図1はこの発明に係る半導体記憶装置の一実
施例を示す回路構成図である。この図において、図3と
対応する部分には同一符号を付し、その詳細説明は省略
する。同図において、1はプリアドレスバッファであ
り、このプリアドレスバッファ1には5ビットのアドレ
ス信号A0〜A4が入力される。アドレス信号A0〜A4
は、10ビットのロウアドレスとコラムアドレスをそれ
ぞれ2つのアドレスデータに分割して形成したものであ
る。すなわち、A0a,A0b,A1a,A1b,A2a,A2b,
A3a,A3b,A4a,A4bのアドレスデータよりなる10
ビットのロウアドレスとコラムアドレスを、それぞれA
0a〜A4a,A0b〜A4bの5ビットずつのアドレスデータ
に分割して連続させたものである。
施例を示す回路構成図である。この図において、図3と
対応する部分には同一符号を付し、その詳細説明は省略
する。同図において、1はプリアドレスバッファであ
り、このプリアドレスバッファ1には5ビットのアドレ
ス信号A0〜A4が入力される。アドレス信号A0〜A4
は、10ビットのロウアドレスとコラムアドレスをそれ
ぞれ2つのアドレスデータに分割して形成したものであ
る。すなわち、A0a,A0b,A1a,A1b,A2a,A2b,
A3a,A3b,A4a,A4bのアドレスデータよりなる10
ビットのロウアドレスとコラムアドレスを、それぞれA
0a〜A4a,A0b〜A4bの5ビットずつのアドレスデータ
に分割して連続させたものである。
【0013】プリアドレスバッファ1にはクロックジェ
ネレータ5で発生するクロックが供給され、アドレス信
号A0〜A4に連続して存在する5ビットのアドレスデー
タA0a〜A4a,A0b〜A4bが順次分離される。プリアド
レスバッファ1で分離されて形成される10ビット(A
0a〜A4b)のロウアドレスとコラムアドレスは、ロウと
コラムのアドレスバッファ2に入力される。本例は以上
のように構成され、その他は図3の例と同様に構成され
る。
ネレータ5で発生するクロックが供給され、アドレス信
号A0〜A4に連続して存在する5ビットのアドレスデー
タA0a〜A4a,A0b〜A4bが順次分離される。プリアド
レスバッファ1で分離されて形成される10ビット(A
0a〜A4b)のロウアドレスとコラムアドレスは、ロウと
コラムのアドレスバッファ2に入力される。本例は以上
のように構成され、その他は図3の例と同様に構成され
る。
【0014】次に、動作について説明する。ライト時ま
たはリード時には、10ビット(A0a〜A4b)のロウア
ドレスおよびコラムアドレスが時分割され、さらにそれ
ぞれが5ビットのアドレスデータA0a〜A4a,A0b〜A
4bに時分割されたアドレス信号A0〜A4(図2C)が、
外部ピンよりプリアドレスバッファ1に入力される。な
お、図2Aはロウアドレスストロブ信号RASバー、図
2Bはコラムアドレスストロブ信号CASバーである。
たはリード時には、10ビット(A0a〜A4b)のロウア
ドレスおよびコラムアドレスが時分割され、さらにそれ
ぞれが5ビットのアドレスデータA0a〜A4a,A0b〜A
4bに時分割されたアドレス信号A0〜A4(図2C)が、
外部ピンよりプリアドレスバッファ1に入力される。な
お、図2Aはロウアドレスストロブ信号RASバー、図
2Bはコラムアドレスストロブ信号CASバーである。
【0015】プリアドレスバッファ1では、まずロウア
ドレスを構成するアドレスデータA0a〜A4aがラッチさ
れると共に(同図D)、続いてロウアドレスを構成する
アドレスデータA0b〜A4bがラッチされる(同図E)。
これによりプリアドレスバッファ1からはロウアドレス
を構成するアドレスデータA0a 〜A4bが出力される状
態となり、このアドレスデータA0a 〜A4bはアドレス
バッファ2を介してロウデコーダ3に供給されてラッチ
される。
ドレスを構成するアドレスデータA0a〜A4aがラッチさ
れると共に(同図D)、続いてロウアドレスを構成する
アドレスデータA0b〜A4bがラッチされる(同図E)。
これによりプリアドレスバッファ1からはロウアドレス
を構成するアドレスデータA0a 〜A4bが出力される状
態となり、このアドレスデータA0a 〜A4bはアドレス
バッファ2を介してロウデコーダ3に供給されてラッチ
される。
【0016】プリアドレスバッファ1では、さらにコラ
ムアドレスを構成するアドレスデータA0a〜A4aがラッ
チされると共に(同図D)、続いてコラムアドレスを構
成するアドレスデータA0b〜A4bがラッチされる(同図
E)。これによりプリアドレスバッファ1からはコラム
アドレスを構成するアドレスデータA0a 〜A4bが出力
される状態となり、このアドレスデータA0a 〜A4bは
アドレスバッファ2を介してコラムデコーダ4に供給さ
れてラッチされる。
ムアドレスを構成するアドレスデータA0a〜A4aがラッ
チされると共に(同図D)、続いてコラムアドレスを構
成するアドレスデータA0b〜A4bがラッチされる(同図
E)。これによりプリアドレスバッファ1からはコラム
アドレスを構成するアドレスデータA0a 〜A4bが出力
される状態となり、このアドレスデータA0a 〜A4bは
アドレスバッファ2を介してコラムデコーダ4に供給さ
れてラッチされる。
【0017】そして、ロウアドレス、コラムアドレスに
対応してデコーダ3,4より発生される信号により、ラ
イト時にはメモリセル6内の所定のセルに対して入力デ
ータDがデータ入力バッファ8を介して書き込まれ、一
方リード時にはメモリセル6内の所定のセルより出力デ
ータQが読み出されてデータ出力バッファ9を介して出
力される。
対応してデコーダ3,4より発生される信号により、ラ
イト時にはメモリセル6内の所定のセルに対して入力デ
ータDがデータ入力バッファ8を介して書き込まれ、一
方リード時にはメモリセル6内の所定のセルより出力デ
ータQが読み出されてデータ出力バッファ9を介して出
力される。
【0018】図1の例によれば、10ビットのロウアド
レスおよびコラムアドレスのそれぞれを5ビットずつの
アドレスデータに時分割して入力するので、アドレス入
力のためのピン数を半減でき、チップサイズやパッケー
ジサイズを小さくできる利益がある。また、時分割で入
力されるロウアドレスとコラムアドレスをそれぞれ構成
する5ビットずつのアドレスデータをプリアドレスバッ
ファ1で分離でき、ロウアドレスとコラムアドレスで選
択されるメモリセル6内の所定のセルに対して書き込み
または読み出しを良好に行うことができる。
レスおよびコラムアドレスのそれぞれを5ビットずつの
アドレスデータに時分割して入力するので、アドレス入
力のためのピン数を半減でき、チップサイズやパッケー
ジサイズを小さくできる利益がある。また、時分割で入
力されるロウアドレスとコラムアドレスをそれぞれ構成
する5ビットずつのアドレスデータをプリアドレスバッ
ファ1で分離でき、ロウアドレスとコラムアドレスで選
択されるメモリセル6内の所定のセルに対して書き込み
または読み出しを良好に行うことができる。
【0019】実施例2.なお、上記実施例では、ロウア
ドレスとコラムアドレスをそれぞれ2つに分割して時分
割でプリアドレスバッファ1に入力する例を示したが、
3つ以上に分割して時分割で入力するようにしてもよ
い。
ドレスとコラムアドレスをそれぞれ2つに分割して時分
割でプリアドレスバッファ1に入力する例を示したが、
3つ以上に分割して時分割で入力するようにしてもよ
い。
【0020】
【発明の効果】請求項第1項および第2項記載の発明に
よれば、ロウアドレスとコラムアドレスのそれぞれを複
数のアドレスデータに分割して時分割で入力するので、
アドレス入力のためのピン数を分割数分の1に低減する
ことができ、パッケージサイズやチップサイズを小さく
できる効果がある。
よれば、ロウアドレスとコラムアドレスのそれぞれを複
数のアドレスデータに分割して時分割で入力するので、
アドレス入力のためのピン数を分割数分の1に低減する
ことができ、パッケージサイズやチップサイズを小さく
できる効果がある。
【0021】請求項第2項記載の発明によれば、ロウア
ドレスストロブ信号およびコラムアドレスストロブ信号
より発生したクロックで制御されるプリアドレスバッフ
ァによって複数のアドレスデータを分離するので、ロウ
アドレスとコラムアドレスのそれぞれを複数のアドレス
データに分割して時分割で入力しても、ロウアドレスと
コラムアドレスで選択されるメモリセル内の所定のセル
に対して書き込みまたは読み出しを良好に行うことがで
きる効果がある。
ドレスストロブ信号およびコラムアドレスストロブ信号
より発生したクロックで制御されるプリアドレスバッフ
ァによって複数のアドレスデータを分離するので、ロウ
アドレスとコラムアドレスのそれぞれを複数のアドレス
データに分割して時分割で入力しても、ロウアドレスと
コラムアドレスで選択されるメモリセル内の所定のセル
に対して書き込みまたは読み出しを良好に行うことがで
きる効果がある。
【図1】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。
すブロック図である。
【図2】この発明に係る半導体記憶装置の一実施例の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図3】従来の半導体記憶装置を示すブロック図であ
る。
る。
【図4】従来の半導体記憶装置の動作を示すタイミング
チャートである。
チャートである。
1 プリアドレスバッファ 2 アドレスバッファ 3 ロウデコーダ 4 コラムデコーダ 5 クロックジェネレータ 6 メモリセル 7 センスリフレッシュアンプおよび入出力コントロー
ル回路 8 データ入力バッファ 9 データ出力バッファ
ル回路 8 データ入力バッファ 9 データ出力バッファ
Claims (2)
- 【請求項1】 ロウアドレスとコラムアドレスのそれぞ
れを複数のアドレスデータに分割して時分割で入力する
ことを特徴とする半導体記憶装置。 - 【請求項2】 ロウアドレスとコラムアドレスのそれぞ
れを複数のアドレスデータに分割して時分割で入力する
と共に、 ロウアドレスストロブ信号およびコラムアドレスストロ
ブ信号に基づいて発生したクロックで制御されるプリア
ドレスバッファによって上記時分割で入力した複数のア
ドレスデータを分離することを特徴とする半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6742392A JPH05274877A (ja) | 1992-03-25 | 1992-03-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6742392A JPH05274877A (ja) | 1992-03-25 | 1992-03-25 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05274877A true JPH05274877A (ja) | 1993-10-22 |
Family
ID=13344492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6742392A Pending JPH05274877A (ja) | 1992-03-25 | 1992-03-25 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05274877A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009176398A (ja) * | 2008-01-21 | 2009-08-06 | Nanya Sci & Technol Co Ltd | メモリチップにアクセスする方法 |
-
1992
- 1992-03-25 JP JP6742392A patent/JPH05274877A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009176398A (ja) * | 2008-01-21 | 2009-08-06 | Nanya Sci & Technol Co Ltd | メモリチップにアクセスする方法 |
JP4699498B2 (ja) * | 2008-01-21 | 2011-06-08 | 南亞科技股▲ふん▼有限公司 | メモリチップにアクセスする方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0563082B1 (en) | Hidden refresh of a dynamic random access memory | |
JPH1031886A (ja) | ランダムアクセスメモリ | |
JPH07201172A (ja) | 半導体記憶装置 | |
EP1415304B1 (en) | Memory device having different burst order addressing for read and write operations | |
JP3177094B2 (ja) | 半導体記憶装置 | |
US4811305A (en) | Semiconductor memory having high-speed serial access scheme | |
US6212596B1 (en) | Synchronous memory and data processing system having a programmable burst length | |
US6411563B1 (en) | Semiconductor integrated circuit device provided with a logic circuit and a memory circuit and being capable of efficient interface between the same | |
JPH05101646A (ja) | デユアルポートメモリ | |
EP0660328B1 (en) | Method of controlling semiconductor storage circuit | |
EP0415433A2 (en) | Main memory control system | |
JPH09115283A (ja) | 半導体記憶装置 | |
US6138214A (en) | Synchronous dynamic random access memory architecture for sequential burst mode | |
JPH1069430A (ja) | 半導体記憶装置 | |
JPH05274877A (ja) | 半導体記憶装置 | |
US7277977B2 (en) | DRAM for high-speed data access | |
JPS6146916B2 (ja) | ||
US6011728A (en) | Synchronous memory with read and write mode | |
JPH0528760A (ja) | 半導体メモリ | |
JP3179791B2 (ja) | 半導体記憶装置 | |
JPH0887879A (ja) | 半導体記憶装置 | |
JPS61227295A (ja) | 半導体記憶装置 | |
JPH07307090A (ja) | 半導体記憶装置 | |
JPH09251773A (ja) | 半導体記憶装置 | |
US6185132B1 (en) | Sensing current reduction device for semiconductor memory device and method therefor |