JPH05268050A - 出力バッファー回路 - Google Patents
出力バッファー回路Info
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- JPH05268050A JPH05268050A JP4003516A JP351692A JPH05268050A JP H05268050 A JPH05268050 A JP H05268050A JP 4003516 A JP4003516 A JP 4003516A JP 351692 A JP351692 A JP 351692A JP H05268050 A JPH05268050 A JP H05268050A
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Abstract
(57)【要約】
【構成】出力バッファーアンプを複数個有し、これらを
外部からの信号により単独もしくは複数選択する制御回
路およびその状態を保存する記憶回路を具備する。 【効果】出力バッファー回路のドライブ能力を制御し、
様様な負荷に対し所望する出力波形とすることが出来
る。
外部からの信号により単独もしくは複数選択する制御回
路およびその状態を保存する記憶回路を具備する。 【効果】出力バッファー回路のドライブ能力を制御し、
様様な負荷に対し所望する出力波形とすることが出来
る。
Description
【0001】
【産業上の利用分野】本発明は出力バッファー回路に係
わり、特にC−MOSディジタル集積回路(以下、C−
MOSICという)を用いた出力バッファー回路に関す
る。
わり、特にC−MOSディジタル集積回路(以下、C−
MOSICという)を用いた出力バッファー回路に関す
る。
【0002】
【従来の技術】従来の出力バッファー回路、とくにC−
MOSICを使用した増幅器の出力バッファー回路は、
外部に接続された負荷を確実に駆動する目的に主眼が置
れていた。このため、出力バッファー回路の出力信号の
立上り時間や立下り時間の短縮及び最大出力電流の増大
を目標に改良が加えられていた。従来の出力バッファー
回路は図6に示す様に、入力(BUFF IN)を受け
る入力アンプ21と、出力(BUFF OUT)を出す
出力アンプ23と、両者間のバッファアンプ22とが1
個づつ直列に接続した構成となっている。
MOSICを使用した増幅器の出力バッファー回路は、
外部に接続された負荷を確実に駆動する目的に主眼が置
れていた。このため、出力バッファー回路の出力信号の
立上り時間や立下り時間の短縮及び最大出力電流の増大
を目標に改良が加えられていた。従来の出力バッファー
回路は図6に示す様に、入力(BUFF IN)を受け
る入力アンプ21と、出力(BUFF OUT)を出す
出力アンプ23と、両者間のバッファアンプ22とが1
個づつ直列に接続した構成となっている。
【0003】
【発明が解決しようとする課題】出力バッファー回路で
は、その出力信号の波形が短形波に近いものが理想的と
される。しかしながら従来から知られている通り、完全
な短形波の信号には奇数次の高調波がかなりの割合で含
まれている。このため、従来の出力バッファー回路を有
する発振器を通信機や測定器に使用した場合に混変調や
測定誤差の大きな原因となる。
は、その出力信号の波形が短形波に近いものが理想的と
される。しかしながら従来から知られている通り、完全
な短形波の信号には奇数次の高調波がかなりの割合で含
まれている。このため、従来の出力バッファー回路を有
する発振器を通信機や測定器に使用した場合に混変調や
測定誤差の大きな原因となる。
【0004】また、駆動能力としても、特定の負荷を想
定して回路特性を設計しているため、特に汎用として使
用する場合、出力に接続される負荷インピーダンスの値
によっては駆動能力に過不足が生じてしまう。これによ
り所定の立上り・立下り特性や所定の出力電圧が得られ
ない場合があり、不要輻射や誤動作の原因となってい
る。
定して回路特性を設計しているため、特に汎用として使
用する場合、出力に接続される負荷インピーダンスの値
によっては駆動能力に過不足が生じてしまう。これによ
り所定の立上り・立下り特性や所定の出力電圧が得られ
ない場合があり、不要輻射や誤動作の原因となってい
る。
【0005】一方では、設計値以上の過大な負荷が出力
端に接続されると過負荷となり発振出力の波形の立上り
及び立下りが著しく遅れ、出力波形が丸まってしまい、
最悪の場合は所定の振幅が得られなくなってしまう。
端に接続されると過負荷となり発振出力の波形の立上り
及び立下りが著しく遅れ、出力波形が丸まってしまい、
最悪の場合は所定の振幅が得られなくなってしまう。
【0006】
【課題を解決するための手段】本発明の特徴は、入力バ
ッファーアンプと、前記入力バッファーアンプの出力を
入力する複数の出力バッファーアンプと、前記複数の出
力バッファーアンプを単独もしくは複数選択する制御回
路と、この選択状態を保存する記憶回路とを備え、外部
に接続した負荷を駆動する能力を変更できるようにした
出力バッファー回路にある。前記複数の出力バッファー
アンプのそれぞれには、Pチャンネル型絶縁ゲート電界
効果トランジスタ(以下、Pチャンネル型トランジス
タ、という)とNチャンネル型絶縁ゲート電界効果トラ
ンジスタ(以下、Nチャンネル型トランジスタ、とい
う)から成るC−MOSを有することができる。さら
に、前記制御回路の制御を2系統に分離し、前記Pチャ
ンネル型トランジスタの制御とNチャンネル型トランジ
スタの制御とをそれぞれ独立分離して行なうようにする
ことができる。さらに前記記憶回路はフリップフロップ
回路であることが好ましい。
ッファーアンプと、前記入力バッファーアンプの出力を
入力する複数の出力バッファーアンプと、前記複数の出
力バッファーアンプを単独もしくは複数選択する制御回
路と、この選択状態を保存する記憶回路とを備え、外部
に接続した負荷を駆動する能力を変更できるようにした
出力バッファー回路にある。前記複数の出力バッファー
アンプのそれぞれには、Pチャンネル型絶縁ゲート電界
効果トランジスタ(以下、Pチャンネル型トランジス
タ、という)とNチャンネル型絶縁ゲート電界効果トラ
ンジスタ(以下、Nチャンネル型トランジスタ、とい
う)から成るC−MOSを有することができる。さら
に、前記制御回路の制御を2系統に分離し、前記Pチャ
ンネル型トランジスタの制御とNチャンネル型トランジ
スタの制御とをそれぞれ独立分離して行なうようにする
ことができる。さらに前記記憶回路はフリップフロップ
回路であることが好ましい。
【0007】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の第1の実施例の出力バッファー回路
の回路図である。
る。図1は本発明の第1の実施例の出力バッファー回路
の回路図である。
【0008】出力バッファー回路の入力端子24に加え
られた入力信号(BUFF IN)は入力バッファーア
ンプ1により増幅・整形された後、複数の出力バッファ
ーアンプ2の全ての入力端に印加される。入力バッファ
ーアンプ1は、これら出力バッファーアンプ2の入力イ
ンピーダンスによる負荷(主に、出力バッファーアンプ
の全入力容量)を充分駆動できるものとする。出力バッ
ファーアンプ2は3−ステート型とし、インバータ1
5,ANDゲート14,ORゲート13,Pチャンネル
型トランジスタ11およびNチャンネル型トランジスタ
12から構成されている。Pチャンネル型トランジスタ
11およびNチャンネル型トランジスタ12はC−MO
Sを構成して正電源電圧VDDと接地電位との間に接続
されている。各出力バッファーアンプ2のC−MOSの
両トランジスタ間のノードは出力バッファー回路の出力
端子25に共通接続され、そこから出力信号(BUFF
OUT)が出力される。
られた入力信号(BUFF IN)は入力バッファーア
ンプ1により増幅・整形された後、複数の出力バッファ
ーアンプ2の全ての入力端に印加される。入力バッファ
ーアンプ1は、これら出力バッファーアンプ2の入力イ
ンピーダンスによる負荷(主に、出力バッファーアンプ
の全入力容量)を充分駆動できるものとする。出力バッ
ファーアンプ2は3−ステート型とし、インバータ1
5,ANDゲート14,ORゲート13,Pチャンネル
型トランジスタ11およびNチャンネル型トランジスタ
12から構成されている。Pチャンネル型トランジスタ
11およびNチャンネル型トランジスタ12はC−MO
Sを構成して正電源電圧VDDと接地電位との間に接続
されている。各出力バッファーアンプ2のC−MOSの
両トランジスタ間のノードは出力バッファー回路の出力
端子25に共通接続され、そこから出力信号(BUFF
OUT)が出力される。
【0009】N個の出力バッファーアンプ2すなわちB
UF1〜BUFnのうち、どのような組合わせで能動状
態とするかは、外部のCPU等からデータバス3やコン
トロールバス4によりデータデコーダ5に送られてくる
信号により定められる。これによりデータデコーダ5か
らこの状態を保存する記憶回路であるN個のフリップフ
ロップ(FF)にそれぞれ制御信号が送られ、FFから
出力制御ライン7を通って各出力バッファーアンプ2に
制御信号SEL0,SEL1,……SEL(m),SE
L(n−1)が入力され、所定の組合わせの出力バッフ
ァーアンプが駆動する。
UF1〜BUFnのうち、どのような組合わせで能動状
態とするかは、外部のCPU等からデータバス3やコン
トロールバス4によりデータデコーダ5に送られてくる
信号により定められる。これによりデータデコーダ5か
らこの状態を保存する記憶回路であるN個のフリップフ
ロップ(FF)にそれぞれ制御信号が送られ、FFから
出力制御ライン7を通って各出力バッファーアンプ2に
制御信号SEL0,SEL1,……SEL(m),SE
L(n−1)が入力され、所定の組合わせの出力バッフ
ァーアンプが駆動する。
【0010】この際の詳細なタイミング・チャートを図
2に示す。データバス3やコントロールバス4によりデ
ータデコーダ5に送られてくる信号(DATA BUS
(A)、出力イネーブル信号(B)、出力状態書き換え
信号(C))により、時点Xから出力バッファーアンプ
2への制御信号SEL(D)の状態が変化し、これによ
り出力バッファー回路への入力(BUFF IN)の波
形(E)は同じだが、出力(BUFF OUT)の波形
(F)は時点Xから、点線の波形から実線の波形へと矩
形に近い波形に変化する。
2に示す。データバス3やコントロールバス4によりデ
ータデコーダ5に送られてくる信号(DATA BUS
(A)、出力イネーブル信号(B)、出力状態書き換え
信号(C))により、時点Xから出力バッファーアンプ
2への制御信号SEL(D)の状態が変化し、これによ
り出力バッファー回路への入力(BUFF IN)の波
形(E)は同じだが、出力(BUFF OUT)の波形
(F)は時点Xから、点線の波形から実線の波形へと矩
形に近い波形に変化する。
【0011】次に図3により本発明の第2の実施例を説
明する。図2(A)は出力バッファーアンプ2を主とし
て示し、図2(B)はデータデコーダ5を主として示し
ている。
明する。図2(A)は出力バッファーアンプ2を主とし
て示し、図2(B)はデータデコーダ5を主として示し
ている。
【0012】一般に、出力バッファー回路では出力ドラ
イブ能力が一定の場合、出力に接続される負荷インピー
ダンスのうち特に容量分が多いとき出力バッファー回路
の出力波形は丸まり、本来あるべき短形波より正弦波へ
近づいていく。また、負荷の容量分が一定の場合、同様
に出力バッファー回路のドライブ能力が低下すると出力
波形が丸まる。
イブ能力が一定の場合、出力に接続される負荷インピー
ダンスのうち特に容量分が多いとき出力バッファー回路
の出力波形は丸まり、本来あるべき短形波より正弦波へ
近づいていく。また、負荷の容量分が一定の場合、同様
に出力バッファー回路のドライブ能力が低下すると出力
波形が丸まる。
【0013】特にPチャンネル型トランジスタとNチャ
ンネル型トランジスタとのドライブ能力が異なる場合あ
るいは、負荷インピーダンスが対電源側(VCC側)と
GND側(接地側)とで異なる場合、出力バッファー回
路の出力波形が非対称となるため特定のアプリケーショ
ンでは問題となる。
ンネル型トランジスタとのドライブ能力が異なる場合あ
るいは、負荷インピーダンスが対電源側(VCC側)と
GND側(接地側)とで異なる場合、出力バッファー回
路の出力波形が非対称となるため特定のアプリケーショ
ンでは問題となる。
【0014】そこでこの第2の実施例では出力バッファ
ー回路のPチャンネル型トランジスタ側の制御とNチャ
ンネル型トランジスタ側の制御とを2系統に独立分離さ
せて、上記のドライブ能力差そのもの、あるいは負荷イ
ンピーダンスの差をドライブ能力の増減により補正を行
ない、極めて対称性の優れた出力波形を得ることが可能
となる。
ー回路のPチャンネル型トランジスタ側の制御とNチャ
ンネル型トランジスタ側の制御とを2系統に独立分離さ
せて、上記のドライブ能力差そのもの、あるいは負荷イ
ンピーダンスの差をドライブ能力の増減により補正を行
ない、極めて対称性の優れた出力波形を得ることが可能
となる。
【0015】図3(A)を参照すると、第2の実施例の
出力バッファーアンプ2はANDゲート14とORゲー
ト13とC−MOSを形成するPチャンネル型トランジ
スタ11およびNチャンネル型トランジスタ12とから
構成されている。Pチャンネル型トランジスタの制御信
号(P−SEL1,2…)はORゲート13に入力さ
れ、それとは分離してNチャンネル型トランジスタの制
御信号(N−SEL1,2…)はANDゲート14に入
力される。図3(B)に示すように、FF6をPチャン
ネル型トランジスタ用(Pch用)FF群とNチャンネ
ル型トランジスタ用(Nch用)FF群とに分け、前者
からは制御信号P−SEL1,2,…m…(n−1)を
後者からは制御信号N−SEL1,2,…m…(n−
1)を出力して出力バッファーアンプ2に送る。
出力バッファーアンプ2はANDゲート14とORゲー
ト13とC−MOSを形成するPチャンネル型トランジ
スタ11およびNチャンネル型トランジスタ12とから
構成されている。Pチャンネル型トランジスタの制御信
号(P−SEL1,2…)はORゲート13に入力さ
れ、それとは分離してNチャンネル型トランジスタの制
御信号(N−SEL1,2…)はANDゲート14に入
力される。図3(B)に示すように、FF6をPチャン
ネル型トランジスタ用(Pch用)FF群とNチャンネ
ル型トランジスタ用(Nch用)FF群とに分け、前者
からは制御信号P−SEL1,2,…m…(n−1)を
後者からは制御信号N−SEL1,2,…m…(n−
1)を出力して出力バッファーアンプ2に送る。
【0016】図4のタイミング・チャートに示すよう
に、Pチャンネル用出力状態書き換え信号(C1)とN
チャンネル用出力状態書き換え信号(C2)とにより、
S、T、Yの3時点で出力バッファーアンプ2への制御
信号SEL(D)の状態が変化し、これにより出力バッ
ファー回路への入力(BUFF IN)の波形(E)は
同じだが、出力(BUFF OUT)の波形(F)は時
点S、T、Yのそれぞれから、点線の波形から実線の波
形へと変化する。
に、Pチャンネル用出力状態書き換え信号(C1)とN
チャンネル用出力状態書き換え信号(C2)とにより、
S、T、Yの3時点で出力バッファーアンプ2への制御
信号SEL(D)の状態が変化し、これにより出力バッ
ファー回路への入力(BUFF IN)の波形(E)は
同じだが、出力(BUFF OUT)の波形(F)は時
点S、T、Yのそれぞれから、点線の波形から実線の波
形へと変化する。
【0017】図5は本発明の回路をC−MOSIC上に
電子素子として実現した第3の実施例を示している。た
だし、制御信号のデコーダー及び記憶回路部(FF)は
第2の実施例と同様のため図示を省略している。この実
施例では、出力バッファーアンプ2をPチャンネル型ト
ランジスタPTr1,PTr2,PTr3およびNチャ
ンネル型トランジスタNTr4,NTr5,NTr6で
構成している。PTr1およびNTr4は第1および第
2の実施例のPチャンネル型トランジスタ11およびN
チャンネル型トランジスタ12にそれぞれ相当し、これ
らのトランジスタPTr1,NTr4と電源電圧(VC
C),グランド(接地)との接続・切り離しをトランジ
スタPTr2,NTr5で行なう。また、トランジスタ
PTr1,NTr4のゲート入力の接続・切り離しを制
御するトランジスタPTr3,NTr6を設けている。
電子素子として実現した第3の実施例を示している。た
だし、制御信号のデコーダー及び記憶回路部(FF)は
第2の実施例と同様のため図示を省略している。この実
施例では、出力バッファーアンプ2をPチャンネル型ト
ランジスタPTr1,PTr2,PTr3およびNチャ
ンネル型トランジスタNTr4,NTr5,NTr6で
構成している。PTr1およびNTr4は第1および第
2の実施例のPチャンネル型トランジスタ11およびN
チャンネル型トランジスタ12にそれぞれ相当し、これ
らのトランジスタPTr1,NTr4と電源電圧(VC
C),グランド(接地)との接続・切り離しをトランジ
スタPTr2,NTr5で行なう。また、トランジスタ
PTr1,NTr4のゲート入力の接続・切り離しを制
御するトランジスタPTr3,NTr6を設けている。
【0018】この様な構成により、非選択時にトランジ
スタPTr1,NTr4の入力容量(ゲート容量によ
る)が入力バッファーアンプの出力ラインから切り離さ
れ、回路全体として動作速度が向上し、かつ、消費電流
が低減する。
スタPTr1,NTr4の入力容量(ゲート容量によ
る)が入力バッファーアンプの出力ラインから切り離さ
れ、回路全体として動作速度が向上し、かつ、消費電流
が低減する。
【0019】
【発明の効果】以上説明したように本発明は出力バッフ
ァー回路において特にC−MOSを用いた出力バッファ
ーアンプを複数個設け、負荷に応じて能動組合せを選択
で出来るようにしたので、様様の負荷を接続した状態で
使用者の希望する波形の出力信号が容易に得られるとい
う効果を有する。また、意識的に出力バッファーアンプ
の並列運転の数量を調節し、出力波形を丸めて高調波成
分を減少させ、通信機や測定機等でも問題の無い程度に
不要輻射を低減させる効果も有する。
ァー回路において特にC−MOSを用いた出力バッファ
ーアンプを複数個設け、負荷に応じて能動組合せを選択
で出来るようにしたので、様様の負荷を接続した状態で
使用者の希望する波形の出力信号が容易に得られるとい
う効果を有する。また、意識的に出力バッファーアンプ
の並列運転の数量を調節し、出力波形を丸めて高調波成
分を減少させ、通信機や測定機等でも問題の無い程度に
不要輻射を低減させる効果も有する。
【0020】さらに第3の実施例においては、出力バッ
ファーアンプを構成する各トランジスタの非選択の部分
のゲートを同時に開放することにより、出力バッファー
アンプのトランジスタの入力容量が切り離されるため、
入力バッファーアンプの負荷容量が低減する。これによ
り回路の動作速度の向上及び消費電流の軽減を計ること
が出来る。このような効果は特に回路の動作周波数が高
いほど顕著となる。
ファーアンプを構成する各トランジスタの非選択の部分
のゲートを同時に開放することにより、出力バッファー
アンプのトランジスタの入力容量が切り離されるため、
入力バッファーアンプの負荷容量が低減する。これによ
り回路の動作速度の向上及び消費電流の軽減を計ること
が出来る。このような効果は特に回路の動作周波数が高
いほど顕著となる。
【図1】本発明の第1の実施例を示すブロック図。
【図2】本発明の第1の実施例のタイミング・チャー
ト。
ト。
【図3】本発明の第2の実施例を示すブロック図。
【図4】本発明の第2の実施例のタイミング・チャー
ト。
ト。
【図5】本発明の第3の実施例を示すブロック図。
【図6】従来技術を示すブロック図。
1 入力バッファーアンプ 2 出力バッファーアンプ 3 データ・バス・ライン 4 制御バス・ライン 5 データ・デコーダ 6 フリップフロップ(FF) 7 出力制御ライン 11 Pチャンネル型トランジスタ 12 Nチャンネル型トランジスタ 13 ORゲート 14 ANDゲート 15 インバータ 21 入力アンプ 22 バッファーアンプ 23 出力アンプ 24 出力バッファー回路の入力端子 25 出力バッファー回路の出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/173 101 7827−5J
Claims (4)
- 【請求項1】 入力バッファーアンプと、前記入力バッ
ファーアンプの出力を入力する複数の出力バッファーア
ンプと、前記複数の出力バッファーアンプを単独もしく
は複数選択する制御回路と、この選択状態を保存する記
憶回路とを備え、外部に接続した負荷を駆動する能力を
変更できるようにしたことを特徴とする出力バッファー
回路。 - 【請求項2】 前記複数の出力バッファーアンプのそれ
ぞれには、Pチャンネル型絶縁ゲート電界効果トランジ
スタとNチャンネル型絶縁ゲート電界効果トランジスタ
から成るC−MOSを有していることを特徴とする請求
項1に記載の出力バッファー回路。 - 【請求項3】 前記制御回路の制御を2系統に分離し、
前記Pチャンネル型絶縁ゲート電界効果トランジスタの
制御とNチャンネル型絶縁ゲート電界効果トランジスタ
の制御とをそれぞれ独立分離して行なうようにしたこと
を特徴とする請求項2に記載の出力バッファー回路。 - 【請求項4】 前記記憶回路はフリップフロップ回路で
あることを特徴とする請求項1、請求項2もしくは請求
項3に記載の出力バッファー回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4003516A JPH05268050A (ja) | 1992-01-13 | 1992-01-13 | 出力バッファー回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4003516A JPH05268050A (ja) | 1992-01-13 | 1992-01-13 | 出力バッファー回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05268050A true JPH05268050A (ja) | 1993-10-15 |
Family
ID=11559534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4003516A Withdrawn JPH05268050A (ja) | 1992-01-13 | 1992-01-13 | 出力バッファー回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05268050A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7289572B2 (en) | 2002-10-07 | 2007-10-30 | International Business Machines Corporation | Method and system for scalable pre-driver to driver interface |
JP2008529433A (ja) * | 2005-02-03 | 2008-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デジタル伝送回路 |
-
1992
- 1992-01-13 JP JP4003516A patent/JPH05268050A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7289572B2 (en) | 2002-10-07 | 2007-10-30 | International Business Machines Corporation | Method and system for scalable pre-driver to driver interface |
JP2008529433A (ja) * | 2005-02-03 | 2008-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デジタル伝送回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |