JPH05268050A - 出力バッファー回路 - Google Patents
出力バッファー回路Info
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- JPH05268050A JPH05268050A JP4003516A JP351692A JPH05268050A JP H05268050 A JPH05268050 A JP H05268050A JP 4003516 A JP4003516 A JP 4003516A JP 351692 A JP351692 A JP 351692A JP H05268050 A JPH05268050 A JP H05268050A
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- Japan
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- output buffer
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Abstract
(57)【要約】
【構成】出力バッファーアンプを複数個有し、これらを
外部からの信号により単独もしくは複数選択する制御回
路およびその状態を保存する記憶回路を具備する。 【効果】出力バッファー回路のドライブ能力を制御し、
様様な負荷に対し所望する出力波形とすることが出来
る。
外部からの信号により単独もしくは複数選択する制御回
路およびその状態を保存する記憶回路を具備する。 【効果】出力バッファー回路のドライブ能力を制御し、
様様な負荷に対し所望する出力波形とすることが出来
る。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファー回路に係
わり、特にＣ−ＭＯＳディジタル集積回路（以下、Ｃ−
ＭＯＳＩＣという）を用いた出力バッファー回路に関す
る。
わり、特にＣ−ＭＯＳディジタル集積回路（以下、Ｃ−
ＭＯＳＩＣという）を用いた出力バッファー回路に関す
る。
【０００２】
【従来の技術】従来の出力バッファー回路、とくにＣ−
ＭＯＳＩＣを使用した増幅器の出力バッファー回路は、
外部に接続された負荷を確実に駆動する目的に主眼が置
れていた。このため、出力バッファー回路の出力信号の
立上り時間や立下り時間の短縮及び最大出力電流の増大
を目標に改良が加えられていた。従来の出力バッファー
回路は図６に示す様に、入力（ＢＵＦＦ ＩＮ）を受け
る入力アンプ２１と、出力（ＢＵＦＦ ＯＵＴ）を出す
出力アンプ２３と、両者間のバッファアンプ２２とが１
個づつ直列に接続した構成となっている。
ＭＯＳＩＣを使用した増幅器の出力バッファー回路は、
外部に接続された負荷を確実に駆動する目的に主眼が置
れていた。このため、出力バッファー回路の出力信号の
立上り時間や立下り時間の短縮及び最大出力電流の増大
を目標に改良が加えられていた。従来の出力バッファー
回路は図６に示す様に、入力（ＢＵＦＦ ＩＮ）を受け
る入力アンプ２１と、出力（ＢＵＦＦ ＯＵＴ）を出す
出力アンプ２３と、両者間のバッファアンプ２２とが１
個づつ直列に接続した構成となっている。
【０００３】
【発明が解決しようとする課題】出力バッファー回路で
は、その出力信号の波形が短形波に近いものが理想的と
される。しかしながら従来から知られている通り、完全
な短形波の信号には奇数次の高調波がかなりの割合で含
まれている。このため、従来の出力バッファー回路を有
する発振器を通信機や測定器に使用した場合に混変調や
測定誤差の大きな原因となる。
は、その出力信号の波形が短形波に近いものが理想的と
される。しかしながら従来から知られている通り、完全
な短形波の信号には奇数次の高調波がかなりの割合で含
まれている。このため、従来の出力バッファー回路を有
する発振器を通信機や測定器に使用した場合に混変調や
測定誤差の大きな原因となる。
【０００４】また、駆動能力としても、特定の負荷を想
定して回路特性を設計しているため、特に汎用として使
用する場合、出力に接続される負荷インピーダンスの値
によっては駆動能力に過不足が生じてしまう。これによ
り所定の立上り・立下り特性や所定の出力電圧が得られ
ない場合があり、不要輻射や誤動作の原因となってい
る。
定して回路特性を設計しているため、特に汎用として使
用する場合、出力に接続される負荷インピーダンスの値
によっては駆動能力に過不足が生じてしまう。これによ
り所定の立上り・立下り特性や所定の出力電圧が得られ
ない場合があり、不要輻射や誤動作の原因となってい
る。
【０００５】一方では、設計値以上の過大な負荷が出力
端に接続されると過負荷となり発振出力の波形の立上り
及び立下りが著しく遅れ、出力波形が丸まってしまい、
最悪の場合は所定の振幅が得られなくなってしまう。
端に接続されると過負荷となり発振出力の波形の立上り
及び立下りが著しく遅れ、出力波形が丸まってしまい、
最悪の場合は所定の振幅が得られなくなってしまう。
【０００６】
【課題を解決するための手段】本発明の特徴は、入力バ
ッファーアンプと、前記入力バッファーアンプの出力を
入力する複数の出力バッファーアンプと、前記複数の出
力バッファーアンプを単独もしくは複数選択する制御回
路と、この選択状態を保存する記憶回路とを備え、外部
に接続した負荷を駆動する能力を変更できるようにした
出力バッファー回路にある。前記複数の出力バッファー
アンプのそれぞれには、Ｐチャンネル型絶縁ゲート電界
効果トランジスタ（以下、Ｐチャンネル型トランジス
タ、という）とＮチャンネル型絶縁ゲート電界効果トラ
ンジスタ（以下、Ｎチャンネル型トランジスタ、とい
う）から成るＣ−ＭＯＳを有することができる。さら
に、前記制御回路の制御を２系統に分離し、前記Ｐチャ
ンネル型トランジスタの制御とＮチャンネル型トランジ
スタの制御とをそれぞれ独立分離して行なうようにする
ことができる。さらに前記記憶回路はフリップフロップ
回路であることが好ましい。
ッファーアンプと、前記入力バッファーアンプの出力を
入力する複数の出力バッファーアンプと、前記複数の出
力バッファーアンプを単独もしくは複数選択する制御回
路と、この選択状態を保存する記憶回路とを備え、外部
に接続した負荷を駆動する能力を変更できるようにした
出力バッファー回路にある。前記複数の出力バッファー
アンプのそれぞれには、Ｐチャンネル型絶縁ゲート電界
効果トランジスタ（以下、Ｐチャンネル型トランジス
タ、という）とＮチャンネル型絶縁ゲート電界効果トラ
ンジスタ（以下、Ｎチャンネル型トランジスタ、とい
う）から成るＣ−ＭＯＳを有することができる。さら
に、前記制御回路の制御を２系統に分離し、前記Ｐチャ
ンネル型トランジスタの制御とＮチャンネル型トランジ
スタの制御とをそれぞれ独立分離して行なうようにする
ことができる。さらに前記記憶回路はフリップフロップ
回路であることが好ましい。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の出力バッファー回路
の回路図である。
る。図１は本発明の第１の実施例の出力バッファー回路
の回路図である。
【０００８】出力バッファー回路の入力端子２４に加え
られた入力信号（ＢＵＦＦ ＩＮ）は入力バッファーア
ンプ１により増幅・整形された後、複数の出力バッファ
ーアンプ２の全ての入力端に印加される。入力バッファ
ーアンプ１は、これら出力バッファーアンプ２の入力イ
ンピーダンスによる負荷（主に、出力バッファーアンプ
の全入力容量）を充分駆動できるものとする。出力バッ
ファーアンプ２は３−ステート型とし、インバータ１
５，ＡＮＤゲート１４，ＯＲゲート１３，Ｐチャンネル
型トランジスタ１１およびＮチャンネル型トランジスタ
１２から構成されている。Ｐチャンネル型トランジスタ
１１およびＮチャンネル型トランジスタ１２はＣ−ＭＯ
Ｓを構成して正電源電圧ＶＤＤと接地電位との間に接続
されている。各出力バッファーアンプ２のＣ−ＭＯＳの
両トランジスタ間のノードは出力バッファー回路の出力
端子２５に共通接続され、そこから出力信号（ＢＵＦＦ
ＯＵＴ）が出力される。
られた入力信号（ＢＵＦＦ ＩＮ）は入力バッファーア
ンプ１により増幅・整形された後、複数の出力バッファ
ーアンプ２の全ての入力端に印加される。入力バッファ
ーアンプ１は、これら出力バッファーアンプ２の入力イ
ンピーダンスによる負荷（主に、出力バッファーアンプ
の全入力容量）を充分駆動できるものとする。出力バッ
ファーアンプ２は３−ステート型とし、インバータ１
５，ＡＮＤゲート１４，ＯＲゲート１３，Ｐチャンネル
型トランジスタ１１およびＮチャンネル型トランジスタ
１２から構成されている。Ｐチャンネル型トランジスタ
１１およびＮチャンネル型トランジスタ１２はＣ−ＭＯ
Ｓを構成して正電源電圧ＶＤＤと接地電位との間に接続
されている。各出力バッファーアンプ２のＣ−ＭＯＳの
両トランジスタ間のノードは出力バッファー回路の出力
端子２５に共通接続され、そこから出力信号（ＢＵＦＦ
ＯＵＴ）が出力される。
【０００９】Ｎ個の出力バッファーアンプ２すなわちＢ
ＵＦ１〜ＢＵＦｎのうち、どのような組合わせで能動状
態とするかは、外部のＣＰＵ等からデータバス３やコン
トロールバス４によりデータデコーダ５に送られてくる
信号により定められる。これによりデータデコーダ５か
らこの状態を保存する記憶回路であるＮ個のフリップフ
ロップ（ＦＦ）にそれぞれ制御信号が送られ、ＦＦから
出力制御ライン７を通って各出力バッファーアンプ２に
制御信号ＳＥＬ０，ＳＥＬ１，……ＳＥＬ（ｍ），ＳＥ
Ｌ（ｎ−１）が入力され、所定の組合わせの出力バッフ
ァーアンプが駆動する。
ＵＦ１〜ＢＵＦｎのうち、どのような組合わせで能動状
態とするかは、外部のＣＰＵ等からデータバス３やコン
トロールバス４によりデータデコーダ５に送られてくる
信号により定められる。これによりデータデコーダ５か
らこの状態を保存する記憶回路であるＮ個のフリップフ
ロップ（ＦＦ）にそれぞれ制御信号が送られ、ＦＦから
出力制御ライン７を通って各出力バッファーアンプ２に
制御信号ＳＥＬ０，ＳＥＬ１，……ＳＥＬ（ｍ），ＳＥ
Ｌ（ｎ−１）が入力され、所定の組合わせの出力バッフ
ァーアンプが駆動する。
【００１０】この際の詳細なタイミング・チャートを図
２に示す。データバス３やコントロールバス４によりデ
ータデコーダ５に送られてくる信号（ＤＡＴＡ ＢＵＳ
（Ａ）、出力イネーブル信号（Ｂ）、出力状態書き換え
信号（Ｃ））により、時点Ｘから出力バッファーアンプ
２への制御信号ＳＥＬ（Ｄ）の状態が変化し、これによ
り出力バッファー回路への入力（ＢＵＦＦ ＩＮ）の波
形（Ｅ）は同じだが、出力（ＢＵＦＦ ＯＵＴ）の波形
（Ｆ）は時点Ｘから、点線の波形から実線の波形へと矩
形に近い波形に変化する。
２に示す。データバス３やコントロールバス４によりデ
ータデコーダ５に送られてくる信号（ＤＡＴＡ ＢＵＳ
（Ａ）、出力イネーブル信号（Ｂ）、出力状態書き換え
信号（Ｃ））により、時点Ｘから出力バッファーアンプ
２への制御信号ＳＥＬ（Ｄ）の状態が変化し、これによ
り出力バッファー回路への入力（ＢＵＦＦ ＩＮ）の波
形（Ｅ）は同じだが、出力（ＢＵＦＦ ＯＵＴ）の波形
（Ｆ）は時点Ｘから、点線の波形から実線の波形へと矩
形に近い波形に変化する。
【００１１】次に図３により本発明の第２の実施例を説
明する。図２（Ａ）は出力バッファーアンプ２を主とし
て示し、図２（Ｂ）はデータデコーダ５を主として示し
ている。
明する。図２（Ａ）は出力バッファーアンプ２を主とし
て示し、図２（Ｂ）はデータデコーダ５を主として示し
ている。
【００１２】一般に、出力バッファー回路では出力ドラ
イブ能力が一定の場合、出力に接続される負荷インピー
ダンスのうち特に容量分が多いとき出力バッファー回路
の出力波形は丸まり、本来あるべき短形波より正弦波へ
近づいていく。また、負荷の容量分が一定の場合、同様
に出力バッファー回路のドライブ能力が低下すると出力
波形が丸まる。
イブ能力が一定の場合、出力に接続される負荷インピー
ダンスのうち特に容量分が多いとき出力バッファー回路
の出力波形は丸まり、本来あるべき短形波より正弦波へ
近づいていく。また、負荷の容量分が一定の場合、同様
に出力バッファー回路のドライブ能力が低下すると出力
波形が丸まる。
【００１３】特にＰチャンネル型トランジスタとＮチャ
ンネル型トランジスタとのドライブ能力が異なる場合あ
るいは、負荷インピーダンスが対電源側（ＶＣＣ側）と
ＧＮＤ側（接地側）とで異なる場合、出力バッファー回
路の出力波形が非対称となるため特定のアプリケーショ
ンでは問題となる。
ンネル型トランジスタとのドライブ能力が異なる場合あ
るいは、負荷インピーダンスが対電源側（ＶＣＣ側）と
ＧＮＤ側（接地側）とで異なる場合、出力バッファー回
路の出力波形が非対称となるため特定のアプリケーショ
ンでは問題となる。
【００１４】そこでこの第２の実施例では出力バッファ
ー回路のＰチャンネル型トランジスタ側の制御とＮチャ
ンネル型トランジスタ側の制御とを２系統に独立分離さ
せて、上記のドライブ能力差そのもの、あるいは負荷イ
ンピーダンスの差をドライブ能力の増減により補正を行
ない、極めて対称性の優れた出力波形を得ることが可能
となる。
ー回路のＰチャンネル型トランジスタ側の制御とＮチャ
ンネル型トランジスタ側の制御とを２系統に独立分離さ
せて、上記のドライブ能力差そのもの、あるいは負荷イ
ンピーダンスの差をドライブ能力の増減により補正を行
ない、極めて対称性の優れた出力波形を得ることが可能
となる。
【００１５】図３（Ａ）を参照すると、第２の実施例の
出力バッファーアンプ２はＡＮＤゲート１４とＯＲゲー
ト１３とＣ−ＭＯＳを形成するＰチャンネル型トランジ
スタ１１およびＮチャンネル型トランジスタ１２とから
構成されている。Ｐチャンネル型トランジスタの制御信
号（Ｐ−ＳＥＬ１，２…）はＯＲゲート１３に入力さ
れ、それとは分離してＮチャンネル型トランジスタの制
御信号（Ｎ−ＳＥＬ１，２…）はＡＮＤゲート１４に入
力される。図３（Ｂ）に示すように、ＦＦ６をＰチャン
ネル型トランジスタ用（Ｐｃｈ用）ＦＦ群とＮチャンネ
ル型トランジスタ用（Ｎｃｈ用）ＦＦ群とに分け、前者
からは制御信号Ｐ−ＳＥＬ１，２，…ｍ…（ｎ−１）を
後者からは制御信号Ｎ−ＳＥＬ１，２，…ｍ…（ｎ−
１）を出力して出力バッファーアンプ２に送る。
出力バッファーアンプ２はＡＮＤゲート１４とＯＲゲー
ト１３とＣ−ＭＯＳを形成するＰチャンネル型トランジ
スタ１１およびＮチャンネル型トランジスタ１２とから
構成されている。Ｐチャンネル型トランジスタの制御信
号（Ｐ−ＳＥＬ１，２…）はＯＲゲート１３に入力さ
れ、それとは分離してＮチャンネル型トランジスタの制
御信号（Ｎ−ＳＥＬ１，２…）はＡＮＤゲート１４に入
力される。図３（Ｂ）に示すように、ＦＦ６をＰチャン
ネル型トランジスタ用（Ｐｃｈ用）ＦＦ群とＮチャンネ
ル型トランジスタ用（Ｎｃｈ用）ＦＦ群とに分け、前者
からは制御信号Ｐ−ＳＥＬ１，２，…ｍ…（ｎ−１）を
後者からは制御信号Ｎ−ＳＥＬ１，２，…ｍ…（ｎ−
１）を出力して出力バッファーアンプ２に送る。
【００１６】図４のタイミング・チャートに示すよう
に、Ｐチャンネル用出力状態書き換え信号（Ｃ１）とＮ
チャンネル用出力状態書き換え信号（Ｃ２）とにより、
Ｓ、Ｔ、Ｙの３時点で出力バッファーアンプ２への制御
信号ＳＥＬ（Ｄ）の状態が変化し、これにより出力バッ
ファー回路への入力（ＢＵＦＦ ＩＮ）の波形（Ｅ）は
同じだが、出力（ＢＵＦＦ ＯＵＴ）の波形（Ｆ）は時
点Ｓ、Ｔ、Ｙのそれぞれから、点線の波形から実線の波
形へと変化する。
に、Ｐチャンネル用出力状態書き換え信号（Ｃ１）とＮ
チャンネル用出力状態書き換え信号（Ｃ２）とにより、
Ｓ、Ｔ、Ｙの３時点で出力バッファーアンプ２への制御
信号ＳＥＬ（Ｄ）の状態が変化し、これにより出力バッ
ファー回路への入力（ＢＵＦＦ ＩＮ）の波形（Ｅ）は
同じだが、出力（ＢＵＦＦ ＯＵＴ）の波形（Ｆ）は時
点Ｓ、Ｔ、Ｙのそれぞれから、点線の波形から実線の波
形へと変化する。
【００１７】図５は本発明の回路をＣ−ＭＯＳＩＣ上に
電子素子として実現した第３の実施例を示している。た
だし、制御信号のデコーダー及び記憶回路部（ＦＦ）は
第２の実施例と同様のため図示を省略している。この実
施例では、出力バッファーアンプ２をＰチャンネル型ト
ランジスタＰＴｒ１，ＰＴｒ２，ＰＴｒ３およびＮチャ
ンネル型トランジスタＮＴｒ４，ＮＴｒ５，ＮＴｒ６で
構成している。ＰＴｒ１およびＮＴｒ４は第１および第
２の実施例のＰチャンネル型トランジスタ１１およびＮ
チャンネル型トランジスタ１２にそれぞれ相当し、これ
らのトランジスタＰＴｒ１，ＮＴｒ４と電源電圧（ＶＣ
Ｃ），グランド（接地）との接続・切り離しをトランジ
スタＰＴｒ２，ＮＴｒ５で行なう。また、トランジスタ
ＰＴｒ１，ＮＴｒ４のゲート入力の接続・切り離しを制
御するトランジスタＰＴｒ３，ＮＴｒ６を設けている。
電子素子として実現した第３の実施例を示している。た
だし、制御信号のデコーダー及び記憶回路部（ＦＦ）は
第２の実施例と同様のため図示を省略している。この実
施例では、出力バッファーアンプ２をＰチャンネル型ト
ランジスタＰＴｒ１，ＰＴｒ２，ＰＴｒ３およびＮチャ
ンネル型トランジスタＮＴｒ４，ＮＴｒ５，ＮＴｒ６で
構成している。ＰＴｒ１およびＮＴｒ４は第１および第
２の実施例のＰチャンネル型トランジスタ１１およびＮ
チャンネル型トランジスタ１２にそれぞれ相当し、これ
らのトランジスタＰＴｒ１，ＮＴｒ４と電源電圧（ＶＣ
Ｃ），グランド（接地）との接続・切り離しをトランジ
スタＰＴｒ２，ＮＴｒ５で行なう。また、トランジスタ
ＰＴｒ１，ＮＴｒ４のゲート入力の接続・切り離しを制
御するトランジスタＰＴｒ３，ＮＴｒ６を設けている。
【００１８】この様な構成により、非選択時にトランジ
スタＰＴｒ１，ＮＴｒ４の入力容量（ゲート容量によ
る）が入力バッファーアンプの出力ラインから切り離さ
れ、回路全体として動作速度が向上し、かつ、消費電流
が低減する。
スタＰＴｒ１，ＮＴｒ４の入力容量（ゲート容量によ
る）が入力バッファーアンプの出力ラインから切り離さ
れ、回路全体として動作速度が向上し、かつ、消費電流
が低減する。
【００１９】
【発明の効果】以上説明したように本発明は出力バッフ
ァー回路において特にＣ−ＭＯＳを用いた出力バッファ
ーアンプを複数個設け、負荷に応じて能動組合せを選択
で出来るようにしたので、様様の負荷を接続した状態で
使用者の希望する波形の出力信号が容易に得られるとい
う効果を有する。また、意識的に出力バッファーアンプ
の並列運転の数量を調節し、出力波形を丸めて高調波成
分を減少させ、通信機や測定機等でも問題の無い程度に
不要輻射を低減させる効果も有する。
ァー回路において特にＣ−ＭＯＳを用いた出力バッファ
ーアンプを複数個設け、負荷に応じて能動組合せを選択
で出来るようにしたので、様様の負荷を接続した状態で
使用者の希望する波形の出力信号が容易に得られるとい
う効果を有する。また、意識的に出力バッファーアンプ
の並列運転の数量を調節し、出力波形を丸めて高調波成
分を減少させ、通信機や測定機等でも問題の無い程度に
不要輻射を低減させる効果も有する。
【００２０】さらに第３の実施例においては、出力バッ
ファーアンプを構成する各トランジスタの非選択の部分
のゲートを同時に開放することにより、出力バッファー
アンプのトランジスタの入力容量が切り離されるため、
入力バッファーアンプの負荷容量が低減する。これによ
り回路の動作速度の向上及び消費電流の軽減を計ること
が出来る。このような効果は特に回路の動作周波数が高
いほど顕著となる。
ファーアンプを構成する各トランジスタの非選択の部分
のゲートを同時に開放することにより、出力バッファー
アンプのトランジスタの入力容量が切り離されるため、
入力バッファーアンプの負荷容量が低減する。これによ
り回路の動作速度の向上及び消費電流の軽減を計ること
が出来る。このような効果は特に回路の動作周波数が高
いほど顕著となる。
【図１】本発明の第１の実施例を示すブロック図。
【図２】本発明の第１の実施例のタイミング・チャー
ト。
ト。
【図３】本発明の第２の実施例を示すブロック図。
【図４】本発明の第２の実施例のタイミング・チャー
ト。
ト。
【図５】本発明の第３の実施例を示すブロック図。
【図６】従来技術を示すブロック図。
１ 入力バッファーアンプ ２ 出力バッファーアンプ ３ データ・バス・ライン ４ 制御バス・ライン ５ データ・デコーダ ６ フリップフロップ（ＦＦ） ７ 出力制御ライン １１ Ｐチャンネル型トランジスタ １２ Ｎチャンネル型トランジスタ １３ ＯＲゲート １４ ＡＮＤゲート １５ インバータ ２１ 入力アンプ ２２ バッファーアンプ ２３ 出力アンプ ２４ 出力バッファー回路の入力端子 ２５ 出力バッファー回路の出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 １０１ 7827−5Ｊ
Claims (4)
- 【請求項１】 入力バッファーアンプと、前記入力バッ
ファーアンプの出力を入力する複数の出力バッファーア
ンプと、前記複数の出力バッファーアンプを単独もしく
は複数選択する制御回路と、この選択状態を保存する記
憶回路とを備え、外部に接続した負荷を駆動する能力を
変更できるようにしたことを特徴とする出力バッファー
回路。 - 【請求項２】 前記複数の出力バッファーアンプのそれ
ぞれには、Ｐチャンネル型絶縁ゲート電界効果トランジ
スタとＮチャンネル型絶縁ゲート電界効果トランジスタ
から成るＣ−ＭＯＳを有していることを特徴とする請求
項１に記載の出力バッファー回路。 - 【請求項３】 前記制御回路の制御を２系統に分離し、
前記Ｐチャンネル型絶縁ゲート電界効果トランジスタの
制御とＮチャンネル型絶縁ゲート電界効果トランジスタ
の制御とをそれぞれ独立分離して行なうようにしたこと
を特徴とする請求項２に記載の出力バッファー回路。 - 【請求項４】 前記記憶回路はフリップフロップ回路で
あることを特徴とする請求項１、請求項２もしくは請求
項３に記載の出力バッファー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003516A JPH05268050A (ja) | 1992-01-13 | 1992-01-13 | 出力バッファー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003516A JPH05268050A (ja) | 1992-01-13 | 1992-01-13 | 出力バッファー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268050A true JPH05268050A (ja) | 1993-10-15 |
Family
ID=11559534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003516A Withdrawn JPH05268050A (ja) | 1992-01-13 | 1992-01-13 | 出力バッファー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289572B2 (en) | 2002-10-07 | 2007-10-30 | International Business Machines Corporation | Method and system for scalable pre-driver to driver interface |
| JP2008529433A (ja) * | 2005-02-03 | 2008-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デジタル伝送回路 |
-
1992
- 1992-01-13 JP JP4003516A patent/JPH05268050A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289572B2 (en) | 2002-10-07 | 2007-10-30 | International Business Machines Corporation | Method and system for scalable pre-driver to driver interface |
| JP2008529433A (ja) * | 2005-02-03 | 2008-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デジタル伝送回路 |
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