JP3078136B2 - 画像メモリ装置 - Google Patents
画像メモリ装置Info
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Description
【0001】
【産業上の利用分野】この発明は、カラー画像処理装置
における画像メモリ装置に関する。
における画像メモリ装置に関する。
【0002】
【従来の技術】一般に画像処置装置に用いられる画像メ
モリは大容量かつ低コストであることが要求されるた
め、低速なデバイスであるDRAM(ダイナミックラン
ダムアクセスメモリ)が用いられる。従って、メモリデ
バイスが低速であるという欠点を補うためにメモリ装置
の構成を工夫して高速化を図る必要がある。
モリは大容量かつ低コストであることが要求されるた
め、低速なデバイスであるDRAM(ダイナミックラン
ダムアクセスメモリ)が用いられる。従って、メモリデ
バイスが低速であるという欠点を補うためにメモリ装置
の構成を工夫して高速化を図る必要がある。
【0003】この高速化を達成する1つの方法として
は、例えば特開平01−263776に開示されるもの
がある。この文献によれば、1画素がnビットデータで
表される画像データを記憶するために、データバスを2
n本有するメモリを用意して、隣接する2画素のデータ
を一度に記憶することによってメモリの見かけ上の速度
を2倍にして高速化を達成する。従って、例えば1画素
が8ビットで表現されるモノクロ画像に対しては16ビ
ットのデータ幅のデータバスを持つメモリを用意し、ま
た、1画素がR(赤)、G(緑)、B(青)の各8ビッ
トで表現されるカラー画像に対しては48ビットのデー
タ幅のデータバスを持つメモリを用意すればよい。
は、例えば特開平01−263776に開示されるもの
がある。この文献によれば、1画素がnビットデータで
表される画像データを記憶するために、データバスを2
n本有するメモリを用意して、隣接する2画素のデータ
を一度に記憶することによってメモリの見かけ上の速度
を2倍にして高速化を達成する。従って、例えば1画素
が8ビットで表現されるモノクロ画像に対しては16ビ
ットのデータ幅のデータバスを持つメモリを用意し、ま
た、1画素がR(赤)、G(緑)、B(青)の各8ビッ
トで表現されるカラー画像に対しては48ビットのデー
タ幅のデータバスを持つメモリを用意すればよい。
【0004】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、取り扱う画像信号のフォーマットによっ
ては有効な画像メモリ装置を実現することが困難であ
る。例えば、画像符号化の分野で一般に知られている
「4:2:2ディジタルコンポーネントテレビ信号」は
CCIR勧告601に規定されるディジタル画像信号で
あって、該信号の標本化周波数及び1ライン当たりの有
効画素数は、輝度信号Y:13.5MHz及び720画
素/ライン、色差信号Cb、Cr:6.75MHz及び
360画素/ラインで、Y、Cb、Crとも量子化ビッ
ト数は8ビット/画素である。従って、4:2:2フォ
ーマット信号によれば、色差信号Cb、Cr1画素に対
し輝度信号2画素が対応する。
成の装置では、取り扱う画像信号のフォーマットによっ
ては有効な画像メモリ装置を実現することが困難であ
る。例えば、画像符号化の分野で一般に知られている
「4:2:2ディジタルコンポーネントテレビ信号」は
CCIR勧告601に規定されるディジタル画像信号で
あって、該信号の標本化周波数及び1ライン当たりの有
効画素数は、輝度信号Y:13.5MHz及び720画
素/ライン、色差信号Cb、Cr:6.75MHz及び
360画素/ラインで、Y、Cb、Crとも量子化ビッ
ト数は8ビット/画素である。従って、4:2:2フォ
ーマット信号によれば、色差信号Cb、Cr1画素に対
し輝度信号2画素が対応する。
【0005】また、同様に、通信用画像符号化方式とし
て知られているCCITT勧告H.261で扱われる画
像フォーマットは4:2:0フォーマット信号(又は
4:1:1フォーマット信号)と呼ばれ、色差信号C
b,Cr1画素に対して輝度信号4画素が対応する。即
ち、4:2:2フォーマットや4:2:0フォーマット
によるカラー画像信号では画像を構成する画素数がY,
Cb,Crの各信号毎に異なるため、上記構成の従来装
置を各信号毎に設けなければならず、その結果画像メモ
リ装置のハードウエア量が膨大になるという問題点があ
った。
て知られているCCITT勧告H.261で扱われる画
像フォーマットは4:2:0フォーマット信号(又は
4:1:1フォーマット信号)と呼ばれ、色差信号C
b,Cr1画素に対して輝度信号4画素が対応する。即
ち、4:2:2フォーマットや4:2:0フォーマット
によるカラー画像信号では画像を構成する画素数がY,
Cb,Crの各信号毎に異なるため、上記構成の従来装
置を各信号毎に設けなければならず、その結果画像メモ
リ装置のハードウエア量が膨大になるという問題点があ
った。
【0006】この発明は、以上述べた4:2:2フォー
マットや4:2:0フォーマットによるカラー画像信号
に対して画像メモリ装置の構成が膨大になるという欠点
を除去し、更に局所処理やラスタ走査を高速に実行可能
な画像メモリ装置を提供することを目的とする。
マットや4:2:0フォーマットによるカラー画像信号
に対して画像メモリ装置の構成が膨大になるという欠点
を除去し、更に局所処理やラスタ走査を高速に実行可能
な画像メモリ装置を提供することを目的とする。
【0007】
【課題を解決するための手段】この発明は、前記課題を
解決するために、1つの輝度信号と2つの色差信号とか
ら成るディジタル画像データを記憶する画像メモリ装置
において、前記画像データを記憶する第1のメモリと、
前記第1のメモリとは独立な制御信号とデータバスを用
いて前記画像データを記憶する第2のメモリと、輝度信
号については任意に連続する2ライン分のデータを前記
第1のメモリ叉は第2のメモリの何れか一方に記憶し、
前記2ラインに隣接する連続2ラインのデータを他方の
メモリに記憶し、色差信号については任意の1ライン分
のデータを画像位置の対応する輝度信号が記憶される前
記第1叉は第2のメモリの他方のメモリに記憶するよう
に第1及び第2のメモリを制御するメモリ制御部とを備
えたものである。
解決するために、1つの輝度信号と2つの色差信号とか
ら成るディジタル画像データを記憶する画像メモリ装置
において、前記画像データを記憶する第1のメモリと、
前記第1のメモリとは独立な制御信号とデータバスを用
いて前記画像データを記憶する第2のメモリと、輝度信
号については任意に連続する2ライン分のデータを前記
第1のメモリ叉は第2のメモリの何れか一方に記憶し、
前記2ラインに隣接する連続2ラインのデータを他方の
メモリに記憶し、色差信号については任意の1ライン分
のデータを画像位置の対応する輝度信号が記憶される前
記第1叉は第2のメモリの他方のメモリに記憶するよう
に第1及び第2のメモリを制御するメモリ制御部とを備
えたものである。
【0008】
【作用】前記構成の画像メモリ装置においては、4:
2:2フォーマットや4:2:0フォーマットによるカ
ラー画像信号に対し、輝度信号については連続する2ラ
イン毎に格納するメモリを選択し、色差信号については
対応する輝度信号を格納したメモリの他方のメモリにデ
ータを格納するように画像メモリを構成したので、輝度
信号、色差信号のいずれの場合も任意のラインデータと
その近傍ラインデータとを同時に読み書きでき、局所処
理やラスタ走査を高速に実行可能である。更に、従来装
置のように輝度信号と色差信号とを別々のメモリ装置に
格納する構成ではないので、メモリデバイスの数及びバ
スラインの数を大幅に減少可能で装置構成を小さく抑え
ることができ、前記課題を解決することができる。
2:2フォーマットや4:2:0フォーマットによるカ
ラー画像信号に対し、輝度信号については連続する2ラ
イン毎に格納するメモリを選択し、色差信号については
対応する輝度信号を格納したメモリの他方のメモリにデ
ータを格納するように画像メモリを構成したので、輝度
信号、色差信号のいずれの場合も任意のラインデータと
その近傍ラインデータとを同時に読み書きでき、局所処
理やラスタ走査を高速に実行可能である。更に、従来装
置のように輝度信号と色差信号とを別々のメモリ装置に
格納する構成ではないので、メモリデバイスの数及びバ
スラインの数を大幅に減少可能で装置構成を小さく抑え
ることができ、前記課題を解決することができる。
【0009】
【実施例】図1は本発明による画像メモリ装置の一実施
例を示すブロック図であり、図中、101は画像メモリ
装置に入力される指示信号、102は画像メモリ装置に
より読み書きされる画像信号、103は指示信号101
に基づきメモリアドレス104と2つのメモリ制御信号
106及び108とを出力し、更に、入力された画像信
号102に基づいて2つの画像信号105及び107を
出力し、又は、入力された2つの画像信号105及び1
07に基づいて画像信号102を出力するメモリ制御
部、109はメモリアドレス104とメモリ制御信号1
06とに基づいて画像信号105を読み書きし、更にラ
スタ走査信号111を出力する第1のメモリ、110は
メモリアドレス104とメモリ制御信号108とに基づ
いて画像信号107を読み書きし、更にラスタ走査信号
111を出力する第2のメモリである。
例を示すブロック図であり、図中、101は画像メモリ
装置に入力される指示信号、102は画像メモリ装置に
より読み書きされる画像信号、103は指示信号101
に基づきメモリアドレス104と2つのメモリ制御信号
106及び108とを出力し、更に、入力された画像信
号102に基づいて2つの画像信号105及び107を
出力し、又は、入力された2つの画像信号105及び1
07に基づいて画像信号102を出力するメモリ制御
部、109はメモリアドレス104とメモリ制御信号1
06とに基づいて画像信号105を読み書きし、更にラ
スタ走査信号111を出力する第1のメモリ、110は
メモリアドレス104とメモリ制御信号108とに基づ
いて画像信号107を読み書きし、更にラスタ走査信号
111を出力する第2のメモリである。
【0010】尚、本実施例においては、第1のメモリ1
09及び第2のメモリ110はいずれもDPRAM(デ
ュアルポートランダムアクセスメモリ)であり、RAM
部とSAM部とから成る。RAM部はBビット(Bは正
の整数)で表現されるROWアドレス(ロウアドレス)
とBビットで表現されるCOLUMNアドレス(コラム
アドレス)とで構成されるアドレス空間を持つメモリで
あって、DRAMと同等の動作をする。SAM部は2B
個のデータを記憶するメモリであって、該データはRA
M部に対するアクセスとは独立かつ非同期に1個ずつ順
番に入出力される。RAM部の任意のロウアドレスに対
応する2B個のデータをSAM部に同時に転送すること
ができ、また、SAM部の2B個のデータをRAM部の
任意のロウアドレスに同時に転送することができる。本
実施例ではB=9とする。
09及び第2のメモリ110はいずれもDPRAM(デ
ュアルポートランダムアクセスメモリ)であり、RAM
部とSAM部とから成る。RAM部はBビット(Bは正
の整数)で表現されるROWアドレス(ロウアドレス)
とBビットで表現されるCOLUMNアドレス(コラム
アドレス)とで構成されるアドレス空間を持つメモリで
あって、DRAMと同等の動作をする。SAM部は2B
個のデータを記憶するメモリであって、該データはRA
M部に対するアクセスとは独立かつ非同期に1個ずつ順
番に入出力される。RAM部の任意のロウアドレスに対
応する2B個のデータをSAM部に同時に転送すること
ができ、また、SAM部の2B個のデータをRAM部の
任意のロウアドレスに同時に転送することができる。本
実施例ではB=9とする。
【0011】また、本実施例においては、対象とする画
像データの例として4:2:0フォーマット信号を用
い、その大きさを輝度画像(Y画像)352画素×28
8画素、色差信号(Cb画像)176×144画素、色
差信号(Cr画像)176画素×144画素とする。
像データの例として4:2:0フォーマット信号を用
い、その大きさを輝度画像(Y画像)352画素×28
8画素、色差信号(Cb画像)176×144画素、色
差信号(Cr画像)176画素×144画素とする。
【0012】図2は本実施例における実画像と第1のメ
モリ109及び第2のメモリ110との対応を示した図
である。以下、図1、図2を用いて本実施例による画像
メモリ装置の動作を詳細に説明する。
モリ109及び第2のメモリ110との対応を示した図
である。以下、図1、図2を用いて本実施例による画像
メモリ装置の動作を詳細に説明する。
【0013】[画像データの書き込み動作]画像データ
の書き込みを実行するに当たって、先ず画像上の位置
(x,y)及びY画像/Cb・Cr画像の識別データ及
びデータの書き込み命令が指示信号101として外部よ
り与えられ、メモリ制御部103に入力される。
の書き込みを実行するに当たって、先ず画像上の位置
(x,y)及びY画像/Cb・Cr画像の識別データ及
びデータの書き込み命令が指示信号101として外部よ
り与えられ、メモリ制御部103に入力される。
【0014】メモリ制御部103は前記指示信号101
に基づきメモリアドレス104を図2に示した実画像と
メモリとの対応に従って計算する。即ち、図2によれ
ば、Y画像204の連続2ライン毎に格納するメモリを
第1のメモリ201と第2のメモリ202とに分け、C
b画像205とCr画像206については各ライン毎に
格納するメモリを第1のメモリ201と第2のメモリ2
02とに分ける。尚この時Y画像とCb、Cr画像とで
は対応する画像データの格納するメモリを分離する。例
えば、Y画像のラインY3とCb画像のラインCb1とC
r画像のラインCr1とは同一の画像位置に対応する
が、Y3は第2のメモリ202に、Cb1、Cr1は第1
のメモリ201に各々格納される。また、Cb画像20
5のラインデータCbn(n=0、1、2、・・・14
3)とCr画像206のラインデータCrnは図中20
3のように画素データを交互に配列した形(図中Cnと
表現)で第1のメモリ201又は第2のメモリ202に
格納される。
に基づきメモリアドレス104を図2に示した実画像と
メモリとの対応に従って計算する。即ち、図2によれ
ば、Y画像204の連続2ライン毎に格納するメモリを
第1のメモリ201と第2のメモリ202とに分け、C
b画像205とCr画像206については各ライン毎に
格納するメモリを第1のメモリ201と第2のメモリ2
02とに分ける。尚この時Y画像とCb、Cr画像とで
は対応する画像データの格納するメモリを分離する。例
えば、Y画像のラインY3とCb画像のラインCb1とC
r画像のラインCr1とは同一の画像位置に対応する
が、Y3は第2のメモリ202に、Cb1、Cr1は第1
のメモリ201に各々格納される。また、Cb画像20
5のラインデータCbn(n=0、1、2、・・・14
3)とCr画像206のラインデータCrnは図中20
3のように画素データを交互に配列した形(図中Cnと
表現)で第1のメモリ201又は第2のメモリ202に
格納される。
【0015】メモリ制御部103は以上述べた規則に基
づいて第1のメモリ109と第2のメモリ110とに共
通に用いられるロウアドレス、コラムアドレスを計算
し、これをメモリアドレス104として出力する。更
に、メモリ制御部103は、RAS(ロウアドレススト
ローブ)信号、CAS(コラムアドレスストローブ)信
号、WE(書き込みイネーブル)信号などから成るメモ
リ制御信号106及び108を作成して、それぞれ第1
のメモリ109と第2のメモリ110とに供給する。ま
た、メモリ制御部103は入力画像信号102を画像信
号105と107とに分けて各々の信号を第1のメモリ
109及び第2のメモリ110に供給する。
づいて第1のメモリ109と第2のメモリ110とに共
通に用いられるロウアドレス、コラムアドレスを計算
し、これをメモリアドレス104として出力する。更
に、メモリ制御部103は、RAS(ロウアドレススト
ローブ)信号、CAS(コラムアドレスストローブ)信
号、WE(書き込みイネーブル)信号などから成るメモ
リ制御信号106及び108を作成して、それぞれ第1
のメモリ109と第2のメモリ110とに供給する。ま
た、メモリ制御部103は入力画像信号102を画像信
号105と107とに分けて各々の信号を第1のメモリ
109及び第2のメモリ110に供給する。
【0016】次に、第1のメモリ109がメモリアドレ
ス104、メモリ制御信号106に基づいて画像信号1
05を記憶し、第2のメモリ110がメモリアドレス1
04、メモリ制御信号108に基づいて画像信号107
を記憶する。この時、前記2つのメモリに与えるメモリ
アドレス104は共通であるため、図2で示した対応に
よりY画像では上下方向に2画素分離れた2つの画素デ
ータが、Cb・Cr画像では上下方向に隣合う2つの画
素データが各々記憶される。従って、近傍の2画素のデ
ータを同時に記憶できるので、結果的に局所領域の画像
データを高速にメモリに書き込むことができる。尚、こ
の時画像上のx座標値をインクリメント(又はデクリメ
ント)しながら画像メモリにデータを書き込むようにす
れば、DPRAMやDRAMにおいて一般に活用される
高速アクセスモード(例えば、高速ページモードやスタ
ティックコラムモード)を用いて、より高速に画像デー
タを記憶できる。
ス104、メモリ制御信号106に基づいて画像信号1
05を記憶し、第2のメモリ110がメモリアドレス1
04、メモリ制御信号108に基づいて画像信号107
を記憶する。この時、前記2つのメモリに与えるメモリ
アドレス104は共通であるため、図2で示した対応に
よりY画像では上下方向に2画素分離れた2つの画素デ
ータが、Cb・Cr画像では上下方向に隣合う2つの画
素データが各々記憶される。従って、近傍の2画素のデ
ータを同時に記憶できるので、結果的に局所領域の画像
データを高速にメモリに書き込むことができる。尚、こ
の時画像上のx座標値をインクリメント(又はデクリメ
ント)しながら画像メモリにデータを書き込むようにす
れば、DPRAMやDRAMにおいて一般に活用される
高速アクセスモード(例えば、高速ページモードやスタ
ティックコラムモード)を用いて、より高速に画像デー
タを記憶できる。
【0017】[画像データの読み出し動作]画像データ
の読み出し動作を実行するに当たって、先ず、Y画像上
の位置(x,y)及びY画像/Cb・Cr画像の識別デ
ータ及びデータの読み出し命令が指示信号101として
外部より与えられ、メモリ制御部103に入力される。
の読み出し動作を実行するに当たって、先ず、Y画像上
の位置(x,y)及びY画像/Cb・Cr画像の識別デ
ータ及びデータの読み出し命令が指示信号101として
外部より与えられ、メモリ制御部103に入力される。
【0018】メモリ制御部103は前記指示信号101
に基づき、画像データの書き込み動作時と同様にして、
メモリアドレス104、メモリ制御信号106及び10
8を出力する。
に基づき、画像データの書き込み動作時と同様にして、
メモリアドレス104、メモリ制御信号106及び10
8を出力する。
【0019】第1のメモリ109はメモリアドレス10
4、メモリ制御信号106に基づいて画像信号105を
読み出し、第2のメモリ110はメモリアドレス10
4、メモリ制御部108に基づいて画像信号107を読
み出す。
4、メモリ制御信号106に基づいて画像信号105を
読み出し、第2のメモリ110はメモリアドレス10
4、メモリ制御部108に基づいて画像信号107を読
み出す。
【0020】メモリ制御部103は前記画像信号105
及び107を出力画像信号102の形式で外部に出力す
る。この時、前記2つのメモリに与えるメモリアドレス
104は共通であるため、図2で示した対応によりY画
像では上下方向に2画素分離れた2つの画素データが読
み出され、Cb・Cr画像では上下方向に隣合う2つの
画素データが読み出される。従って、近傍の2画素のデ
ータを同時に読み出せるので、結果的に局所領域の画像
データを高速にメモリから読み出すことができる。尚。
画像データの書き込みの場合と同様に、DPRAMやD
RAMの高速アクセスモードによりデータの読み出しの
高速化を図ることが可能である。
及び107を出力画像信号102の形式で外部に出力す
る。この時、前記2つのメモリに与えるメモリアドレス
104は共通であるため、図2で示した対応によりY画
像では上下方向に2画素分離れた2つの画素データが読
み出され、Cb・Cr画像では上下方向に隣合う2つの
画素データが読み出される。従って、近傍の2画素のデ
ータを同時に読み出せるので、結果的に局所領域の画像
データを高速にメモリから読み出すことができる。尚。
画像データの書き込みの場合と同様に、DPRAMやD
RAMの高速アクセスモードによりデータの読み出しの
高速化を図ることが可能である。
【0021】[ラスタ走査データの読み出し動作]ラス
タ走査データの読み出しを実行するに当たって、データ
の読み出し命令が指示信号101として外部よりメモリ
制御部103に入力されると、メモリ制御部103は
(x,y)=(0,0)として図2の対応に沿ったY画
像に対するメモリアドレス104及びメモリ制御信号1
06及び108を出力する。これにより第1のメモリ1
09のロウアドレス(=0)に対応したRAM部のライ
ンデータY0がSAM部に転送される。次に、メモリ制
御部103は対象画像をY画像からCb・Cr画像に切
り換えて、図2の対応に沿ったメモリアドレス104及
びメモリ制御信号106及び108を出力する。これに
より第2のメモリ110のロウアドレス(=144)に
対応したRAM部のラインデータC0(=Cb0及びCr
0)がSAM部に転送される。
タ走査データの読み出しを実行するに当たって、データ
の読み出し命令が指示信号101として外部よりメモリ
制御部103に入力されると、メモリ制御部103は
(x,y)=(0,0)として図2の対応に沿ったY画
像に対するメモリアドレス104及びメモリ制御信号1
06及び108を出力する。これにより第1のメモリ1
09のロウアドレス(=0)に対応したRAM部のライ
ンデータY0がSAM部に転送される。次に、メモリ制
御部103は対象画像をY画像からCb・Cr画像に切
り換えて、図2の対応に沿ったメモリアドレス104及
びメモリ制御信号106及び108を出力する。これに
より第2のメモリ110のロウアドレス(=144)に
対応したRAM部のラインデータC0(=Cb0及びCr
0)がSAM部に転送される。
【0022】次にメモリ制御部103は第1のメモリ1
09及び第2のメモリ110の両方に対してSAM部の
読み出しイネーブル信号を出力する。但し、この読みだ
しイネーブル信号とはメモリ制御信号106及び108
に含まれるSAM部専用の制御線である。前記読みだし
イネーブル信号が第1のメモリ109及び第2のメモリ
110に入力されることにより、前記2つのメモリのS
AM部によりy=0に相当するラスタ走査信号111
(Y0,Cb0、Cr0)が出力される。
09及び第2のメモリ110の両方に対してSAM部の
読み出しイネーブル信号を出力する。但し、この読みだ
しイネーブル信号とはメモリ制御信号106及び108
に含まれるSAM部専用の制御線である。前記読みだし
イネーブル信号が第1のメモリ109及び第2のメモリ
110に入力されることにより、前記2つのメモリのS
AM部によりy=0に相当するラスタ走査信号111
(Y0,Cb0、Cr0)が出力される。
【0023】以下、メモリ制御部103が設定する
(x,y)の値を(0、1)、(0、2)、(0、3)
・・・、(0、287)のように変化させながら前述の
処理を繰り返すことにより、前記2つのメモリのSAM
部より(Y1、Cb0、Cr0)、(Y2,Cb1、C
r1)、(Y3,Cb2、Cr2)、・・・、(Y287,C
b143、Cr143)のように1フレーム分のラスタ走査信
号111が出力される。従って、画像メモリのデータを
ラスタ走査に従って出力できるので、CRTなどの画像
出力装置にデータを出力したりY/Cb/Cr画像をR
/G/B画像に変換する際に有効である。また、本実施
例のように、前記2つのメモリのSAM部を画像データ
出力手段として用いるのではなく、このSAM部を画像
データの入力手段として用いれば、TVカメラ等の画像
入力装置からデータを入力する際に有効である。
(x,y)の値を(0、1)、(0、2)、(0、3)
・・・、(0、287)のように変化させながら前述の
処理を繰り返すことにより、前記2つのメモリのSAM
部より(Y1、Cb0、Cr0)、(Y2,Cb1、C
r1)、(Y3,Cb2、Cr2)、・・・、(Y287,C
b143、Cr143)のように1フレーム分のラスタ走査信
号111が出力される。従って、画像メモリのデータを
ラスタ走査に従って出力できるので、CRTなどの画像
出力装置にデータを出力したりY/Cb/Cr画像をR
/G/B画像に変換する際に有効である。また、本実施
例のように、前記2つのメモリのSAM部を画像データ
出力手段として用いるのではなく、このSAM部を画像
データの入力手段として用いれば、TVカメラ等の画像
入力装置からデータを入力する際に有効である。
【0024】本実施例においては、第1のメモリ及び第
2のメモリをDPRAMで構成する場合につき説明した
が、画像処理装置に要求される仕様に応じてDRAMや
SRAM(スタティックランダムアクセスメモリ)を適
用してもよい。例えば、DPRAMのSAM部をアクセ
スする必要がない場合にはDPRAMの代わりにDRA
Mを用いればよい。また、対象となる画像の大きさがあ
る程度小さい場合や画像メモリ装置の速度をより高める
必要がある場合はSRAMを適用すればよい。
2のメモリをDPRAMで構成する場合につき説明した
が、画像処理装置に要求される仕様に応じてDRAMや
SRAM(スタティックランダムアクセスメモリ)を適
用してもよい。例えば、DPRAMのSAM部をアクセ
スする必要がない場合にはDPRAMの代わりにDRA
Mを用いればよい。また、対象となる画像の大きさがあ
る程度小さい場合や画像メモリ装置の速度をより高める
必要がある場合はSRAMを適用すればよい。
【0025】本実施例においては、4:2:0フォーマ
ット信号を対象として説明を行ったが、4:2:2フォ
ーマット信号に対しても本発明を適用することができ
る。この場合の実画像と第1及び第2のメモリとの対応
例を図3に示す。図3に示す如く、352×288画素
のY画像404と176×288画素のCb画像405
及びCr画像406とからなる4:2:2フォーマット
の画像データに対しては、例えば、第1及び第2のメモ
リを図中401、402のように対応付けるようにメモ
リ制御部を構成することによって本実施例と同様の効果
を得ることができる。尚、この例では、本実施例と同様
に同一ロウアドレス上の色差信号の記憶の並びを図中4
03のように、Cb信号とCr信号とで交互に配置す
る。
ット信号を対象として説明を行ったが、4:2:2フォ
ーマット信号に対しても本発明を適用することができ
る。この場合の実画像と第1及び第2のメモリとの対応
例を図3に示す。図3に示す如く、352×288画素
のY画像404と176×288画素のCb画像405
及びCr画像406とからなる4:2:2フォーマット
の画像データに対しては、例えば、第1及び第2のメモ
リを図中401、402のように対応付けるようにメモ
リ制御部を構成することによって本実施例と同様の効果
を得ることができる。尚、この例では、本実施例と同様
に同一ロウアドレス上の色差信号の記憶の並びを図中4
03のように、Cb信号とCr信号とで交互に配置す
る。
【0026】本実施例においては、第1及び第2のメモ
リを1フレーム分の画像データを記憶するものとして説
明したが、前記2つのメモリを複数フレーム分の画像デ
ータを記憶するように構成してもよい。即ち、第1のメ
モリ及び第2のメモリの各々を複数のアドレス空間に分
割し、各アドレス空間毎に本実施例と同様の方法によっ
て1フレーム分の画像データを記憶するように構成すれ
ば、本実施例と同様の効果を持ち複数フレームの画像デ
ータを記憶できる画像メモリ装置を実現できる。この場
合、各フレーム間の演算を必要とする画像処理装置、例
えば、動画像符号化装置にとって有効な画像メモリを提
供できる。
リを1フレーム分の画像データを記憶するものとして説
明したが、前記2つのメモリを複数フレーム分の画像デ
ータを記憶するように構成してもよい。即ち、第1のメ
モリ及び第2のメモリの各々を複数のアドレス空間に分
割し、各アドレス空間毎に本実施例と同様の方法によっ
て1フレーム分の画像データを記憶するように構成すれ
ば、本実施例と同様の効果を持ち複数フレームの画像デ
ータを記憶できる画像メモリ装置を実現できる。この場
合、各フレーム間の演算を必要とする画像処理装置、例
えば、動画像符号化装置にとって有効な画像メモリを提
供できる。
【0027】2フレーム分の画像データを記憶する場合
の実画像と第1及び第2のメモリとの対応例を図4に示
す。図4に示す如く、352×288画素のY画像と1
76×144画素のCb画像及びCr画像とから成る
4:2:0フォーマットの2枚の画像データA(図中5
04、505、506)、画像データB(図中507、
508、509)に対しては、例えば、第1及び第2の
メモリを図中501及び502のように対応付けるよう
にメモリ制御部を構成することによって本実施例と同様
の効果を得ることができる。尚、この例では、本実施例
と同様に同一ロウアドレス上の色差信号の記憶の並びを
図中503のようにCb信号とCr信号とで交互に配置
する。
の実画像と第1及び第2のメモリとの対応例を図4に示
す。図4に示す如く、352×288画素のY画像と1
76×144画素のCb画像及びCr画像とから成る
4:2:0フォーマットの2枚の画像データA(図中5
04、505、506)、画像データB(図中507、
508、509)に対しては、例えば、第1及び第2の
メモリを図中501及び502のように対応付けるよう
にメモリ制御部を構成することによって本実施例と同様
の効果を得ることができる。尚、この例では、本実施例
と同様に同一ロウアドレス上の色差信号の記憶の並びを
図中503のようにCb信号とCr信号とで交互に配置
する。
【0028】本実施例では、対象となる画像の大きさと
して、352×288画素のY画像と176×144画
素のCb画像及びCr画像につき動作を説明したが、色
差画像上の1画素と対応する輝度画像上の画素の大きさ
が2画素又は4画素であれば、画像の大きさを任意に設
定しても本発明による画像メモリ装置を適用して本実施
例と同様の効果を得ることができる。
して、352×288画素のY画像と176×144画
素のCb画像及びCr画像につき動作を説明したが、色
差画像上の1画素と対応する輝度画像上の画素の大きさ
が2画素又は4画素であれば、画像の大きさを任意に設
定しても本発明による画像メモリ装置を適用して本実施
例と同様の効果を得ることができる。
【0029】
【発明の効果】以上詳細に説明したように、本発明によ
れば、4:2:2フォーマットや4:2:0フォーマッ
トによるカラー画像信号に対し、輝度信号については連
続する2ライン毎に格納するメモリを選択し、色差信号
については対応する輝度信号を格納したメモリの他方の
メモリにデータを格納するように画像メモリを構成した
ので、輝度信号、色差信号のいずれの場合も任意のライ
ンデータとその近傍ラインデータとを同時に読み書きで
きるので、画像変換、フィルタ処理、動き検出等の画像
処理装置で用いられる種々の局所処理に必要な画像デー
タの読み書きを高速に実行可能である。また、輝度信号
と当該輝度信号に対応する色差信号とを異なるメモリに
記憶するので、輝度信号と色差信号とを同時に読み書き
できる。従って、TVカメラ等の画像入力装置から出力
されるラスタ走査型信号やCRT等の画像出力装置に入
力するラスタ走査型信号に対して、整合性の高い画像メ
モリ装置を実現できる。更に、従来装置のように輝度信
号と色差信号とを別々のメモリ装置に格納する構成では
ないので、メモリデバイスの数及びバスラインの数を大
幅に減少でき、装置構成を小さく抑えることができる。
れば、4:2:2フォーマットや4:2:0フォーマッ
トによるカラー画像信号に対し、輝度信号については連
続する2ライン毎に格納するメモリを選択し、色差信号
については対応する輝度信号を格納したメモリの他方の
メモリにデータを格納するように画像メモリを構成した
ので、輝度信号、色差信号のいずれの場合も任意のライ
ンデータとその近傍ラインデータとを同時に読み書きで
きるので、画像変換、フィルタ処理、動き検出等の画像
処理装置で用いられる種々の局所処理に必要な画像デー
タの読み書きを高速に実行可能である。また、輝度信号
と当該輝度信号に対応する色差信号とを異なるメモリに
記憶するので、輝度信号と色差信号とを同時に読み書き
できる。従って、TVカメラ等の画像入力装置から出力
されるラスタ走査型信号やCRT等の画像出力装置に入
力するラスタ走査型信号に対して、整合性の高い画像メ
モリ装置を実現できる。更に、従来装置のように輝度信
号と色差信号とを別々のメモリ装置に格納する構成では
ないので、メモリデバイスの数及びバスラインの数を大
幅に減少でき、装置構成を小さく抑えることができる。
【図1】本発明の画像メモリ装置の実施例の構成を示す
ブロック図である。
ブロック図である。
【図2】実施例における実画像と第1及び第2のメモリ
との対応図である。
との対応図である。
【図3】4:2:2フォーマット信号に対する実画像と
第1及び第2のメモリとの対応図である。
第1及び第2のメモリとの対応図である。
【図4】2フレームの画像データに対する実画像と第1
及び第2のメモリとの対応図である。
及び第2のメモリとの対応図である。
【符号の説明】 101 指示信号 102 画像信号 103 メモリ制御部 109 第1のメモリ 110 第2のメモリ 111 ラスタ走査信号
Claims (1)
- 【請求項1】 輝度信号と色差信号とからなる画像デー
タを記憶する画像メモリ装置であって、 連続する2ライン分の輝度信号と前記2ライン分の輝度
信号に隣接する2ライン分の輝度信号に対応する色差信
号とを記憶する第1メモリと、 前記第1メモリに記憶される色差信号に対応する連続す
る2ライン分の輝度信号と前記第1メモリに記憶される
2ライン分の輝度信号に対応する色差信号を記憶する第
2メモリと、 を備えたことを特徴とする画像メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04318695A JP3078136B2 (ja) | 1992-11-27 | 1992-11-27 | 画像メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04318695A JP3078136B2 (ja) | 1992-11-27 | 1992-11-27 | 画像メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06161883A JPH06161883A (ja) | 1994-06-10 |
JP3078136B2 true JP3078136B2 (ja) | 2000-08-21 |
Family
ID=18101980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04318695A Expired - Fee Related JP3078136B2 (ja) | 1992-11-27 | 1992-11-27 | 画像メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3078136B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2450798B1 (en) * | 2006-02-09 | 2013-10-30 | Google Inc. | Memory circuit system and method |
-
1992
- 1992-11-27 JP JP04318695A patent/JP3078136B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06161883A (ja) | 1994-06-10 |
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Legal Events
Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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