JPH05260413A - Data transmission circuit - Google Patents
Data transmission circuitInfo
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- JPH05260413A JPH05260413A JP4086224A JP8622492A JPH05260413A JP H05260413 A JPH05260413 A JP H05260413A JP 4086224 A JP4086224 A JP 4086224A JP 8622492 A JP8622492 A JP 8622492A JP H05260413 A JPH05260413 A JP H05260413A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、衛星放送受信機におけ
る音声信号を復調するための４位相復調回路などのサン
プリング型データ伝送回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sampling type data transmission circuit such as a 4-phase demodulation circuit for demodulating an audio signal in a satellite broadcast receiver.
【０００２】[0002]
【従来の技術】一般に、衛星放送受信機は第３図に示す
ように、放送衛星１１からの電波をパラボラアンテナ１
２で受信し、ＢＳコンバータ１３で１ＧＨｚの中間周波
数帯に変換し、ＢＳチューナ１４に送られる。このＢＳ
チューナ１４では選局回路１５により希望するチャンネ
ルを選択し、ＦＭ復調回路１６でＦＭ復調をした後、映
像−音声分離回路１７で映像信号と音声信号に分離す
る。このうち、映像信号はデエンファシス回路１８、エ
ネルギー拡散信号除去回路１９によってもとの映像信号
を再生し、テレビ受像機２０の映像入力端子２１に加え
る。他方、音声信号は４位相復調(以下ＱＰＳＫという)
回路２２、ＰＣＭ復調回路２３によって復調し、デエン
ファシス回路２４によってもとの音声信号に再生する。
そして前記テレビ受像機２０の音声入力端子２５に加え
る。このようにして衛星放送の受信を可能とする。2. Description of the Related Art In general, a satellite broadcasting receiver transmits radio waves from a broadcasting satellite 11 to a parabolic antenna 1 as shown in FIG.
It is received at 2, converted into an intermediate frequency band of 1 GHz by the BS converter 13, and sent to the BS tuner 14. This BS
In the tuner 14, a channel selection circuit 15 selects a desired channel, an FM demodulation circuit 16 performs FM demodulation, and a video-audio separation circuit 17 separates a video signal and an audio signal. Of these, the video signal is reproduced by the de-emphasis circuit 18 and the energy diffusion signal removal circuit 19 and is applied to the video input terminal 21 of the television receiver 20. On the other hand, the voice signal is 4-phase demodulated (hereinafter called QPSK)
The circuit 22 and the PCM demodulation circuit 23 demodulate, and the de-emphasis circuit 24 reproduces the original audio signal.
Then, it is added to the audio input terminal 25 of the television receiver 20. In this way, satellite broadcasting can be received.
【０００３】以上のような衛星放送受信機において、従
来のＱＰＳＫ回路２２は、第２図のように構成されてい
た。この従来のＱＰＳＫ回路２２において、ＱＰＳＫ信
号は、乗算器２７、２８、アナログ型ＬＰＦ２９、３
０、Ａ／Ｄ変換器３１、３２を通り、位相差検出のため
のディジタル信号処理回路３３に送られる。このディジ
タル信号処理回路３３では、ＱＰＳＫ信号の発生側の搬
送波の位相と、ＶＣＯ３４から発生する再生搬送波の位
相差を比較し、その差が０となるようにＤ／Ａ変換器３
６を介してＶＣＯ３４に制御信号を加える。このＶＣＯ
３４からの発振信号は、一方の乗算器２７に−９０°移
相器３５を介して送られ。また他方の乗算器２８にその
まま送られて入力したＱＰＳＫ信号と乗算される。そし
て位相差が次第に０になって、復調信号としてＡ／Ｄ変
換器３１、３２を経てディジタル信号処理回路３３から
出力する。In the satellite broadcast receiver as described above, the conventional QPSK circuit 22 is constructed as shown in FIG. In this conventional QPSK circuit 22, the QPSK signal is multiplied by the multipliers 27 and 28 and the analog LPFs 29 and 3.
0, A / D converters 31 and 32, and sent to a digital signal processing circuit 33 for phase difference detection. In this digital signal processing circuit 33, the phase of the carrier wave on the generation side of the QPSK signal is compared with the phase difference of the reproduced carrier wave generated from the VCO 34, and the D / A converter 3 is set so that the difference becomes zero.
A control signal is applied to the VCO 34 via 6. This VCO
The oscillation signal from 34 is sent to one of the multipliers 27 via a −90 ° phase shifter 35. Further, it is sent to the other multiplier 28 as it is and multiplied by the input QPSK signal. The phase difference gradually becomes 0, and the demodulated signal is output from the digital signal processing circuit 33 via the A / D converters 31 and 32.
【０００４】以上のＱＰＳＫ回路２２には、ＱＰＳＫ信
号の位相成分を検出するため、乗算器２７、２８とＬＰ
Ｆ２９、３０が従属して接続されている。ここで、ＱＰ
ＳＫ信号をｃｏｓ(ωｃｔ＋φ)と表わし、再生搬送波を
ｃｏｓ ωｃｔと表わすと、乗算器２７による乗算結果
は１／２・{ｃｏｓ(２ωｃｔ＋φ)＋ｃｏｓφ}となり、
後続のＬＰＦ２９により、ｃｏｓφ成分だけが取り出さ
れ、同様に、ＬＰＦ３０により、ｓｉｎφ成分が得られ
る。The above QPSK circuit 22 detects the phase component of the QPSK signal, and therefore, the multipliers 27 and 28 and the LP
F29 and 30 are subordinately connected. Where QP
When the SK signal is represented by cos (ωct + φ) and the reproduced carrier is represented by cos ωct, the multiplication result by the multiplier 27 is 1/2 · {cos (2ωct + φ) + cosφ},
Only the cos φ component is extracted by the subsequent LPF 29, and similarly, the sin φ component is obtained by the LPF 30.
【０００５】[0005]
【発明が解決しようとする課題】しかるに、従来のＱＰ
ＳＫ回路２２は、２個のＡ／Ｄ変換器３１、３２を必要
とするために、回路構成が複雑になる。また、−９０°
移相器３５はアナログ信号で処理していたので、９０°
の位相差が温度変化などで変動することがあり、この変
動のため、受信信号からデータを再生するとき、誤りが
増加する原因となるなどの問題があった。However, the conventional QP
Since the SK circuit 22 requires two A / D converters 31 and 32, the circuit configuration becomes complicated. Also, -90 °
Since the phase shifter 35 processed with an analog signal, 90 °
The phase difference of 1 may fluctuate due to temperature changes and the like, which causes a problem of increasing errors when reproducing data from a received signal.
【０００６】本発明は、簡単な回路で、しかも、完全に
ディジタル処理のできる回路を得ることを目的とする。An object of the present invention is to obtain a circuit which can be completely digitally processed with a simple circuit.
【０００７】[0007]
【課題を解決するための手段】本発明は、ＱＰＳＫ入力
端子に入力したＱＰＳＫ信号を２つに分岐し、それぞれ
乗算器、ＬＰＦを介して信号処理回路に結合し、この信
号処理回路から復調出力と位相差出力とを得て、この位
相差出力をＶＣＯを介して前記一方の乗算器には移相し
た信号を送り、他方の乗算器にはそのまま送ることによ
り入力した搬送波と再生搬送波の位相差が０となるよう
に制御するようにしたものにおいて、前記ＱＰＳＫ入力
端子と乗算器との間にＡ／Ｄ変換器を介在し、前記乗算
器およびＬＰＦはディジタル形を用い、前記信号処理回
路とＶＣＯとの間にＤ／Ａ変換器を介在し、前記ＶＣＯ
は、矩形波発振器からなり、このＶＣＯの出力側に分周
回路を結合し、この分周回路と前記２つの乗算器との間
にそれぞれ第１ＲＯＭと第２ＲＯＭとを介在してなるこ
とを特徴とするデータ伝送回路である。According to the present invention, a QPSK signal input to a QPSK input terminal is branched into two and coupled to a signal processing circuit through a multiplier and an LPF, respectively, and a demodulation output from this signal processing circuit is provided. And a phase difference output are obtained, and the phase difference output is sent to the one multiplier through the VCO as a phase-shifted signal and is sent to the other multiplier as it is. In the control so that the phase difference becomes 0, an A / D converter is interposed between the QPSK input terminal and the multiplier, the multiplier and the LPF are digital type, and the signal processing circuit is used. And a VCO, a D / A converter is interposed between the VCO and
Is a rectangular wave oscillator, a frequency divider circuit is coupled to the output side of the VCO, and a first ROM and a second ROM are interposed between the frequency divider circuit and the two multipliers, respectively. Is a data transmission circuit.
【０００８】[0008]
【作用】入力したＱＰＳＫ信号はＡ／Ｄ変換器４１です
ぐにディジタル値に変換し、乗算器３７、３８で第１の
ＲＯＭ４７と第２のＲＯＭ４８で発生した信号と乗算さ
れる。乗算されたデータは、ＬＰＦ３９、４０と、信号
処理回路３３によってデータが再生される。The input QPSK signal is immediately converted into a digital value by the A / D converter 41, and is multiplied by the signals generated by the first ROM 47 and the second ROM 48 by the multipliers 37 and 38. The multiplied data is reproduced by the LPFs 39 and 40 and the signal processing circuit 33.
【０００９】ここで、サンプリング間隔を再生搬送波と
同期したＮ分周で行うものとする。例えば、Ｎ＝４でサ
ンプリングすると、第１のＲＯＭ４７では、＋１，＋
１，−１，−１，…となり、第２のＲＯＭ４８では、−
１，＋１，＋１，−１，…となり、＋１か−１となる。
したがって、乗算器３７、３８では、ディジタルのＱＰ
ＳＫ信号に＋１または−１を乗算して次段の回路へ送ら
れる。Here, it is assumed that the sampling interval is divided by N in synchronization with the reproduced carrier wave. For example, when sampling is performed with N = 4, the first ROM 47 has +1, +
1, -1, -1, ..., In the second ROM 48,
1, +1, +1, -1, ..., And becomes +1 or -1.
Therefore, in the multipliers 37 and 38, the digital QP
The SK signal is multiplied by +1 or -1 and sent to the circuit at the next stage.
【００１０】[0010]
【実施例】以下、本発明の一実施例を第１図に基き説明
する。第１図において、２６はＱＰＳＫ信号入力端子
で、このＱＰＳＫ信号入力端子２６に直接Ａ／Ｄ変換器
４１をを結合する。この直接Ａ／Ｄ変換器４１の出力側
は、２つに分岐され、それぞれディジタル型の乗算器３
７、３８に結合され、さらにディジタル型のＬＰＦ３
９、４０に結合されている。これらのディジタル型のＬ
ＰＦ３９、４０は、位相差検出のためのディジタル信号
処理回路３３に結合され、このディジタル信号処理回路
３３の出力側には、データ出力端子４３、クロック出力
端子４４およびＤ／Ａ変換器４２が結合されている。An embodiment of the present invention will be described below with reference to FIG. In FIG. 1, reference numeral 26 is a QPSK signal input terminal, and the A / D converter 41 is directly connected to the QPSK signal input terminal 26. The output side of the direct A / D converter 41 is branched into two, each of which is a digital type multiplier 3
LPF3 of digital type coupled to 7 and 38
It is connected to 9, 40. These digital type L
The PFs 39 and 40 are coupled to a digital signal processing circuit 33 for detecting a phase difference, and a data output terminal 43, a clock output terminal 44 and a D / A converter 42 are coupled to the output side of the digital signal processing circuit 33. Has been done.
【００１１】このＤ／Ａ変換器４２には、Ｎ×ｆ0Ｈｚ
の矩形波を発振するＶＣＯ４５が結合され、このＶＣＯ
４５の出力側にカウンタからなりＮ分周する分周器４６
が結合され、この分周器４６の出力側を２つに分岐して
それぞれ第１のＲＯＭ４７と第２のＲＯＭ４８を介して
前記乗算器３７、３８に結合されている。The D / A converter 42 has N × f 0 Hz.
The VCO 45 that oscillates the rectangular wave of
A divider 46 consisting of a counter on the output side of 45 and dividing by N
Are connected to each other, and the output side of the frequency divider 46 is branched into two and connected to the multipliers 37 and 38 via a first ROM 47 and a second ROM 48, respectively.
【００１２】以上のような構成において、ＱＰＳＫ信号
入力端子２６に入力したＱＰＳＫ信号は、Ａ／Ｄ変換器
４１ですぐにディジタル値に変換して乗算器３７、３８
へ送られる。この乗算器３７、３８では、第１のＲＯＭ
４７と第２のＲＯＭ４８で発生した信号と乗算される。
この乗算されたデータは、前記ディジタル型のＬＰＦ３
９、４０と、位相差検出のためのディジタル信号処理回
路３３によってデータが再生され、データ出力端子４３
にデータが出力し、クロック出力端子４４にクロックが
出力し、Ｄ／Ａ変換器４２に位相差信号が出力する。In the above configuration, the QPSK signal input to the QPSK signal input terminal 26 is immediately converted into a digital value by the A / D converter 41, and the multipliers 37, 38 are provided.
Sent to. In the multipliers 37 and 38, the first ROM
47 and the signal generated in the second ROM 48 are multiplied.
This multiplied data is the digital type LPF3.
The data is reproduced by the digital signal processing circuit 33 for detecting the phase difference and the data output terminal 43.
Data, a clock is output to the clock output terminal 44, and a phase difference signal is output to the D / A converter 42.
【００１３】ここで、再生搬送波とＱＰＳＫ信号とをデ
ィジタル的に乗算するためには、乗算を一定時間間隔で
区切って行う必要があり、また、その間隔はサンプリン
グ定理を満足する程度に短くなければならない。そこ
で、この間隔を図４における再生搬送波と同期したＮ分
周で行うものとする。例えば第４図において、Ｎ＝４で
サンプリングすると、第１のＲＯＭ４７では、＋１，＋
１，−１，−１，…となり、第２のＲＯＭ４８では、９
０°の位相差を有することから、−１，＋１，＋１，−
１，…となり、＋１か−１となる。したがって、乗算器
３７、３８では、ディジタルのＱＰＳＫ信号に＋１また
は−１を乗算して次段の回路へ送られる。Here, in order to multiply the reproduced carrier wave and the QPSK signal digitally, it is necessary to divide the multiplication at constant time intervals, and the intervals must be short enough to satisfy the sampling theorem. I won't. Therefore, it is assumed that this interval is divided by N in synchronization with the reproduced carrier wave in FIG. For example, in FIG. 4, when N = 4 is sampled, the first ROM 47 reads +1, +
1, -1, -1, ..., In the second ROM 48, 9
Since the phase difference is 0 °, -1, +1, +1,-
1, ..., +1 or -1. Therefore, in the multipliers 37 and 38, the digital QPSK signal is multiplied by +1 or -1 and sent to the circuit of the next stage.
【００１４】[0014]
【発明の効果】本発明は上述のように構成したので、回
路構成が簡単になる。また、−９０°移相はディジタル
信号で処理するようにしたので、９０°の位相差が温度
変化などで変動することがなく、受信信号からデータを
再生するとき、誤りが発生せず、信頼性の高い回路とな
る。Since the present invention is configured as described above, the circuit configuration becomes simple. Further, since the -90 ° phase shift is processed by the digital signal, the 90 ° phase difference does not change due to temperature change and the like, and when data is reproduced from the received signal, no error occurs and reliability is improved. It becomes a highly efficient circuit.
【図１】本発明によるデータ伝送回路の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of a data transmission circuit according to the present invention.
【図２】従来のデータ伝送回路のブロック図である。FIG. 2 is a block diagram of a conventional data transmission circuit.
【図３】一般的な衛星放送受信機のブロック図である。FIG. 3 is a block diagram of a general satellite broadcast receiver.
【図４】波形図である。FIG. 4 is a waveform diagram.
１１…放送衛星、１２…パラボラアンテナ、１３…ＢＳ
コンバータ、１４…ＢＳチューナ、１５…選局回路、１
６…ＦＭ復調回路、１７…映像−音声分離回路、１８…
デエンファシス回路、１９…エネルギー拡散信号除去回
路、２０…テレビ受像機、２１…映像入力端子、２２…
ＱＰＳＫ（４位相復調）回路、２３…ＰＣＭ復調回路、
２４…デエンファシス回路、２５…音声入力端子、２６
…ＱＰＳＫ入力端子、２７、２８…アナログ乗算器、２
９、３０…アナログＬＰＦ、３１、３２…Ａ／Ｄ変換
器、３３…信号処理回路、３４…矩形波ＶＣＯ、３５…
−９０°移相器、３６…Ｄ／Ａ変換器、３７、３８…デ
ィジタル乗算器、３９、４０…ディジタルＬＰＦ、４１
…Ａ／Ｄ変換器、４２…Ｄ／Ａ変換器、４３…データ出
力端子、４４…クロック出力端子、４５…矩形波ＶＣ
Ｏ、４６…分周回路、４７…第１のＲＯＭ、４８…第２
のＲＯＭ。11 ... Broadcast satellite, 12 ... Parabolic antenna, 13 ... BS
Converter, 14 ... BS tuner, 15 ... Channel selection circuit, 1
6 ... FM demodulation circuit, 17 ... Video-audio separation circuit, 18 ...
De-emphasis circuit, 19 ... Energy diffusion signal removing circuit, 20 ... Television receiver, 21 ... Image input terminal, 22 ...
QPSK (4 phase demodulation) circuit, 23 ... PCM demodulation circuit,
24 ... De-emphasis circuit, 25 ... Audio input terminal, 26
… QPSK input terminals, 27, 28… Analog multiplier, 2
9, 30 ... Analog LPF, 31, 32 ... A / D converter, 33 ... Signal processing circuit, 34 ... Rectangular wave VCO, 35 ...
-90 ° phase shifter, 36 ... D / A converter, 37, 38 ... Digital multiplier, 39, 40 ... Digital LPF, 41
... A / D converter, 42 ... D / A converter, 43 ... Data output terminal, 44 ... Clock output terminal, 45 ... Rectangular wave VC
O, 46 ... Frequency divider circuit, 47 ... First ROM, 48 ... Second
ROM of.
Claims (1)
号を２つに分岐し、それぞれ乗算器、ＬＰＦを介して信
号処理回路に結合し、この信号処理回路から復調出力と
位相差出力とを得て、この位相差出力をＶＣＯを介して
前記一方の乗算器には移相した信号を送り、他方の乗算
器にはそのまま送ることにより入力した搬送波と再生搬
送波の位相差が０となるように制御するようにしたもの
において、前記ＱＰＳＫ入力端子と乗算器との間にＡ／
Ｄ変換器を介在し、前記乗算器およびＬＰＦはディジタ
ル形を用い、前記信号処理回路とＶＣＯとの間にＤ／Ａ
変換器を介在し、前記ＶＣＯは、矩形波発振器からな
り、このＶＣＯの出力側に分周回路を結合し、この分周
回路と前記２つの乗算器との間にそれぞれ第１ＲＯＭと
第２ＲＯＭとを介在してなることを特徴とするデータ伝
送回路。1. A QPSK signal input to a QPSK input terminal is branched into two and coupled to a signal processing circuit via a multiplier and an LPF, respectively, and a demodulation output and a phase difference output are obtained from this signal processing circuit. , A phase-shifted signal is sent to the one multiplier through the VCO and sent to the other multiplier as it is, so that the phase difference between the input carrier and the reproduced carrier is controlled to be zero. In the configuration described above, A / B is provided between the QPSK input terminal and the multiplier.
A digital converter is used as the multiplier and the LPF with a D converter interposed, and a D / A is provided between the signal processing circuit and the VCO.
The converter is interposed, the VCO is composed of a rectangular wave oscillator, a frequency divider circuit is coupled to the output side of the VCO, and a first ROM and a second ROM are provided between the frequency divider circuit and the two multipliers, respectively. A data transmission circuit, characterized in that
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086224A JP2893496B2 (en) | 1992-03-10 | 1992-03-10 | Data transmission circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086224A JP2893496B2 (en) | 1992-03-10 | 1992-03-10 | Data transmission circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05260413A true JPH05260413A (en) | 1993-10-08 |
| JP2893496B2 JP2893496B2 (en) | 1999-05-24 |
Family
ID=13880822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086224A Expired - Lifetime JP2893496B2 (en) | 1992-03-10 | 1992-03-10 | Data transmission circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893496B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6345018B1 (en) | 1999-08-04 | 2002-02-05 | Ricoh Company, Ltd. | Demodulation circuit for demodulating wobbling signal |
| US7142382B2 (en) | 2003-09-22 | 2006-11-28 | Matsushita Electric Industrial Co., Ltd. | Phase adjustment circuit and demodulation circuit |
| US7321639B2 (en) | 2003-03-07 | 2008-01-22 | Matsushita Electric Industrial Co., Ltd. | Demodulator and address information extractor |
-
1992
- 1992-03-10 JP JP4086224A patent/JP2893496B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6345018B1 (en) | 1999-08-04 | 2002-02-05 | Ricoh Company, Ltd. | Demodulation circuit for demodulating wobbling signal |
| USRE39513E1 (en) | 1999-08-04 | 2007-03-13 | Ricoh Company, Ltd. | Demodulation circuit for demodulating wobbling signal |
| US7321639B2 (en) | 2003-03-07 | 2008-01-22 | Matsushita Electric Industrial Co., Ltd. | Demodulator and address information extractor |
| US7142382B2 (en) | 2003-09-22 | 2006-11-28 | Matsushita Electric Industrial Co., Ltd. | Phase adjustment circuit and demodulation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2893496B2 (en) | 1999-05-24 |
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|---|---|---|---|
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